TW201308550A - 用於３ｄ積體電路的電性互連機構 - Google Patents

用於３ｄ積體電路的電性互連機構 Download PDF

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Abstract

一種形成於介電層中之用於3D積體電路的電性互連機構，包括：成對之第一子電性互連機構和成對之第二子電性互連機構，該第一子電性互連機構包括彼此軸向對稱之第一螺旋導電元件和第二螺旋導電元件；該第二子電性互連機構包括彼此軸向對稱之第三螺旋導電元件和第四螺旋導電元件，藉由類似螺旋形的差動傳輸結構，能夠在不同的晶片或基板之間消弭可能因製程微縮或線路密度增加所造成的串音與雜訊。

Description

用於3D積體電路的電性互連機構
本發明係有關於用於3D積體電路的電性互連機構，更具體而言，係關於藉由具有矽穿孔之螺旋導電元件降低串音效應的電性互連機構。
由於通訊、網路、及電腦等各式可攜式(Portable)電子產品及其周邊產品輕薄短小之趨勢的日益重要，且該等電子產品係朝多功能及高性能的方向發展，半導體製程上則不斷朝向積體化更高的製程演進，且高密度的構裝結構係為業者追求的目標。因此，半導體及封裝廠商開始將半導體構裝的發展轉向三維封裝技術，以進一步實現能夠支援這些更輕薄效能更佳的電子產品所需的高密度構裝系統。
三維封裝技術即所謂的3D積體電路(3D IC)，係將具有主動元件的複數層晶片或電路基板藉由各種方式整合至單一積體電路上。具體而言，3D積體電路技術係將複數個晶片以立體或三維的構裝方式共同設置於單一積體電路上。因此，在3D積體電路技術中需要高密度的電性互連技術，以於晶片的主動表面及/或背面設置電性接點，以提供立體堆疊及/或高密度的封裝。
矽穿孔(TSV)技術係目前用以實現3D積體電路的關鍵技術之一，藉由設置在晶片或基板中作為垂直電性連接的矽穿孔，於給定面積上堆疊更多晶片，從而增加堆疊密度。此外，良好的矽穿孔設計能夠更有效地整合不同製程或者降低傳遞延遲，同時利用較短的互連長度降低功率消耗、增進效能、及增加傳輸頻寬。因此，矽穿孔技術使得晶片堆疊組合構造的技術能進一步朝向低功率、高密度及微縮化製程的趨勢邁進。
然而，現今的傳統矽穿孔技術可能於複數個矽穿孔之間產生遠端串音(Far-End Crosstalk)及近端串音(Near-End Crosstalk)，對整體晶片效能具有負面的影響。如第1圖所示，係顯示傳統矽穿孔技術所產生的近端串音效應的模擬結果，傳統矽穿孔技術在信號頻率為1GHz下得到-55.077 dB的近端串音(曲線S41)，且在信號頻率為10GHz下得到-35.478 dB的近端串音(曲線S41)。此外，第2圖顯示傳統矽穿孔技術所產生的遠端串音效應的模擬結果，傳統矽穿孔技術在信號頻率為1GHz下得到-57.242 dB的遠端串音(曲線S31)，且在信號頻率為10GHz下得到-37.622 dB的遠端串音(曲線S31)。
因此，如何提出一種可應用於3D積體電路系統中，同時能夠降低複數個矽穿孔之間的遠端串音及近端串音所造成之影響，以避免上述種種缺失的電性互連機構，實為目前各界亟欲解決之技術問題。
有鑒於上述習知技術之缺點，本發明提供一種形成於介電層中之用於3D積體電路的電性互連機構，包括：成對之第一子電性互連機構，係包括形成於該介電層中之第一螺旋導電元件，且其軸向係垂直該介電層的平面方向；以及形成於該介電層中之第二螺旋導電元件，且其軸向係垂直該介電層的平面方向，其中，該第一螺旋導電元件與第二螺旋導電元件彼此係軸向對稱；以及成對之第二子電性互連機構，係包括形成於該介電層中之第三螺旋導電元件，且其軸向係垂直該介電層的平面方向；以及形成於該介電層中之第四螺旋導電元件，且其軸向係垂直該介電層的平面方向，其中，該第三螺旋導電元件與第四螺旋導電元件彼此係軸向對稱，且第三螺旋導電元件與第四螺旋導電元件二者係位於該第一螺旋導電元件與第二螺旋導電元件旁。
相較於習知技術，本發明不但能夠在3D積體電路的電性互連之間有效地達到降低串音效應的效果，降低各輸入埠與各輸出埠之間可能產生的遠端串音與近端串音，避免因系統複雜度的增加而降低了電性信號的完整性，同時亦可整合不同半導體製程，並且利用經縮減的互連長度來降低傳遞延遲及功率消耗，提升信號傳輸頻寬，藉此進一步將3D積體電路的技術水平提升至下一個世代。
以下係藉由特定的具體實施形態說明本發明之技術內容，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施形態加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在未悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“第一”、“第二”、“第三”、“第四”、“上部”、“下部”、“上端”、“下端”、“上方”、“下方”、“頂部”、“底部”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第3圖，示意地顯示本發明的電性互連機構3的立體圖。如圖所示，該電性互連機構3係形成於一介電層(未顯示)中，包含包括第一螺旋導電元件31及第二螺旋導電元件32之成對之第一子電性互連機構3a、包括第三螺旋導電元件33及第四螺旋導電元件34之成對之第二子電性互連機構3b，其中，該第一、第二、第三及第四螺旋導電元件31,32,33,34的軸向皆垂直該介電層的平面方向。
該第一螺旋導電元件31與該第二螺旋導電元件32彼此係軸向對稱，該第三螺旋導電元件33與該第四螺旋導電元件34彼此係軸向對稱，且該第三螺旋導電元件33與第四螺旋導電元件34二者係位於該第一螺旋導電元件31與第二螺旋導電元件32旁。
該第一螺旋導電元件31具有第一上部矽穿孔311a、第一下部矽穿孔311b、第一連接部312、第一上端部313a及第一下端部313b。如圖所示，該第一連接部312、第一上端部313a及第一下端部313b皆為弧狀。該第一上部矽穿孔311a及第一下部矽穿孔311b係垂直於該介電層的平面方向。該第一連接部312、第一上端部313a及第一下端部313b係於平行該介電層的平面方向。
該第一連接部312係連接該第一上部矽穿孔311a底端及第一下部矽穿孔311b之頂端，且其中，該第一連接部312分別與該第一上端部313a及第一下端部313b錯位，俾使該第一上端部313a至第一下端部313b方向形成第一螺旋導電元件31。同樣地，該第二、第三、第四螺旋導電元件32,33,34與該第一螺旋導電元件31具有類似結構，形成兩組差動傳輸路徑(differential transmission path)，共同構成兩組螺旋狀的電性互連機構。
該第二螺旋導電元件32具有第二上部矽穿孔321a、第二下部矽穿孔321b、第二連接部322、第二上端部323a及第二下端部323b。如圖所示，該第二連接部322、第二上端部323a及第二下端部323b皆為弧狀。該第二上部矽穿孔321a及第二下部矽穿孔321b係垂直於該介電層的平面方向。該第二連接部322、第二上端部323a及第二下端部323b係於平行該介電層的平面方向。
該第二連接部322係連接該第二上部矽穿孔321a底端及第二下部矽穿孔321b頂端，且其中，該第二連接部322分別與該第二上端部323a及第二下端部323b錯位。
該第三螺旋導電元件33具有第三上部矽穿孔331a、第三下部矽穿孔331b、第三連接部332、第三上端部333a及第三下端部333b。如圖所示，該第三連接部332、第三上端部333a及第三下端部333b皆為弧狀。該第三上部矽穿孔331a及第三下部矽穿孔331b係垂直於該介電層的平面方向。該第三連接部332、第三上端部333a及第三下端部333b係於平行該介電層的平面方向。
該第三連接部332係連接該第三上部矽穿孔331a底端及第三下部矽穿孔331b頂端，且其中，該第三連接部332分別與該第三上端部333a及第三下端部333b錯位。
該第四螺旋導電元件34具有第四上部矽穿孔341a、第四下部矽穿孔341b、第四連接部342、第四上端部343a及第四下端部343b。如圖所示，該第四連接部342、第四上端部343a及第四下端部343b皆為弧狀。該第四上部矽穿孔341a及第四下部矽穿孔341b係垂直於該介電層的平面方向。該第四連接部342、第四上端部343a及第四下端部343b係於平行該介電層的平面方向。
該第四連接部342係連接該第四上部矽穿孔341a底端及第四下部矽穿孔341b頂端，且其中，該第四連接部342分別與該第四上端部343a及第四下端部343b錯位。
請參閱第4圖，示意地顯示本發明實施例的電性互連機構3的上視圖。如圖所示之較佳實施例中，該第一連接部312與該第二連接部322係軸向對稱，該第一上端部313a與該第二上端部323a係軸向對稱，且該第一連接部312、該第二連接部322、該第一上端部313a、及該第二上端部323a於該介電層的平面方向上共同構成螺旋狀結構。同樣地，該第三連接部332與該第四連接部342係軸向對稱，該第三上端部333a與該第四上端部343a係軸向對稱，且該第三連接部332、該第四連接部342、該第三上端部333a、及該第四上端部343a於該介電層的平面方向上共同構成螺旋狀結構。
請參閱第5A圖至第5G圖，示意地顯示用於製造本發明實施例的電性互連機構的方法的各個製程步驟的剖面圖。首先，如第5A圖所示，利用例如蝕刻及沉積技術於基板501(本文所指的基板或介電層係指具有絕緣性質如矽、氮化矽或其他有機或無機介電材料所構成者)中形成四個下部矽穿孔511b。
於下一個步驟中，如第5B圖所示，利用例如沉積技術於該等下部矽穿孔511b上方形成由導電性材料(例如銅)所構成的下端部513b，其中，該下端部513b為四個弧狀導電跡線(如同第3圖所示的313b,323b,333b,343b)，其一端分別與該等下部矽穿孔511b電性連接。
於下一個步驟中，如第5C圖所示，將該基板501上下翻轉，使得該下端部513b位於該下部矽穿孔511b下方。
接著於下一個步驟中，如第5D圖所示，利用例如沉積技術於該等下部矽穿孔511b上方設置由導電性材料所構成的連接部512，其中，該連接部512為四個弧狀導電跡線(如同第3圖所示的312,322,332,342)，其一端分別與該等下部矽穿孔511b電性連接。
於下一個步驟中，如第5E圖所示，利用例如沉積技術於該基板501上方形成鈍化層(passivation layer)505或另一介電層。
接著於下一個步驟中，如第5F圖所示，利用例如蝕刻及沉積技術於該鈍化層505中形成四個上部矽穿孔511a。
最終，如第5G圖所示，利用例如沉積技術於該上部矽穿孔511a上方設置由導電性材料所構成的上端部513a，其中，該上端部513a為四個弧狀導電跡線(如同第3圖所示的313a,323a,333a,343a)，其一端分別與該等上部矽穿孔511a電性連接。
在此須提出說明，於本發明的其他實施例中，該連接部512、上端部513a及下端部513b皆可以重新分配層(Redistribution layer；RDL)的形式設置。
如先前所述，本發明所揭露的電性互連機構3具有兩組差動傳輸結構，分別包含如第3圖所示之第一埠3001與第二埠3002，以及第三埠3003與第四埠3004。請參閱第6圖，顯示本發明實施例的電性互連機構3所產生的近端串音(曲線S41：第四埠至第一埠的串音)效應的模擬結果。如圖所示，該電性互連機構3在信號頻率為1GHz下得到-63.014 dB的近端串音(曲線S41’)，且在信號頻率為10GHz下得到-43.498 dB的近端串音(曲線S41’)。此外，請參閱第7圖，顯示本發明實施例的電性互連機構3所產生的遠端串音(曲線S31：第三埠至第一埠的串音)效應的模擬結果。如圖所示，該電性互連機構3在信號頻率為1GHz下得到-61.205 dB的遠端串音(曲線S31’)，且在信號頻率為10GHz下得到-41.787 dB的遠端串音(曲線S31’)。由此可知，本發明所揭露的電性互連機構相較於傳統矽穿孔結構(其效果示於第1圖及第2圖)確實在降低近端串音與遠端串音的效能上有著顯著的改善。
綜上所述，本發明之矽穿孔結構能夠在3D積體電路的電性互連之間有效地達到降低串音效應的效果，降低各輸入埠與各輸出埠之間可能產生的遠端串音與近端串音。再者，相較於習知的矽穿孔結構，本發明之矽穿孔結構能夠避免因系統複雜度的增加而造成的串音進一步影響電性信號的完整性，同時亦可整合不同半導體製程，以最具經濟效益的方式有效地降低晶片或基板間信號傳輸所受到遠端串音與近端串音的負面效應，同時提升半導體裝置及製程的可靠度。
上述實施形態僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施形態進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
3．．．電性互連機構
3a．．．第一子電性互連機構
3b．．．第二子電性互連機構
3001．．．第一埠
3002．．．第二埠
3003．．．第三埠
3004．．．第四埠
31、32、33、34．．．螺旋導電元件
311a、321a、331a、341a．．．上部矽穿孔
311b、321b、331b、341b．．．下部矽穿孔
312、322、332、342．．．連接部
313a、323a、333a、343a．．．上端部
313b、323b、333b、343b．．．下端部
501．．．基板
505．．．鈍化層
511a．．．上部矽穿孔
511b．．．下部矽穿孔
512．．．連接部
513a．．．上端部
513b．．．下端部
S31．．．曲線
S31’．．．曲線
S41．．．曲線
S41’．．．曲線
第1圖顯示傳統矽穿孔技術所產生的近端串音效應的模擬結果；
第2圖顯示傳統矽穿孔技術所產生的遠端串音效應的模擬結果；
第3圖根據本發明實施例示意地描繪電性互連機構的立體圖；
第4圖根據本發明實施例示意地描繪電性互連機構的上視圖；
第5A圖至第5G圖根據本發明實施例示意地描繪用於製造電性互連機構的方法的各個製程步驟的剖面圖；
第6圖顯示根據本發明實施例的電性互連機構所產生的近端串音效應的模擬結果；以及
第7圖顯示根據本發明實施例的電性互連機構所產生的遠端串音效應的模擬結果。
3．．．電性互連機構
3a．．．第一子電性互連機構
3b．．．第二子電性互連機構
3001．．．第一埠
3002．．．第二埠
3003．．．第三埠
3004．．．第四埠
31、32、33、34．．．螺旋導電元件
311a、321a、331a、341a．．．上部矽穿孔
311b、321b、331b、341b．．．下部矽穿孔
312、322、332、342．．．連接部
313a、323a、333a、343a．．．上端部
313b、323b、333b、343b．．．下端部

Claims (17)

  1. 一種用於3D積體電路的電性互連機構，該機構係形成於介電層中，包括：成對之第一子電性互連機構，係包括形成於該介電層中之第一螺旋導電元件，且其軸向係垂直該介電層的平面方向；以及形成於該介電層中之第二螺旋導電元件，且其軸向係垂直該介電層的平面方向，其中，該第一螺旋導電元件與第二螺旋導電元件彼此係軸向對稱；以及成對之第二子電性互連機構，係包括形成於該介電層中之第三螺旋導電元件，且其軸向係垂直該介電層的平面方向；以及形成於該介電層中之第四螺旋導電元件，且其軸向係垂直該介電層的平面方向，其中，該第三螺旋導電元件與第四螺旋導電元件彼此係軸向對稱，且第三螺旋導電元件與第四螺旋導電元件二者係位於該第一螺旋導電元件與第二螺旋導電元件旁。
  2. 如申請專利範圍第1項所述之電性互連機構，其中，該第一螺旋導電元件具有第一上部矽穿孔、第一下部矽穿孔、第一連接部、第一上端部及第一下端部，其中，該第一連接部係連接該第一上部矽穿孔及第一下部矽穿孔。
  3. 如申請專利範圍第2項所述之電性互連機構，其中，該第一連接部分別與該第一上端部及第一下端部錯位。
  4. 如申請專利範圍第2項所述之電性互連機構，其中，該第一連接部、第一上端部及第一下端部皆為弧狀。
  5. 如申請專利範圍第2項所述之電性互連機構，其中，該第一上部矽穿孔及第一下部矽穿孔係垂直於該介電層的平面方向；該第一連接部、第一上端部及第一下端部係於平行該介電層的平面方向。
  6. 如申請專利範圍第2項所述之電性互連機構，其中，該第二螺旋導電元件具有第二上部矽穿孔、第二下部矽穿孔、第二連接部、第二上端部及第二下端部，其中，該第二連接部係連接該第二上部矽穿孔及第二下部矽穿孔。
  7. 如申請專利範圍第6項所述之電性互連機構，其中，該第二連接部分別與該第二上端部及第二下端部錯位。
  8. 如申請專利範圍第6項所述之電性互連機構，其中，該第二連接部、第二上端部及第二下端部皆為弧狀。
  9. 如申請專利範圍第6項所述之電性互連機構，其中，該第二上部矽穿孔及第二下部矽穿孔係垂直於該介電層的平面方向；該第二連接部、第二上端部及第二下端部係於平行該介電層的平面方向。
  10. 如申請專利範圍第1項所述之電性互連機構，其中，該第三螺旋導電元件具有第三上部矽穿孔、第三下部矽穿孔、第三連接部、第三上端部及第三下端部，其中，該第三連接部係連接該第三上部矽穿孔及第三下部矽穿孔。
  11. 如申請專利範圍第10項所述之電性互連機構，其中，該第三連接部分別與該第三上端部及第三下端部錯位。
  12. 如申請專利範圍第10項所述之電性互連機構，其中，該第三連接部、第三上端部及第三下端部皆為弧狀。
  13. 如申請專利範圍第10項所述之電性互連機構，其中，該第三上部矽穿孔及第三下部矽穿孔係垂直於該介電層的平面方向；該第三連接部、第三上端部及第三下端部係於平行該介電層的平面方向。
  14. 如申請專利範圍第10項所述之電性互連機構，其中，該第四螺旋導電元件具有第四上部矽穿孔、第四下部矽穿孔、第四連接部、第四上端部及第四下端部，其中，該第四連接部係連接該第四上部矽穿孔及第四下部矽穿孔。
  15. 如申請專利範圍第14項所述之電性互連機構，其中，該第四連接部分別與該第四上端部及第四下端部錯位。
  16. 如申請專利範圍第14項所述之電性互連機構，其中，該第四連接部、第四上端部及第四下端部皆為弧狀。
  17. 如申請專利範圍第14項所述之電性互連機構，其中，該第四上部矽穿孔及第四下部矽穿孔係垂直於該介電層的平面方向；該第四連接部、第四上端部及第四下端部係於平行該介電層的平面方向。
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