TW201308081A - 記憶體裝置 - Google Patents

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Abstract

本發明之記憶體裝置包含以複數個單元為寫入單位而寫入資料之非揮發性記憶體、及控制器。控制器針對將分配有來自主機裝置之邏輯位址之寫入資料寫入記憶體之要求，對主機裝置要求將寫入資料之分割部分即寫入資料部分指定其大小而進行傳送。又，控制器於寫入資料中附加附加資料而寫入記憶體。寫入資料部分具有以使該寫入資料部分及對應之附加資料之和之大小為寫入單位之大小以下且成為最大之方式決定之大小或其整數倍之大小。

Description

記憶體裝置
本發明之實施形態係關於一種記憶體裝置。
本申請案享有以日本專利申請案2011-168552號(申請日：2011年8月1日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
作為保持資料之媒體，存在各種媒體。作為如此之媒體，例如有基於用戶端-伺服器模型之記憶體裝置。在基於用戶端-伺服器模型之包含記憶體裝置及主機裝置之記憶體系統中，有與別的記憶體系統不同之點。例如，基於用戶端-伺服器模型之記憶體裝置及主機裝置之任務分配與不基於用戶端-伺服器模型之記憶體裝置及主機裝置之任務分配不同。因此，主機裝置與記憶體裝置之間之通信內容在基於用戶端-伺服器模型之系統與不基於用戶端-伺服器模型之系統中亦不同。
記憶體系統有按照特定之規格之狀況。例如，作為基於用戶端-伺服器模型之記憶體系統，例如，列舉UFS(Universa1 F1ash Storage：通用快閃記憶體)記憶體裝置及主機裝置。關於以規格決定之點，記憶體系統必須按照樣式。但，亦存在不以規格決定之點，關於如此之點，記憶體系統之設計者可決定。關於以如此之方式存在自由度之事項，應以在適於記憶體系統之特性之形態下實現理想性能之方式決定。有針對隨著如此之自由度之事項進行適當 之決定，而提供可實現更高性能之記憶體裝置之需求。
本發明之實施形態係提供可實現更高性能之記憶體裝置。
本發明之實施形態之記憶體裝置包含以複數個單元為寫入單位而寫入資料之非揮發性記憶體、及控制器。控制器針對將分配有來自主機裝置之邏輯位址之寫入資料寫入記憶體之要求，對主機裝置要求將寫入資料之分割部分即寫入資料部分指定其大小而進行傳送。又，控制器於寫入資料中附加附加資料而寫入記憶體。寫入資料部分具有以使該寫入資料部分及對應之附加資料之和之大小在寫入單位之大小以下成為最大之方式決定之大小或其整數倍之大小。
根據本發明之實施形態，可提供可實現更高性能之記憶體裝置。
於說明實施形態之前，關於參考例簡單地進行說明。作為參考例，茲說明基於用戶端-伺服器模型之記憶體系統及不基於用戶端-伺服器模型之記憶體系統。作為不基於用戶端-伺服器模型之記憶體裝置，採取SDTM卡及eMMC為例。
圖1係顯示記憶體裝置(SDTM卡或eMMC)與主機裝置之間之資料寫入時之通信之例。如圖1所示，主機裝置藉由發行寫入指令而開始寫入。寫入指令包含有分配至寫入資料 之邏輯位址。邏輯位址對應於寫入資料之開始位置。記憶體裝置接收寫入指令後，返還回應。主機裝置接收回應後，傳送應寫入記憶體裝置之資料(寫入資料)。寫入資料被分割成複數個寫入資料部分而傳送。寫入資料部分之大小基於SDTM卡或eMMC之規格預先決定。記憶體裝置接收資料之期間，使用準備/忙碌信號通知準備狀態。記憶體裝置將所接收之資料逐次寫入記憶體裝置內之記憶體中。另一方面，若記憶體裝置因例如記憶體裝置之緩衝器被占滿等之理由而不再接收資料，記憶體裝置則將忙碌狀態通知至主機裝置。記憶體裝置之忙碌狀態之期間，主機裝置中斷資料之傳送。忙碌狀態解除後，主機裝置傳送進一步之寫入資料部分資料。藉此，傳送寫入資料之全體後，記憶體裝置傳送寫入停止指令。記憶體裝置接收寫入停止指令後返還回應，寫入結束。
如此般，資料之寫入之位置由主機裝置指定，寫入資料部分之大小亦基於規格決定。即，在參考例之記憶體系統中，主機裝置具有資料傳送之主導權，主機裝置對記憶體裝置發出指示，記憶體裝置遵循其指示。記憶體裝置具有之自由度較小。
圖2係顯示基於用戶端-伺服器模型之記憶體裝置與主機裝置之間之資料寫入時之通信之例。如圖2所示，主機裝置藉由發行寫入指令而開始寫入。寫入指令包含有指定寫入之位置之邏輯位址、及該寫入指令之對象之寫入資料之大小之資訊。接收寫入指令後，記憶體裝置決定寫入資料 之傳送要求之內容。傳送要求中包含寫入資料之中之記憶體裝置期望來自主機裝置之傳送之部分之大小及偏移位址。偏移位址係用以特定記憶體裝置期望傳送之部分之位置者。主機裝置接收傳送要求後，將所要求之資料部分傳送至記憶體裝置。記憶體裝置執行將所接收之資料部分寫入記憶體、及傳送別的資料部分之傳送要求。該寫入與傳送要求繼續進行，直到寫入資料全體得以寫入為止。依據寫入資料全體之寫入之成功或失敗，記憶體裝置傳送相應於主機裝置之回應。
如此般，在圖2之例中，記憶體裝置決定寫入資料部分，傳送傳送要求。在該寫入中，有基於規格而決定之事項與未決定之事項。例如，基於記憶體裝置之傳送要求內之偏移位址為循序或隨機，在主機裝置中任意設定，且偏移位址之選擇必須遵循該設定。另一方面，例如，由傳送要求所指定之資料部分之大小有樣式上未決定之情形。
以下，茲參照圖式說明基於如此之見解而構成之實施形態。另，在以下之說明中，關於具有大致相同之功能及構成之構成要件，標註同一符號，重複說明僅於必要之情形時進行。又，以下所示之各實施形態係例示用以使該實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並非將構成零件之材質、形狀、構造、及配置等特定於下述之形態者。在專利申請範圍中，實施形態之技術思想可添加各種變更。
(第1實施形態)
圖3係概略顯示第1實施形態之記憶體裝置。圖3係顯示記憶體裝置之硬體上之構成。如圖3所示，記憶體裝置(半導體記憶裝置)1以可與主機裝置(以下，有簡稱為主機之情形)2通信之方式構成。記憶體裝置1與主機2，以至少相對於來自主機2之寫入要求，記憶體裝置1可指定寫入資料之部分之大小及位置之方式通信。更具體而言，記憶體裝置1與主機2基於用戶端-伺服器模型進行通信。記憶體裝置1作為目標端動作，主機2作為發起端動作。作為進而具體之例，記憶體裝置1為UFS記憶體裝置，主機2為支持UFS記憶體裝置之主機。
記憶體裝置1至少包含有非揮發性半導體記憶體11、及用以控制記憶體11之記憶體控制器12。記憶體11以包含複數位元之特定之寫入單位進行資料之寫入及讀取。再者，記憶體11以包含複數個寫入單位之抹除單位抹除資料。
例如，記憶體11包含一個或複數個NAND型快閃記憶體。記憶體11係NAND型快閃記憶體之情形，記憶體11以頁面單位進行資料之寫入及讀取。如圖4所示，頁面包含經連接之複數個記憶單元之集合之記憶空間，分配有固有之物理位址。各記憶單元包含所謂積層閘極構造之MOSFET(metal oxide semiconductor field effect transistor：金屬氧化物半導體場效電晶體)MT。各單元電晶體MT，依據儲存於浮動閘極電極FG之電子之數，臨限值電壓變化，將依據該臨限值電壓之差異之資訊進行記憶。單元電晶體MT將電流路徑(源極/汲極SD)彼此相互串聯連接而構成 NAND串，並於NAND串之兩端連接選擇電晶體S1、S2。選擇電晶體S2之電流路徑之另一端連接於位元線BL，選擇電晶體S1之電流路徑之另一端連接於源極線SL。
字元線WL0至WL63於WL方向延伸，且連接於屬於同一列之複數個單元電晶體MT之控制閘極電極CG。單元電晶體MT設置於位元線BL與字元線WL之各交點上。選擇閘極線SGD於WL方向延伸，且連接於區塊內之全部選擇電晶體S2。選擇閘極線SGS於WL方向延伸，且連接於區塊內之全部選擇電晶體S1。與同一字元線WL連接之複數個記憶單元電晶體MT構成頁面。
記憶體11係NAND型快閃記憶體之情形，單元電晶體MT可獲取兩個以上之臨限值電壓不同之狀態，即可以一個記憶單元可記憶多值(多位元)之方式構成記憶體11。可記憶如此之多值之記憶體之情形，對一字元線分配複數頁面。
如圖5所示，記憶體11具備包含複數個記憶單元之記憶單元陣列91、及在與記憶單元之間進行資料之輸出入之頁面緩衝器92。頁面緩衝器92保持一頁面份量之資料。進行向記憶體11之資料之寫入之情形，記憶體控制器12將寫入指令與顯示寫入目的地之頁面位址及一頁面份量之寫入資料一併傳送至記憶體11。記憶體11將自記憶體控制器12接收之寫入資料儲存於頁面緩衝器92，並向以頁面位址指定之記憶單元寫入頁面緩衝器92內之寫入資料。開始向該記憶單元之寫入動作後，記憶體11相對記憶體控制器12輸出顯示為動作中之狀況之忙碌信號。接著寫入資料之情形， 忙碌信號切換成準備信號後，對於其後之頁面位址進行與上述相同之動作。
進行來自記憶體11之資料之讀取之情形，記憶體控制器12將讀取指令與顯示讀取地之頁面位址一併傳送至記憶體11。記憶體11自以頁面位址指定之記憶單元，將一頁面份量之資料讀取至頁面緩衝器92。開始來自該記憶單元之讀取動作後，記憶體11相對記憶體控制器12輸出忙碌信號。接著，忙碌信號切換成準備信號後，儲存於頁面緩衝器92之讀取資料被輸出至記憶體控制器12中。接著讀取資料之情形，對於其後之頁面位址進行與上述相同之動作。
又，記憶體11為NAND型快閃記憶體之情形，記憶體11以區塊單位進行資料之抹除。各區塊包含具有連續之物理位址之複數個頁面。在以下之說明中，為求方便，以寫入單位為頁面，以抹除單位為區塊。但，記憶體11並非一定限於NAND型快閃記憶體。
返回至圖3。記憶體裝置1包含有I/O21、核心邏輯部22、及I/O23。I/O21包含有用於記憶體裝置1與主機2連接之硬體上之構成。記憶體裝置1為UFS記憶體裝置之情形，於記憶體裝置1與主機2之間之信號中包含RESET、REF_CLK、DOUT、DOUT_c、DIN、DIN_c、VCC、VCCQ、VCCQ2、VDDi、VDDi2、VDDi3。RESET、REF_CLK、DOUT、DOUT_c、DIN、DIN_c在主機2與I/O21之間通信。RESET係硬體重置信號。REF_CLK係參考時鐘。DOUT與DOUT_c係形成差動信號對、自主機2向 記憶體裝置1傳送之信號。DIN與DIN_c係形成差動信號對、自記憶體裝置1向主機2傳送之信號。VCC、VCCQ、及VCCQ2係供給至記憶體11及核心邏輯部22之電源電壓。VDDi、VDDi2、及VDDi3係供給至核心邏輯部22、於核心邏輯部22內設置電壓穩壓器時之輸入端子。
核心邏輯部22係除了記憶體控制器12中之I/O外之主要部分。I/O23包含有用於記憶體控制器12與記憶體11連接之硬體上之構成。核心邏輯部22包含有主機介面31、緩衝器32、資料匯流排33、記憶體介面34、緩衝器35、ECC電路36、控制匯流排41、CPU(central processing unit：中央處理器)42、ROM(read only memory：唯讀記憶體)43、運算RAM(random access memory：隨機存取記憶體)45、及暫存器46。
I/O21與主機介面31連接。主機介面31進行記憶體裝置1與主機2通信所需之處理。更具體而言，主機介面31按照記憶體裝置1與主機2共同遵守之通信協定而擔負記憶體裝置1與主機2之間之通信。記憶體裝置1為UFS記憶體裝置之情形，例如，主機介面31為UFS介面。UFS介面針對物理層按照M-PHY規格，針對鏈接層按照UniPro規格。
主機介面31與緩衝器32連接。緩衝器32經由主機介面31接收自主機2傳送至記憶體裝置1之資料，並將其暫時保持。又，緩衝器32將自記憶體裝置1經由主機介面31向主機2傳送之資料暫時保持。緩衝器32與資料匯流排33連接。
I/O23與記憶體介面34連接。記憶體介面34進行記憶體控制器12與記憶體11通信所需之處理。更具體而言，記憶體介面34以記憶體11可辨識之形態傳送來自核心邏輯部22之指示。記憶體11為NAND型快閃記憶體之情形，記憶體介面34為NAND快閃介面。
記憶體介面34與緩衝器35連接。緩衝器35經由記憶體介面34接收自記憶體11傳送至記憶體控制器12之資料，並將其暫時保持。又，緩衝器35將自記憶體控制器12經由記憶體介面34傳送至記憶體11之預定之資料暫時保持。緩衝器35與資料匯流排33連接。記憶體介面34及緩衝器35與ECC(error correcting code：錯誤校正碼)電路36連接。ECC電路36又與緩衝器35連接。ECC電路36經由資料匯流排33接收來自主機2之寫入資料，並於寫入資料中附加錯誤訂正碼，將標註錯誤訂正碼之寫入資料供給至緩衝器35。又，ECC電路36經由緩衝器35接收自記憶體11供給之資料，並使用錯誤訂正碼對該資料進行錯誤訂正，將經錯誤訂正之資料供給至資料匯流排33。
於控制匯流排41中連接有CPU42、ROM43、RAM45、及暫存器46。CPU42、ROM43、RAM45、及暫存器46經由控制匯流排41而相互通信。CPU42掌管記憶體裝置1之全體之動作。CPU42遵循儲存於ROM43中之控制程式(命令)而執行特定之處理。CPU42遵循依據控制程式自主機2接收之指令，對記憶體11執行特定之處理等。
ROM43儲存由CPU42控制之控制程式等。RAM45作為 CPU42之作業區域使用，暫時記憶CPU42之作業所需之變數等。暫存器46保持記憶體裝置1之動作所需之各種值。又，暫存器46保持主機2控制記憶體裝置1所需之各種值。
於控制匯流排41中連接有主機介面31、緩衝器32、記憶體介面34、及緩衝器35。CPU42基於控制程式或來自主機2之指示，控制主機介面31、緩衝器32、記憶體介面34、及緩衝器35。於記憶體控制器12中，可設置有類比電路51。
記憶體裝置1，例如可為藉由焊料安裝於印刷基板上之埋入型，可為相對設置於主機2之卡片槽可裝卸之可卸除型。圖6係顯示密封形態之記憶體裝置1之例。如圖6所示，於印刷基板201上積層有晶片狀之複數個記憶體11。各記憶體11利用導線202連接於印刷基板201上之配線圖案(未圖示)。晶片狀之記憶體控制器12亦設置於印刷基板201上，利用導線202連接於配線圖案。於印刷基板201之背面，設置有未圖示之外部端子(例如，BGA(ball grid array：球狀柵格陣列))。對外部端子分配圖3所示之信號(RESET、REF_CLK、DOUT、DOUT_c、DIN、DIN_c、VCC、VCCQ、VCCQ2、VDDi、VDDi2、VDDi3)，信號可經由該外部端子，在與記憶體裝置1外部之主機2之間進行通信。印刷基板201、記憶體11、記憶體控制器12、及導線202係利用例如樹脂製之封裝體203而密封。
接著，圖7中顯示記憶體裝置1之構成之別的觀點。更具體而言，圖7係顯示記憶體裝置1之邏輯構成、即功能區 塊。各區塊可作為硬體、電腦軟體之任一者或將兩者加以組合者實現。各功能區塊是否作為硬體執行，或是否作為軟體執行，依存於具體實施形態或系統全體所施加之設計限制。本領域技術人員針對每個具體實施態樣，可以各種方法實現該等功能，任一項之實現方法皆包含於實施形態之範疇中。又，各功能區塊如以下之具體例般加以區別之點並非必須。例如，一部分之功能可利用與在以下之說明中例示之功能區塊不同之功能區塊執行。再者，例示之區塊可進而分割成較細之功能子區塊。並非藉由利用哪一區塊特定而限定實施形態。
記憶體裝置1包含有目標端端口61、路由器62、裝置管理器63、描述符號64、屬性65、旗標66、及複數個LU(logical unit：邏輯單元)67。目標端端口61係用於記憶體裝置1與主機2可通信地連接之端口，對應於例如主機介面31。路由器62將自主機2接收之通信(任務、指令、資料、及查詢等)路由至接收地之LU67。主機2通過將一個LU67作為接收地之要求而要求指令之處理或任務管理功能。LU67彼此可利用位址(例如LUN(logical unit number：邏輯單元編號))相互識別。例如圖8所示，LUN可包含於記憶體裝置1與主機2之間之通信(封包)中。如圖8所示，封包101包含有LUN102、及實體部103。LUN102可包含於例如封包101之標頭中。實體部103包含有封包之功能所固有之內容，例如指令、資料、及各種參數等。各封包之接收地之LU67係利用LUN而唯一特定。在UFS記憶體裝 置中，記憶體裝置1與主機2之間之封包皆包含有標頭，且於標頭內記述有LUN。
路由器62將自主機2接收之通信(任務、指令、資料、及查詢)，基於該通信中之LUN而路由至接收地之LU67。又，路由器62利用例如時間分割，以適當之順序將來自複數個LU67之給主機2之通信傳送至目標端端口61。路由器62係利用例如CPU42、ROM43、及暫存器46而實現。即，藉由CPU42一面參照暫存器46中之值一面執行ROM43中之程式而實現。
裝置管理器63進行裝置級之動作及組態之管理。於裝置級之管理中，例如包含記憶體裝置1之電力管理、及休眠等之控制等。於裝置級之組態中，包含保持描述符號之組之狀況等。裝置管理器63處理如來自主機2之記憶體裝置1之組態資訊之變更及輸出要求即查詢要求等之指令。裝置管理器63係由例如CPU42、ROM43、及暫存器46而實現。即，藉由CPU42一面參照暫存器46中之值一面執行ROM43中之程式而實現。
描述符號64、屬性65、及旗標66作為例如運算RAM45中之資料而實現。描述符號64具有預先定義之格式之資料構造，且係用以記述關於記憶體裝置1之若干特徵者。於描述符號64中包含例如存取記憶體裝置1所需之裝置類別、子類別、及通信協定等。屬性65係表示賦予記憶體裝置1之設定可變更或讀取專用之參數。於屬性65中例如包含可在記憶體裝置1與主機2之間傳送之資料之最大值等。旗標 66由針對各種項目之擇一性之邏輯值所組成，利用例如「真」或「偽」、或「0」或「1」等表示。
各LU67係利用例如記憶體11、記憶體介面34、緩衝器35、ECC電路36、CPU42、ROM43、及暫存器46而實現。各LU67相互獨立地執行來自主機2之處理。因此，各LU67利用記憶體11、介面21、23、緩衝器35、ECC電路36、CPU42、ROM43、及暫存器46等之資源之一部分而實現。各LU以上述之方式自主機2藉由特定一個LU之LUN而相互區別。來自主機2之指令藉由所指定之LU67而執行。
各LU67包含裝置伺服器71、任務管理器72、及記憶區域73。記憶區域73係由記憶體11之記憶區域中之一部分而構成，實際儲存來自主機2之寫入資料。裝置伺服器71及任務管理器72藉由例如CPU42、ROM43、及暫存器46得以實現。即，藉由CPU42一面參照暫存器46中之值一面執行ROM43中之程式而實現。裝置伺服器71將要求自主機2接收之LU位準之處理之指令進行解釋而執行。於如此之處理中，例如包含資料之寫入、讀取、及抹除等。由於LU67包含有記憶區域73，故裝置伺服器71至少具有控制記憶區域73(記憶體11)之功能。任務管理器72控制複數個指令(任務)之執行順序，提供任務管理功能。
如上述般，裝置伺服器71進行關於記憶體11之控制之處理。於如此之處理中，包含邏輯位址與物理位址之轉換。邏輯位址係利用主機2對期望主機2寫入至記憶體裝置1中之資料分配之位址。物理位址係如上述般用以特定記憶體 11之寫入區域(頁面)或抹除區域(區塊)之位址。裝置伺服器71將利用對應於自身之記憶區域73之資料之記憶狀態進行管理。所謂記憶狀態之管理，包含有管理哪一物理位址之頁面(或物理區塊)保持哪一邏輯位址之資料之關係、及哪一物理位址之頁面(或物理區塊)為抹除狀態(無任何寫入、或保持無效之資料之狀態)。出於該管理之目的，裝置伺服器71保持例如邏輯位址物理位址轉換表(以下，有簡稱為轉換表之情形)。
作為轉換之例，例如圖9所示，可將分配作為區塊。對各區塊中之各頁面，分配有固定之邏輯位址偏移。圖9係顯示記憶體11之寫入單位之大小為16 kB、且邏輯位址為512 B的大小之每個資料中所分配之例。
接著，參照圖10及圖11，關於資料寫入時之動作進行說明。圖10係更詳細顯示第1實施形態之LU67之功能區塊圖。圖11係顯示第1實施形態之資料寫入時之通信之情況。複數個LU67之中，至少一個、典型為全部具有以下參照圖10說明之構成。如圖10所示，裝置伺服器71包含管理部81、指令解析部82、傳送要求產生部83、及記憶體控制部84。
管理部81管理裝置伺服器71之全體。指令解析部82自主機2經由路由器62接收指令。指令解析部82將所接收之指令進行解析。指令解析部82接收寫入指令後，對傳送要求產生部83要求傳送要求之決定(產生)。對該傳送要求產生部83之要求，可由指令解析部82直接進行，亦可藉由管理 部81進行。傳送要求產生部83接收要求後，基於寫入指令中所含之寫入資料之大小及位址而產生傳送要求。記憶體控制部84遵循管理部81之指示，負責對於記憶體11之各種指示之發行。
接著，參照圖11，就資料寫入時之順序進行說明。本例係關於對一個LU67之資料寫入要求。因此，各通信皆相當於該一個LU67與主機2之間之通信(封包)。
如圖11所示，寫入指令自主機2被傳送至記憶體裝置1。如圖12所示，寫入指令至少包含LUN102、寫入指示111、位址112、及寫入資料大小113。位址112係寫入資料被寫入之位置(邏輯位址)。寫入資料大小113顯示寫入資料之全體之大小。
在UFS記憶體系統中，資料、指令、及查詢等皆利用封包予以傳送。在記憶體裝置1及主機2為UFS記憶體系統之情形，寫入指令相當於指令傳送封包(Command UPIU)。指令傳送封包包含標頭，於封包之實體部中包含有指令記述部，於指令記述部中儲存有SCSI(small computer system interface：小型電腦系統介面)指令。於SCSI指令中，包含有寫入指令111、位址112、及寫入資料大小113。
寫入指令利用接收地之LU67中之指令解析部82得以接收。若所接收之指令為寫入指令，則指令解析部82直接或經由管理部81對傳送要求產生部83要求傳送要求之產生。接收產生要求後，傳送要求產生部83考量記憶體11之特性，具體考量寫入資料之邏輯位址及大小，而產生傳送要 求。更具體而言，首先，傳送要求產生部83參照寫入資料之邏輯位址，檢查寫入要求是否相當於來自寫入目的地之頁面之開端之寫入要求。在本例中，邏輯位址為0x0000，其相當於來自區塊(即頁面)之開端之寫入要求。傳送要求產生部83得知該點後，對主機2要求寫入資料中之等於一頁面之大小之部分之傳送。其理由，由於記憶體11以頁面單位進行資料寫入，故若於與寫入資料之中之一頁面相同大小之每個部分(寫入資料部分)接收資料，則將有效寫入資料。相反，若為例如頁面之1.5倍之大小等，則因產生將寫入資料部分之進而一部分暫時儲存於緩衝器中之必要等之理由，而有資料寫入效率下降之可能性。如此般，若寫入要求相當於來自寫入目的地頁面之開端之寫入，則傳送要求產生部83自寫入資料全體之開端要求頁面大小之部分之傳送。更具體而言，遵循本例，產生來自邏輯位址為0x0000之16 kB大小之寫入資料部分之傳送要求。如圖11所示，該傳送要求經由管理部81、及路由器62而被傳送至主機2。另，關於寫入要求並非相當於來自頁面之開端之寫入要求之情形，將在第2實施形態中進行說明。
如圖13所示，傳送要求包含有LUN(標頭)102、傳送資料位址121、及傳送資料大小122。傳送資料位址121顯示LU67要求傳送之寫入資料部分之偏移位址。傳送資料大小122顯示對應之寫入資料部分之大小。記憶體裝置1及主機2為UFS記憶體系統之情形，傳送要求相當於傳送要求封包(Ready To Transfer UPIU)。傳送要求封包在封包之實 體部中顯示LU67已完成資料傳送之準備，且包含有傳送資料位址121、及傳送資料大小122。
如圖11所示，主機2接收傳送要求後，將依據該傳送要求之寫入資料部分進行傳送。如圖14所示，資料傳送包含有LUN(標頭)102、及資料131。記憶體裝置1及主機2為UFS記憶體系統之情形，資料傳送利用主機資料傳送封包(Data Out UPIU)得以傳送。主機資料傳送封包在封包之實體部中包含有應傳送之資料。
來自主機2之寫入資料部分，在記憶體裝置1中，更具體而言，藉由發行對應之傳送要求之LU67得以接收。所接收之寫入資料部分，藉由記憶體控制部84之控制而被寫入至記憶區域73之適當之位置。
接著，傳送要求產生部83產生此後之傳送要求。該傳送要求要求繼寫入資料全體中之最初之寫入資料部分之後之頁面大小之部分之傳送。該第2寫入資料部分相當於來自邏輯位址為0x0020之16 kB大小之寫入資料部分。傳送要求被傳送至主機2中。接著，對應之資料部分以與參照第1資料部分說明者相同之程序寫入記憶區域73中。
以下，重複相同之處理。即，傳送要求產生部83產生繼第2寫入資料部分之後之來自邏輯位址0x0040之16 kB大小之第3寫入資料部分之傳送之要求。依據其，於記憶區域73中寫入對應之資料部分。進而，傳送要求產生部83產生繼第3寫入資料部分之後之來自邏輯位址0x0060之16 kB大小之最後之寫入資料部分之傳送之要求。依據其，於記憶 區域73中寫入對應之資料部分。最後之寫入資料部分之大小亦為16 kB。其理由，寫入資料之大小為頁面大小之整數倍，且寫入要求相當於來自頁面之開端之寫入要求。最後之寫入資料部分之傳送要求之傳送及寫入結束後，對應之LU67之裝置伺服器71(更具體為管理部81)將寫入成功之旨意之回應傳送至主機2。藉此，資料寫入完成。
如以上說明般，第1實施形態之記憶體裝置1具有決定針對來自主機2之資料寫入要求應傳送之各寫入資料部分之大小之權限，且要求頁面大小之寫入資料部分之傳送。因此，一次傳送之寫入資料部分具有頁面大小，且其開端及終端與寫入目的地之頁面之開端及終端一致。藉此，記憶體裝置1可與將所接收之寫入資料部分寫入記憶體11並行而接收其後之寫入資料部分。資料之寫入中，記憶體成為忙碌狀態，記憶體11基於接收寫入資料之狀況。基於如此之寫入順序，記憶體11可有效進行寫入。
又，不論是否於寫入資料之部分已記憶有資料，在禁止針對一次寫入資料之頁面不抹除其資料而再度寫入資料之記憶體中，以記憶體之頁面之大小以上之單位進行邏輯位址與物理位址之轉換之情形，若為防止發生頁面之部分寫入而不自主機2傳送寫入資料部分，則寫入效率會下降。例如，在邏輯位址與物理位址之轉換中，設自0x0000直到0x001F為止之邏輯位址對應於記憶體11(頁面大小：16 kB)之第1頁面之物理位址，自0x0020直到0x003F為止之邏輯位址對應於記憶體11之第2頁面之物理位址。此處，自主 機傳送來自邏輯位址0x0010之16 kB大小之寫入資料部分後，自邏輯位址0x0010直到0x001F為止之資料被記憶於第1頁面之半部中，自邏輯位址0x0020直到0x002F為止之資料被記憶於第2頁面之半部中。其後，記憶體裝置自主機接收自邏輯位址0x0000之8 kB大小之寫入資料部分後，由於禁止向第1頁面之再次寫入，故必須讀取記憶於第1頁面中之自邏輯位址0x0010直到0x001F為止之資料，而與自主機接收之自邏輯位址0x0000直到0x000F為止之寫入資料部分一併記憶於新的第3頁面中。向該第3頁面之寫入後，自0x0000直到0x001F為止之邏輯位址與記憶體之第3頁面之物理位址賦與關聯。如此般，若進行頁面之部分寫入，則自主機接收針對頁面之未寫入部分之寫入要求時，記憶體裝置必須將已寫入資料複製於新的頁面中。又，以記憶體之區塊單位進行邏輯位址與物理位址之轉換之情形，由於必須以區塊單位將已寫入資料複製於新的區塊中，故寫入效率之下降更為顯著。
另一方面，第1實施形態之記憶體裝置1對主機2要求傳送之寫入資料部分具有頁面大小，且其邏輯位址之開端對應於頁面之開端之物理位址，終端對應於頁面之終端之物理位址。因此，不會發生頁面之部分寫入，從而可迴避隨著已寫入資料之複製之寫入效率之下降。
又，如上述般，ECC電路36於寫入資料中附加錯誤訂正碼。具體而言，ECC電路36基於ECC電路36之特性等，將所接收之寫入資料部分分割成特定之大小之部分(稱為實 際資料部分)。且，ECC電路36於每個實際資料部分產生ECC，附加於對應之實際資料部分。即，實際資料部分係ECC之相關之處理單位。實際資料部分、對應之ECC、及對應之管理資料之組稱為例如圖框等。圖框自ECC電路36輸出。對應於寫入資料之接收地之LU之裝置伺服器71，基於以該圖框為對象之接收結束之資料寫入要求，將來自ECC電路36之圖框儲存於緩衝器35中。儲存於緩衝器35中之圖框之個數達到適當之數後，對應之裝置伺服器71將複數圖框之組寫入於對應之記憶區域73中。
此處，記憶體裝置1考量圖框之大小及各種必要之管理資料之大小，而決定寫入資料部分之大小。具體而言，記憶體裝置1要求以使寫入資料部分與對應於其之全部附加資料(ECC、管理資料)合併之大小在頁面以下且成為最大之方式決定之大小之寫入資料部分。圖18係例示第1實施形態之記憶體裝置1之一頁面中之資料之內容。即，寫入頁面中之結果，記憶體裝置1要求以圖18所示之方式決定之大小之寫入資料部分。如圖18所示，1圖框包含實際資料部分301、對應之管理資料302、及對應之ECC303。圖18係例示1024位元組之實際資料部分301、2位元組之管理資料302、及76位元組之ECC303。再者，有於每一頁面中包含管理資料306之情形。亦於管理資料306中附加ECC307。管理資料306、及ECC307之大小分別為例如8位元組、76位元組。記憶體裝置1要求以使自頁面大小中除去將包含寫入資料部分之一部分之複數個實際資料部分 301與第1附加資料(例如ECC303、307及管理資料302、306)合併之大小之未使用部308之大小，小於實際資料部分301與附加於該實際資料部分之第2附加資料(例如ECC303及管理資料302)之大小之方式決定之大小之寫入資料部分。藉由使用如此之大小之寫入資料部分，可最大限度地利用頁面。
利用所採用之ECC方式，決定相當於ECC處理單位之實際資料部分301之大小。亦同樣決定管理資料302、ECC303、及管理資料307之大小。因此，頁面大小以下且最大之實際資料部分301之個數係由ECC處理單位之大小決定。有將如此之個數之實際資料部分301全體之大小稱為最大總實際資料部分大小之情形。
(第2實施形態)
第2實施形態係關於寫入要求並非相當於來自頁面之開端之寫入要求之情形。第2實施形態之記憶體裝置具有與第1實施形態相同之硬體構成(圖3)及功能區塊(圖7)。以下，參照圖15，針對寫入順序，說明與第1實施形態不同之點。另一方面，望留意，關於第2實施形態之說明中未觸及之點，第1實施形態之記述全部適用於第2實施形態。
圖15係顯示第2實施形態之資料寫入時之通信之情況。如圖15所示，基於主機2之寫入要求，相當於自某頁面之中途寫入。在圖15中，該點由寫入資料之邏輯位址為0x0010表示(此處，在邏輯位址與物理位址之轉換中，自0x0000直到0x001F為止之邏輯位址對應於記憶體11之一頁 面之物理位址)。另，寫入資料之大小為64 kB。指令解析部82解析所接收之寫入指令，而辨識寫入要求相當於自頁面之中途寫入。藉此，指令解析部82要求相當於自寫入資料之開端直到寫入目的地之頁面之終端為止之大小之部分作為第1寫入資料部分。即，在本例中，第1寫入資料部分自寫入資料之開端起包含8 kB之部分，更具體而言，自邏輯位址0x0010開始，為8 kB大小。傳送要求利用主機2得以接收，依據其，所要求之寫入資料部分利用對應之裝置伺服器71接收。其後，寫入資料部分被寫入於對應之記憶區域73中。
接著，傳送要求產生部83產生第2寫入資料部分之傳送要求。第1寫入資料部分之終端與寫入目的地之頁面之終端一致。因此，藉由使其以後之各寫入資料部分為頁面大小，各寫入資料部分之終端與寫入目的地之頁面之終端一致。即，第2寫入資料部分自邏輯位址0x0020開始，大小為16 kB。如此之寫入資料部分之傳送要求被傳送至主機2，於記憶區域73中寫入對應之寫入資料部分。接著，同樣，自邏輯位址0x0040開始之16 kB大小之第3資料寫入部分之傳送要求被傳送至主機2，於記憶區域73中寫入對應之寫入資料部分。進而，自邏輯位址0x0060開始，16 kB大小之第4資料寫入部分之傳送要求被傳送至主機2，於記憶區域73中寫入對應之寫入資料部分。接著，進行寫入資料之中之剩餘部分之傳送要求及向記憶區域73之寫入。在本例中，最後之寫入資料部分自邏輯位址0x0080開始，為 8 kB大小。該資料部分之傳送要求被傳送至主機2，於記憶區域73中寫入對應之寫入資料部分。最後，寫入成功之旨意之回應被傳送至主機2。
若將以上之寫入一般化，則如以下。以下之「N(單位為位元組)」為頁面大小。自主機2、自位址Y(512位元組單位)接收X區塊(1區塊為512位元組)份量之寫入要求後，Integer(Y＊512/N)小於Integer((Y+X-1)＊512/N)之情形(其相當於不於同一頁面內容納寫入資料之情形)，記憶體裝置自寫入資料之開端要求((Integer(Y＊512/N)+1)＊N)-Y＊512位元組份量作為第1寫入資料部分。此處，「Integer(P)」(P為任意之數值)為擷取P之整數部分之函數。記憶體裝置1將第1寫入資料部分寫入記憶區域73中。接著，記憶體裝置1進行Integer((Y+X-1)＊512/N)-Integer(Y＊512/N)-1次自繼第1寫入資料部分之後之部分之開端連續之各次N位元組之寫入資料部分之向主機2之傳送要求及所傳送之寫入資料部分之寫入。最後，記憶體裝置1進行剩餘之(Y+X)＊512-Integer((Y+X-1)＊512/N)＊N位元組之寫入資料部分之向主機2之傳送要求及所傳送之寫入資料部分之寫入。Integer(Y＊512/N)與Integer((Y+X-1)＊512/N)為相同值之情形(其相當於在同一頁面內容納寫入資料之情形)，記憶體裝置1自寫入資料之開端要求X＊512位元組份量作為寫入資料部分，而進行所傳送之資料之寫入。雖然為關於1區塊為512位元組之說明，但以上之說明可將值512作為M而一般化。
以上，如說明般，在第2實施形態之記憶體裝置中，接收相當於自頁面之中途寫入之要求後，首先，要求相當於直到寫入目的地之頁面之終端為止之大小之部分作為第1寫入資料部分。其後，記憶體裝置要求頁面大小之寫入資料部分之傳送。其結果，即使為對應於自頁面之中途之資料寫入之要求，各寫入資料部分仍具有頁面大小，且其開端及終端與寫入目的地之頁面之開端及終端一致。其結果，基於與第1實施形態相同之原理，記憶體11可有效進行寫入。
在第2實施形態中，可使用考量附加資料之大小之寫入資料部分。在第2實施形態中，寫入要求相當於自頁面之中途寫入。因此，指令解析部82要求具有以在自寫入資料之開端直到寫入目的地之頁面之終端為止之大小以下且成為最大之方式決定之大小之第1寫入資料部分。第2以後之寫入資料部分之大小與上述之最大總實際資料部分之大小相同。
(第3實施形態)
第3實施形態係關於向兩個LU之並行之資料寫入。第3實施形態之記憶體裝置具有與第1實施形態相同之硬體構成(圖3)及功能區塊(圖7)。以下，參照圖16及圖17，針對寫入順序，說明與第1實施形態不同之點。另一方面，望留意，關於第3實施形態之說明中未觸及之點，第1實施形態之記述全部適用於第3實施形態。
圖16及圖17係顯示第3實施形態之資料寫入時之通信之 情況。圖17為接續圖16之部分。如圖16所示，主機2將要求於LUN0之LU(第1LU)67中寫入邏輯位址為0x0010之寫入資料之指令傳送至第1LU67。該寫入指令與第2實施形態相同，相當於自頁面之中途之寫入要求。寫入資料之大小為64 kB。接著，主機2將要求於LUN1之LU(第2LU)67中寫入邏輯位址為0x0112之寫入資料之指令傳送至第2LU67。該寫入指令亦相當於自頁面之中途之寫入要求。寫入資料之大小為64 kB。以後之處理，第1LU67與主機2之間之處理、及第2LU67與主機2之間之處理並行進行。以下，採取第1LU67與主機2之間之通信、及第2LU67與主機2之間之通信交互產生為例。但，並非必須如此交互產生。第1LU67用之通信與第2LU67用之通信之順序由路由器62控制。
第1LU67之指令解析部82與第2實施形態同樣解析所接收之寫入指令，而辨識寫入要求相當於自頁面之中途之寫入要求。藉此，指令解析部82要求相當於自寫入資料之開端直到寫入目的地之頁面之終端為止之大小之部分作為第1寫入資料部分。即，在本例中，第1LU67用之第1寫入資料部分自寫入資料之開端起包含8 kB之部分，更具體而言，自邏輯位址0x0010開始，為8 kB大小。傳送要求利用主機2得以接收，依據其，所要求之寫入資料部分利用對應之裝置伺服器71接收。其後，寫入資料部分被寫入於第1LU67中之記憶區域73中。
又，第2LU67之指令解析部82亦辨識寫入要求要求自頁 面之中途之資料寫入。且，指令解析部82要求相當於自寫入資料之開端直到寫入目的地之頁面之終端為止之大小之部分作為第1寫入資料部分。即，在本例中，第2LU67用之第1寫入資料部分自寫入資料之開端起包含7 kB之部分，更具體而言，自邏輯位址0x0112開始，為7 kB大小。傳送要求利用主機2得以接收，依據其，所要求之寫入資料部分利用對應之裝置伺服器71接收。其後，寫入資料部分被寫入於第2LU67中之記憶區域73中。
第1LU67之指令解析部82產生自繼第1寫入資料部分之後之邏輯位址即0x0020開始之16 kB大小之第2寫入資料部分之傳送要求。依據其，對應之資料部分被寫入第1LU67中之記憶區域73中。
第2LU67之指令解析部82產生自繼第1寫入資料部分之後之邏輯位址即0x0120開始之16 kB大小之第2寫入資料部分之傳送要求。依據其，對應之資料部分被寫入第2LU67中之記憶區域73中。
以下，同樣針對第1LU67用之第3寫入資料部分、第2LU67用之第3寫入資料部分、第1LU67用之第4寫入資料部分、第2LU67用之第4寫入資料部分，以該列舉之順序進行傳送要求及寫入之對。
接著，進行第1LU67用之寫入資料之中之剩餘部分、即繼第4寫入資料部分之後之部分之傳送要求及向記憶體11之寫入。在本例中，最後之寫入資料部分自邏輯位址0x0080開始，大小為8 kB。該資料部分之傳送要求被傳送 至主機2，對應之寫入資料部分被寫入記憶區域73中。
同樣，進行第2LU67用之寫入資料之中之剩餘部分、即繼第4寫入資料部分之後之部分之傳送要求及向記憶體11之寫入。在本例中，最後之寫入資料部分自邏輯位址0x0180開始，大小為9 kB。該資料部分之傳送要求被傳送至主機2，對應之寫入資料部分被寫入記憶區域73中。
最後，向第1LU67之寫入成功之旨意之回應自第1LU67傳送至主機2，向第2LU67之寫入成功之旨意之回應自第2LU67傳送至主機2。
如以上說明般，第3實施形態之記憶體裝置1於每個LU中，與第2實施形態同樣接收相當於自頁面之中途寫入之要求後，首先，要求相當於直到寫入目的地之頁面之終端為止之大小之部分作為第1寫入資料部分。其後，記憶體裝置1於每個LU中，要求頁面大小之寫入資料部分之傳送。因此，對於針對兩個以上之LU之資料寫入要求，基於與第1及第2實施形態相同之原理，均可獲得與第1及第2實施形態相同之優點。
在第3實施形態中，亦應用關於考量附加資料之大小之寫入資料部分之第1、第2實施形態用之記述。即，針對關於各LU之相當於自頁面之中途寫入之寫入要求，在與第2實施形態相同之形態下要求開端之寫入資料部分。第2以後之寫入資料部分之大小與上述之最大總實際資料部分之大小相同。
此外，各實施形態並非限定於上述之形態者，在實施階 段，在不脫離其要旨之範圍內，可進行各種變形。再者，上述實施形態中包含有各種階段，藉由所揭示之複數個構成要件之適宜組合，可擷取各種實施形態。即使自上述各實施形態中揭示之全部構成要件削除若干構成要件，仍可擷取經削除該構成要件之構成作為實施形態。
例如，在上述之實施形態中，記憶體裝置1對主機2要求傳送之寫入資料部分雖為記憶體11之一頁面份量之大小，但該寫入資料部分之大小並非限於一頁面份量，可為頁面大小之整數倍。又，在上述之實施形態中，寫入要求並非相當於來自頁面之開端之寫入要求之情形中，雖要求相當於自寫入資料之開端直到寫入目的地之頁面之終端為止之大小之部分作為第1寫入資料部分，但亦可將相當於直到該寫入目的地之頁面之終端為止之大小之部分、及繼其之後之頁面大小(或頁面大小之整數倍)之資料合併作為第1寫入資料部分而進行要求。
考量附加資料之情形亦相同。即，寫入資料部分之大小亦可為最大總實際資料部分大小之整數倍。再者，對關於各LU之相當於自頁面之中途寫入之寫入要求進行應答，第1寫入資料部分亦可為以在自寫入資料之開端起直到寫入目的地之頁面之終端為止之大小以下成為最大之方式決定之大小、與繼其之後之一個或複數個最大總實際資料部分之大小之和。
雖已說明本發明之若干實施形態，但該等實施形態係作為例子提示者，並非意圖限定發明之範圍。該等新穎之實 施形態可以其他各種形態實施，在不脫離發明之要旨之範圍內，可進行各種省略、取代、及變更。該等實施形態及其變形皆包含於發明之範圍及要旨中，且包含於申請專利範圍中所揭示之發明及其均等之範圍中。
1‧‧‧記憶體裝置
2‧‧‧主機裝置
11‧‧‧記憶體
12‧‧‧記憶體控制器
21‧‧‧I/O
22‧‧‧核心邏輯部
23‧‧‧I/O
31‧‧‧主機介面
32‧‧‧緩衝器
33‧‧‧資料匯流排
34‧‧‧記憶體介面
35‧‧‧緩衝器
36‧‧‧ECC電路
41‧‧‧控制匯流排
42‧‧‧CPU
43‧‧‧ROM
45‧‧‧運算RAM
46‧‧‧暫存器
51‧‧‧類比電路
61‧‧‧目標端口
62‧‧‧路由器
63‧‧‧裝置管理器
64‧‧‧描述符號
65‧‧‧屬性
66‧‧‧旗標
67‧‧‧邏輯單元
71‧‧‧裝置伺服器
72‧‧‧任務管理器
73‧‧‧記憶區域
81‧‧‧管理部
82‧‧‧指令解析部
83‧‧‧傳送要求產生部
84‧‧‧記憶體控制部
91‧‧‧記憶單元陣列
92‧‧‧頁面緩衝器
101‧‧‧封包
102‧‧‧LUN
103‧‧‧實體部
111‧‧‧寫入指示
112‧‧‧位址
113‧‧‧寫入資料大小
121‧‧‧傳送資料位址
122‧‧‧傳送資料大小
131‧‧‧資料
201‧‧‧印刷基板
202‧‧‧導線
203‧‧‧封裝體
301‧‧‧實際資料部分
302‧‧‧第1管理資料
303‧‧‧ECC
306‧‧‧第2管理資料
307‧‧‧ECC
308‧‧‧未使用部
圖1係顯示記憶體裝置與主機裝置之間之資料寫入之時之通信之例。
圖2係顯示參考例之基於用戶端-伺服器模型之記憶體裝置與主機裝置之間之資料寫入時之通信之例。
圖3係顯示第1實施形態之記憶體裝置之硬體上之構成。
圖4係例示記憶體之電路圖。
圖5係例示記憶空間之構成之圖。
圖6係顯示密封記憶體裝置之形態之例。
圖7係顯示第1實施形態之記憶體裝置之功能區塊。
圖8係顯示封包之例。
圖9係顯示邏輯位址與物理區塊之轉換表之例。
圖10係更詳細顯示第1實施形態之LU之功能區塊圖。
圖11係顯示第1實施形態之資料寫入時之通信之情況。
圖12係例示寫入指令。
圖13係例示傳送要求之相關之通信內容。
圖14係例示資料傳送之相關之通信內容。
圖15係顯示第2實施形態之資料寫入時之通信之情況。
圖16係顯示第3實施形態之資料寫入時之通信之前半部之情況。
圖17係顯示第3實施形態之資料寫入時之通信之後半部之情況。
圖18係例示第1實施形態之一頁面中之資料之內容。
1‧‧‧記憶體裝置
2‧‧‧主機裝置
11‧‧‧記憶體
12‧‧‧記憶體控制器
21‧‧‧I/O
22‧‧‧核心邏輯部
23‧‧‧I/O
31‧‧‧主機介面
32‧‧‧緩衝器
33‧‧‧資料匯流排
34‧‧‧記憶體介面
35‧‧‧緩衝器
36‧‧‧ECC電路
41‧‧‧控制匯流排
42‧‧‧CPU
43‧‧‧ROM
45‧‧‧運算RAM
46‧‧‧暫存器
51‧‧‧類比電路

Claims (19)

  1. 一種記憶體裝置，其特徵在於包含：非揮發性記憶體，其以複數個單元為寫入單位而寫入資料；及控制器，其針對將分配有來自主機裝置之邏輯位址之寫入資料寫入上述記憶體之要求，對上述主機裝置要求將上述寫入資料之分割部分即寫入資料部分指定其大小而進行傳送，且於寫入資料中附加附加資料而寫入上述記憶體；且上述寫入資料部分具有以使該寫入資料部分及對應之附加資料之和之大小為上述寫入單位之大小以下且成為最大之方式決定之大小或上述大小之整數倍。
  2. 如請求項1之記憶體裝置，其中上述附加資料包含對應之寫入資料部分之相關之管理資料及錯誤訂正碼之至少一者。
  3. 如請求項2之記憶體裝置，其中上述控制器包含產生上述錯誤訂正碼之錯誤訂正碼電路，且上述錯誤訂正碼電路針對所接收之資料之分割部分即每個訂正單位產生上述錯誤訂正碼。
  4. 如請求項3之記憶體裝置，其中自上述寫入單位之大小減去上述寫入資料部分及對應之附加資料之大小而得之部分之大小，為上述訂正單位與上述訂正單位之相關之附加資料之大小以下。
  5. 如請求項1之記憶體裝置，其中上述寫入資料部分具有 以使該寫入資料部分及對應之附加資料之和為上述寫入單位之大小以下且成為最大之方式決定之大小。
  6. 如請求項1之記憶體裝置，其中上述記憶體裝置為UFS記憶體裝置。
  7. 如請求項1之記憶體裝置，其中上述記憶體裝置包含各自包含上述控制器之功能之一部分與上述記憶體之記憶區域之一部分之第1邏輯單元及第2邏輯單元，且上述第1、第2邏輯單元相互獨立，於對應之自身之記憶區域中寫入資料，且傳送上述傳送要求。
  8. 如請求項1之記憶體裝置，其中上述控制器將上述寫入資料之分割部分即複數個寫入資料部分之中之開端寫入資料部分作為第1大小，將繼複數個寫入資料部分之中之上述開端寫入資料部分之後且除去最後之寫入資料部分之一個或複數個寫入資料部分作為上述第1大小以上之第2大小，將上述最後之寫入資料部分作為上述第2大小以下之第3大小，而要求寫入資料部分之傳送。
  9. 如請求項8之記憶體裝置，其中上述第1大小以寫入上述開端寫入資料部分之寫入單位中之上述開端寫入資料為自寫入之位置起直到該寫入單位之終端為止之大小以下且成為最大之方式決定。
  10. 如請求項9之記憶體裝置，其中上述第2大小以上述寫入資料部分及對應之附加資料之和之大小為上述寫入單位之大小以下且成為最大之方式決定。
  11. 如請求項8之記憶體裝置，其中上述附加資料包含對應 之寫入資料部分之相關之管理資料及錯誤訂正碼之至少一者。
  12. 如請求項11之記憶體裝置，其中上述控制器包含產生上述錯誤訂正碼之錯誤訂正碼電路，且上述錯誤訂正碼電路針對所接收之資料之分割部分即每個訂正單位產生上述錯誤訂正碼。
  13. 如請求項8之記憶體裝置，其中上述記憶體裝置為UFS記憶體裝置。
  14. 如請求項8之記憶體裝置，其中上述記憶體裝置包含各自包含上述控制器之功能之一部分與上述記憶體之記憶區域之一部分之第1邏輯單元及第2邏輯單元，且上述第1、第2邏輯單元相互獨立，於對應之自身之記憶區域中寫入資料，且傳送上述傳送要求。
  15. 一種記憶體裝置，其特徵在於包含：非揮發性記憶體，其以複數個單元為寫入單位而寫入資料；及控制器，其針對將分配有來自主機裝置之邏輯位址之寫入資料寫入上述記憶體之要求，對上述主機裝置要求將上述寫入資料之分割部分即寫入資料部分指定其大小而進行傳送；且上述寫入資料部分具有上述寫入單位之大小之整數倍之大小。
  16. 如請求項15之記憶體裝置，其中上述控制器將上述寫入資料之分割部分即複數個寫入資料部分之中之開端寫入 資料部分作為第1大小，將繼複數個寫入資料部分之中之上述開端寫入資料部分之後且除去最後之寫入資料部分之一個或複數個寫入資料部分作為上述第1大小以上之第2大小，將上述最後之寫入資料部分作為上述第2大小以下之第3大小，而要求寫入資料部分之傳送。
  17. 如請求項16之記憶體裝置，其中上述寫入單位為N位元組，且上述控制器自邏輯位址Y(M位元組單位)接收X區塊(1區塊為M位元組)份量之寫入要求時，若Integer(Y＊M/N)小於Integer((Y+X-1)＊M/N)之情形時，要求自上述寫入資料之開端起((Integer(Y＊M/N)+1)＊N)-Y＊M位元組(其中，Integer(Y/N)為()內之Y/N之整數部分)之第1寫入資料部分之傳送，進行Integer((Y+X-1)＊M/N)-Integer(Y＊M/N)-1次自繼上述第1寫入資料部分之後之部分之開端起依序連續之各N位元組之第2寫入資料部分之傳送之要求，並要求(Y+X)＊M-Integer((Y+X-1)＊M/N)＊N位元組之第3寫入資料部分之傳送。
  18. 如請求項15之記憶體裝置，其中上述記憶體裝置包含各自包含上述控制器之功能之一部分與上述記憶體之記憶區域之一部分之第1邏輯單元及第2邏輯單元，且上述第1、第2邏輯單元相互獨立，於對應之自身之記憶區域中寫入資料，且傳送上述傳送要求。
  19. 如請求項15之記憶體裝置，其中上述寫入資料部分與上述寫入單位具有相同之大小，且 寫入上述記憶體中之上述寫入資料部分之開端及終端與上述寫入資料部分之寫入目的地之寫入單位之開端及終端一致。
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