TW201248451A - Interface device and wiring board - Google Patents

Description

201248451 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種介面裝置及一種佈線板，且更特定而 言’係關於一種允許高速串列傳送之高速PCI、USB 3 〇及 諸如此類之介面裝置及一種其上安裝於有該裝置之佈線 板。 【先前技術】 近來’在包含個人電腦（pc)之一資訊處理設備之一領域 中，採用一高速串列傳輸系統之一介面裝置已被商業化， 諸如尚速pci (高速周邊組件互連，下文中稱為pci_e)、 USB (通用串列匯流排）3.0。此PCI-e並非採用一習用並列 傳輸系統’而是採用一串列傳輸系統，其中該pci e之一 個争列通導線稱為一單工通道（lane)，且視情況使用複 數個單工通道以企圖增加速度。在第2代pci_e中，已實現 最大5 Gbps之資料傳送速度。 此外，基於上文所闡述之第2代PCI-e之技術開發了 USB 3.0，其中相對於作為其一先前版本之USB 2 〇之最大48〇 Mbps實現了最大5 Gbps之資料傳送速度，以企圖顯著地增 加速度。在USB 2.0中，一個差動傳輸路徑經切換以用於 一上游方向及一下游方向兩者上，然而，在USB 3 〇中， 一專用差動傳輸路徑係用於上游方向及下游方向中之每一 者以允s午同時執行沿兩個方向之通信。此技術係pci_e及 諸如此類之两速串列通信中之一一般方法。 已在USB 3.0及PCI-e中採用某些共同技術，且舉例而 16370I.doc -4- 201248451 吕，作為用於增加速度之一技術，已採用EVDS (低電壓差 動發信）、CRU (時脈回復單元）及諸如此類之技術。該 LVDS係使用兩個傳輸路徑之一差動信號傳輸系統及用於 將一並列k號轉換成待傳輸之一低電壓差動串列信號之一 系統。在USB 3.0中，與PCI_e-#，差動信號振幅係定義 為最小0.8 V且最大1.2 V。另外，關於CRU，在USB 3 〇 中，採用一嵌入式時脈系統，其中與pci-e 一樣將一時脈 嵌入於一資料信號中。所有此等技術係根據若干標準定義 的。 上文所闡述之USB已廣泛用作用於連接一 pc與周邊裝置 之一通用介面，然而，迄今為止大多數pc已包含作為標準 設備之USB 2.0，且亦期望從今以後USB 3〇被廣泛使用。 此外，存在包含除USB之外的作為標準設備之pci_e之一 pc，且舉例而言，在曰本特許公開專利公開案第2〇〇9_ 9564號中闡述了-種使用於pci_e之—連接器及用於⑽ 2.0之一連接器在彼此之間共用的技術。此使得有可能在 具有彼此不同之標準之卩^义與USB 2 〇之間共用一個連接 器，藉此選擇性地連接一符合pci_e之外部裝置及一符合 USB 2.0之外部裝置。 此時，PCI-e及USB 3.0執行高速資料傳送，因此資料信 號可能受雜訊影響，其中對—板之佈線設定嚴格限制。因° 此，當嘗試將此兩個介面安裝於諸如—pc之—資訊處理設 備上時，需要配置總共兩個系統之佈線，其中之每一者經 配置以用於m-e及USB 3.0,此外，該兩個系統兩者皆受 163701.doc 201248451 到佈線之限制，以使得板面積變大，此造成一問題。 =等限制中之-者係特性阻抗（亦稱為差動阻抗），且根 據標準’ PCl-e之差動阻抗係定義為1〇〇 Ω ± 1〇%，其包含 製&誤差。定義等效於PCI_e之差動阻抗的usb 3 〇之差 動阻抗，其係' 9〇 ω ± 7 Ω。此外，以上限制包含諸如操作 電壓之—電特性，且在咖6及聰3财定義了等效電特 性。 在安裝PCI-e及USB 3.0之情形τ，需要判定板佈線令之 一層組態、一圖案寬度、一圖案間隔及諸如此類以便滿足 特性阻抗之條件。此亦意謂，當具有等效特性阻抗時，板 佈線能夠配置成相同的。亦即，期望當滿足特性阻抗之條 件時，用於PCI-e之佈線及用於USB 3 〇之佈線能夠在其之 間共用，以使得板面積能夠減小。 此外，在假定一產品配備有PCI_e或USB 3〇之情形下.， 一旦執行PCI-e之佈線，自然地不可能使用USB 3 〇。因 此，倘若後來發生一設計改變以改變至USB 3 〇之佈線， 則必須改變該佈線《甚至在此情形下，亦期望用於pci e 之佈線及用於USB 3.0之佈線在其之間共用以允許選擇介 面中之任一者以使得後來有可能靈活地定址設計改變。 然而，由於迄今為止在習用技術中尚未提出用於pci e 之佈線及用於USB 3.0之佈線在其之間共用之技術思路， 因此不可能解決上文所闡述之問題《此外，在上文所關述 之曰本特許公開專利公開案第2009-9564號中所闡述之技 術僅指示用於pCI-e之連接器及用於USB 2.0之連接器在其 163701.doc 201248451 之間共用，此並非係指用於PCI_e之佈線及用於lJSB3.0之 佈線在其之間共用。 【發明内容】 本發明之一目標係提供一種能夠在安裝諸如具有彼此不 Π之4示準之PCI-e及USB .3.0之兩個串列通信介面之情形下 " 豉活地疋址一設計改變及諸如此類且減小一板面積之介面 裝置以及一種其上安裝有該裝置之佈線板。 本發明之一目標係提供一種介面裝置，其包括：一第一 串列通信介面；一第二串列通信介面，其具有等效於該第 一串列通彳§介面之彼等特性阻抗及電特性之特性阻抗及一 電特性，及一控制器，其具備該第一串列通信介面及該第 二串列通信介面，其中一切換部分經提供以用於在該第一 串列通信介面與該第二串列通信介面之間選擇性地切換， 且用於連接該第一串列通信介面與該切換部分之佈線及用 於連接該第二通信介面與該切換部分之佈線在其之間共 用。 本發明之另一目標係提供該介面裝置，其中該切換部分 包含：一第一裝置側連接部分，其用於連接對應於該第一 • 串列通信介面之一第一裝置；一第二裝置側連接部分，其 , 用於連接對應於該第二串列通信介面之一第二裝置；及一 控制器側連接部分，其用於經由該共用佈線連接該第一串 列通信介面與該第二串列通信介面；且在切換至該第一串 列通介面之情形下，該第一裝置側連接部分與該控制器 側連接部分連接，且在切換至該第二串列通信介面之情形 163701.doc 201248451 下，該第二裝置側連接部分與該控制器側連接部分連接。 本發明之另-目標係提供該介面裝置，其中該控制器包 含-切換信號輸出部分以輪出用於在該第一串列通信介面 與該第二串列通信之間切換之—切換信號，且該切換部分 基於自該切換信號輪屮八认， 矹鞠出。Ρ分輸出之該切換信號而在該第一 串列通信介面與該第二串列通信介面之間切換。 本發明之另1標係提供該介面裝置，其中該第一串列 通信介面係一高速PCI系餘人。^ 疋U糸統；丨面，且該第二串列通信介面 係一 USB 3.0系統介面。 本發明之另-目標係提供—種其上安裝有該介面裝置之 佈線板。 【貫施方式】 在下文中，將參考附圖給出對根據本發明中之一介面裝 置及其上安裝有該|置之—佈線板之較佳實施例之說明。 圖1係展示根據本發明具備一介面裝置之一資訊處理設 備之一組態實例之一方塊圖。此資訊處理設備係包含一介 面裝置1、- CUP 5、一記憶體6、一SSD (固態磁碟機）7 及一 HDD (硬碟機）8之一一般pc或諸如此類。介面裝置i 由一控制器2、一 PHY(實體層）匯流排切換器3及共用佈線4 組成。CPU 5及記憶體ό連接至控制器2，且SSD 7及HDD 8 連接至PHY匯流排切換器3。SSD 7係一符合pci-e之裝置 之一贯例’且HDD 8係一符合US B 3.0之裝置之一實例。 共用佈線4經提供以用於使在控制器2中提供之用於p c j _ e介面之佈線及用於USB 3.0介面之佈線在其之間共用，且 163701.doc 201248451 控制器2及PHY匯流排切換器3經由共用佈線4彼此連接。 應注意’ _ PHY匯流排切換器3之「phy」意指一「實體 層j。 圖2及圖3係展示圖1中所示之介面裝置1之特定組態實例 之方塊圖。圖2展示其中選擇一PCI_e介面之一狀態，且圖 3展示其中選擇一USB 3.0介面之一狀態。 控制器2包含一PCI-e介面21、具有等效於PCI_e介面21 之特性阻抗及電特性之特性阻抗及一電特性之一 Usb 3.0 介面22以及一信號通信部分23。PCI_e介面21係本發明之 一第一串列通信介面之一實例，且USB 3 〇介面22係本發 明之一第二串列通信介面之一實例。應注意，只要特性阻 杬（差動阻抗）及電特性係等效的，就能夠應用pci_e介面 21 :除USB 3.0之外的一串列通信介面。 PCI-e介面21具備一差動傳輸部分（下文中，稱為傳輸部 分TX+、TX-)及一差動接收部分（下文中，稱為接收部分 RX+、RX-)。類似地，USB 3 〇介面22具備一差動傳輸部 分（下文中，稱為傳輸部分TX+、TX-)及一差動接收部分 (下文中，稱為接收部分RX+ ' RX_)。此等PCI_e介面21及 USB 3.0介面22具有彼此等效之特性阻抗及電特性以便能 夠共用板佈線《如上文所闡述，特性阻抗根據標準定義 為：PCI-e係 100 Ω ± 10%，及 USB 3_0係 90 Ω ± 7 Ω。 如圖2及圖3中所示，用於連接PCI_e介面21與1>}1¥匯流 排切換器3之佈線及用於連接USB 3 〇介面22與1>11¥匯流排 切換器3之佈線在其之間作為共用佈線4共用。據知，共用 16370I.doc 201248451 佈線4係藉由諸如形成在其之間具有一絕緣層之多個層（形 成兩個層）、使用板之一背側或諸如此類之一方法而共用 的。 PHY匯流排切換器3對應於本發明之一切換部分且包含 用於在PCI-e介面21與USB 3.0介面22之間選擇性地切換之 一路徑切換部分32。在切換至！》^^介面21之情形下，路 裣切換部分32連接一 pci-e裝置側連接部分33與一控制器 側連接部分31，且在切換至USB 3 〇介面22之情形下路 徑切換部分32連接一 USB 3.0裝置側連接部分34與控制器 側連接部分3 1。 PHY匯流排切換器3包含用於連接對應於pci e介面η之 SSD 7之PCI-e裝置側連接部分33、用於連接對應於usb 3.0介面22之HDD 8之刪3〇裝置側連接部分34及用於經 由共用佈線4連接PCI-e介面21與USB 3.0介面22之控制器 側連接为3 1。應注意，sSD 7對應於本發明之一第一裝 置，PCI-e裝置側連接部分33對應於本發明之一第一裝置

側連接部分，HDD 8對應於本發明之一第二裝置，且USB 3.0裝置側連接部分34對應於本發明之—第二裝置側連接 部分。

Pd-e裝置側連接部分33、刪3 〇裝置側連接部分取 控制器側連接部分31分別包含—差動傳輸部分（傳輸部分 τχ+、τχ-)及一差純收部分（接收部分Rx+、rx )。另 外’ SSD 7及HDD 8類似地包含差動傳輸部分（傳輸部分 τχ+、τχ-)及差動接收部分（接收部分Rx+、rx_)。 163701.doc -10· 201248451 由於在PCI-e及USB 3.〇中支援一所謂的隨插即用功能， 因此有可能自動辨識—對應裝置何時連接至其。在此實例 _ ’ PHY匯流排切換器kpci_d置側連接部分η及細 3.0裝置側連接部分34經組態以具有插槽，且路徑切換部 分32自動辨識該等插槽何時分別配備有咖7及麵$ 時’然後，將該等褒置之連接通知給一信號通信部分… 舉例而言，路徑切換部分32以一值定間隔交替地重複與 PCI-e裝置側連接部分33之連接（圖2之狀態）及與麵3 〇裝 置側連接部分34之連_3之狀態），且在其中路㈣㈣ 分32㈣雜D 7之連接之情形下，將咖7之連接通知給 信號通信部分35。在接收到通知之後，信號通信部分⑽ 即傳輸指示SSD 7之連接之—連接信號至控制器2側上之信 號通信部分23。藉此’控制器2辨識SSD 7之連接。類似 地，亦能夠辨識HDD 8之連接。 此外’儘管針對其中取消SSD 7之連接之情形係基本上 類似的，但在此情形下，路徑切換部分32錢到咖7之 連接取消。然後，做出對信號通信部分35的取消咖了之 連接之通知。信號通信部分35在接收到通知之後旋即傳輸 指不SSD 7之連接取消之—取消信號至控制器2側上之信號 通信部分23。藉此，控制器2能夠辨識SSD 7之連接取消。 能夠類似地辨識HDD 8之連接取消。 如上文所闡述，控制器2能夠辨識對應裝置是否連接至 PCI-e裝置側連接部分33及USB 3 〇裝置側連接部分34中每 一者之—連接狀態。然後’對應於本發明之一切換信號輸 163701.doc 201248451 出部分的控制器2之信號通信部分23輸出一切換信號以用 於在PCI-e介面21之路徑與1;沾3 〇介面22之路徑之間切 換。當自彳§號通信部分23接收到該切換信號時，ρΗγ匯流 排切換器3之信號通信部分35基於所接收之切換信號傳輸 一命令信號（高/低）至路徑切換部分32，且在接收到該命令 k號之後，路徑切換部分32旋即在連接pci_e介面Μ與“ο 7之路徑和連接USB 3.0介面22與HDD 8之路徑之間切換。 特定而言，當傳輸資料（差動信號）至SSD 7或HDD 8時， 藉由一使用者之操作或諸如此類指定作為該資料之一目的 地之一裝置（SSD 7或HDD 8)。此外，當自SSD ^hdd 8 接收資料時’類似地’ #由—使用者之操作或諸如此類指 ^作為資料之-源之一裝置（SSD 7或麵8)。然後，控制 器2側上之信號通信部分23根據在上文中所指定之裝置之 串列通信介面而輸出一切換信號至ρΗγ匯流排切換器3。 舉例而言’在傳輸資料至SSD 7之情形下，如圖2中所圖 解說明’控制器2側上之信號通信部分23輸出一 pci_e切換 信號至PHY匯流排切換器3。ρΗγ匯流排切換器3在信號通 信部分35處接收該PCl-e切換信號且根據所接收之PCI-e切 =號輸出二高」至路徑切換部分32。根據來自信號通信 ^刀35之南」’路徑切換部分32切換PHY®流排切換器 3之内。p佈線以使得控制器側連接部分3 1與裝置側連 接部分33經連接以建立Pci_e介面21與咖7之間的路徑。 藉此，能夠傳輸該資料至係符合m_e之裝置之灿7。 另外’在傳輸資料至HDD 8之情形下 ’如圖3中所圖解 163701.doc •12- 201248451 說明，㈣器2側上之信號通信部分23輪丨一咖3〇切換 信號至PHY匯流排切換器3β ΡΗγ匯流排切換器3在信號傳 輪部分35處接收該USB 3·〇切換信號且根據所接收之職 3.〇切換信號輸出「低」至路徑切換部㈣。根據來自信 號傳輸部分35之「低」，路徑切換部分32切換ρΗγ匯流排 切換器3之内部佈線以使得控制器侧連接部㈣與刪3 〇 裝置側連接部分34經連接以建立咖μ介面22與hdd 8 之間的路徑。藉此，能夠傳輸資料至係符合聰3q之裝 置之HDD 8。 此外，儘管此基本上適用於其中自咖WHDD 8接收 資料之情形’但在其中自SSD 7接收資料之情形下，如圖2 中所圖解說明，控制器2侧上之信號通信部分23輸出一 Pd-e切換信號至ΡΗγ匯流排切換器3。ρΗγ匯流排切換器3 在信號通信部分35處接收該心⑽換信號且根據所接收 之PCI-e切換信號輸出「高」至路徑切換部分。根據來 =信號通信部分35之「高」，路徑切換部㈣切換ρΗγ匯 μ排切換器3之内部佈線以使得控制器側連接部分3 1與 PCI-e裝置側連接部分33經連接以建立pa_e介面2 i與⑽ 7之間的路徑。藉此’能夠自係符合pci<裝置之ssd 7 接收資料。 此外’在自HDD 8接收資料之情形下，如圖3中所圖解 說月控制器2側上之信號;通信部分23^__usb 3〇切換 信號至PHY匯流排切換器3β ΡΗγ匯流排切換器3在信號通 信部分35處接收該USB 3胸換信號且根據所接收之刪 I63701.doc •13- 201248451 3·〇切換信號輸出「低」至路徑切換部分3卜根據來自信 號通信部分35之「低’路徑切換部分伽換册匯流排切 換器3之内部佈線以使得控制器側連接部分31與刪3 〇裝

置側連接部分34經連接以建立USB 3·0介面22與HDD 8之 間的路徑。藉此，能夠自係符合USB 3〇之裝置之HDD 接收資料。 如上文所闡述’控制器2能夠根據_使用者之操作輸出 切換信號至Ρ Η Y匯流排切換器3以切換路徑切換部分3 2之 一路經。由於控制器2係連接至圖丨中之資訊處理設備側上 之CPU 5 ’因此CPU 5傾測何時使用者自一操作部分（未圖 解說明）指定一裝置，且控制控制器2。舉例而言，當使用 者指定HDD 8時，CPU 5指示控制器2輸出對應於hdd 8之 USB 3.0切換信號β 此時，當控制器2自SSD 7或HDD 8接收資料時，資料係 由PCI-e介面21及USB 3.〇介面22兩者接收，然而，以下係 受控制的.僅由對應於所接收之資料之串列通信介面執行 資料之處理，且不對應資料之一串列通信介面忽略該資 料。舉例而言，在其中自SSD 7接收pci_e之資料之情形 下，僅PCI-e介面21辨識資料並執行後續處理，且USB 3〇 介面22忽略該資料以使得將不執行後續處理。然而，當該 資料係來自HDD 8的USB 3·0之一信號時，僅USB 3.0介面 22辨識該資料並執行後續處理，且pci_e介面21忽略該資 料以使得將不執行後續處理。 如上文所闡述，已給出對介面裝置1及具備介面裝置1之 163701.doc • 14· 201248451 資》fL處理设備之實施例之說明，然而，有可能將介面裝置 1安裝於一佈線板上，且因此本發明可係提供為其上安裝 有"面裝置1之一佈線板之一形式。特定而言，有可能提 供其上安裝有構成介面裝置1之控制器2及PHY匯流排切換 器3之佈線板之一形式。 以此方式’根據本發明，PCI_e介面及USB 3 〇介面具有 彼此等效之阻抗及電特性之限制以便能夠在其之間共用板 佈線。藉此，有可能減小冗餘佈線，因此能夠減小—板面 積。此外，提供用以在PCI_e介面之路徑與USB 3〇介面之 路徑之間選擇性地切換之ΡΗγ匯流排切換器，以使得有可 能靈活地定址一設計改變或諸如此類。 如上文所闡述，根據本發明，在安裝諸如具有彼此不同 之標準之PCI-e及USB 3.0之兩個串列通信介面之情形下， 用於PCI-e之佈線與用於USB 3〇之佈線在其之間共用，且 —切換部分經提供以用於在PCI_e與USB 3 〇之間選擇性地 切換，以使得有可能靈活地定址一設計改變或諸如此類且 減小一板面積。 【圖式簡單說明】 圖1係展示根據本發明具備一介面裝置之一資訊處理嗖 備之一組態實例之一方塊圖； 圖2係展示其中在介面裝置中選擇一 pci_e介面之一狀熊 之一方塊圖；且 ~ 圖3係展不其中在介面裝置中選擇一 USB 3〇介面之— 態之一方塊圖。 16370l.doc -15· 201248451 【主要元件符號說明】 1 介面裝置 2 控制器 3 貫體層匯流排切換器 4 共用佈線 5 中央處理單元 6 記憶體 7 固態磁碟機 8 硬碟機 21 向速周邊組件互連介面 22 通用串列匯流排3.〇介面 23 信號通信部分 31 控制器側連接部分 32 路徑切換部分 33 南速周邊組件互連裝置4 34 通用串列匯流排3.〇裝置‘ 35 信號通信部分 16370J.doc

Claims (1)

1. 201248451 七、申請專利範圍： 1， 一種介面裝置，其包括·· 一第—串列通信介面； 八第-串列通信介面，其具有等效於該第一 串列通信 1之彼等特性阻抗及電特性之特性阻抗及一電特性·及 、控制器’其具備該第-串列通信介面及該第二串列 通信介面，其中 切換部分經提供以用於在該第一串列通信介面與該 第串歹nt k介面之間選擇性地切換，且用於連接該第 一串列通信介面與該切換部分之佈線及詩連接該第二 串列通信介面與該切換部分之佈線在其之間共用。 2·如請求項1之介面裝置，其中 該切換部分包含：一第一裝置側連接部分，其用於連 接對應於該第-串列通信介面之-第一裝置；一第二裝 錢連接部分，其用於連接對應於該第：串列通信介面 第裝置，及-控制器側連接部分，其用於經由該 共用佈線連接該第—串列通信介©與該第二串列通信介 .面；且在切換至該第一串列通信介面之情形下，該第一 裝置側連接部分與該控制器側連接部分連接，且在切換 至該第二串列通信介面之情形下，該第二裝置側連接部 分與s亥控制器側連接部分連接。 3.如請求項1之介面裝置，其令 該控制器包含一切換信號輸出部分以輸出用於在該第 -串列通信介面與該第二串列通信介面之間切換之—切 I63701.doc 201248451 換信號，且該切換部分基於自該切換信號輸出部分輸出 之該切換信號而在該第一串列通信介面與該第二串列通 信介面之間切換。 4.如請求項1之介面裝置，其中 。玄第串列通信介面係一高速pCI系統介面，且該第 二串列通信介面係— USB3·㈣統介面。 5· 一種其上安裝有士<七 β月求項1之介面裝置之佈線板。 163701.doc