TW201234533A - Methods of forming electrical components and memory cells - Google Patents

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Description

201234533 六、發明說明： 【發明所屬之技術領域】 本發明係關於形成電組件及記憶體單元之方法。 【先前技術】 半導體處理之持續目標為增大整合密度。此目標擴展至 包括記憶體、邏輯及感測器之眾多類型之電路的製造。積 體電路密度之大改良可藉由減小存在大量重複單元之佈局 (諸如，在整合式記憶體之情況下）令之個別結構的大小來 達成。整合式圮憶體之個別結構可藉由記憶體-儲存單元 來包含。實例記憶體·儲存單元為NAND單元胞、動態隨機 存取（DRAM)單元胞及交又點記憶體單元胞。 積體電路常常係藉由以下操作來製造：首先形成意幻 入至電路組件中之—或多個層，接著在層之上產生經. 化光罩，及最終將圖案自光罩轉印至層中以自層產生所名 結構。眾多問題可與形成電路組件之此習知方法相關聯。 舉例而言’將圖案自光罩轉印至各個層#將利用—或多^ ㈣，該-或多次姓刻意欲相對於層之經遮蔽部分選擇担 地移除層的未經遮蔽部分。然 ,^ ^ 二材枓可尤其難以截 勸要圖案，或可受化學暴露錢刻條件損害 料包括硫族化物、㈣礦、貴金屬，及目 積體電路中的許多其他材料。 /之用於 將需要開發用於在積體電路製造期間圖案化材 法，且將進一步需要適用於硫族化物 '鈣鈦碟、主金屬 其他材料之圖案化的此等新方法。 …金屬及 159543.doc 201234533 【發明内容】 在一些實施例中，本發明包括使用表面改質以形成兩個 或兩個以上不同表面組態之方法。接著將材料沈積於表面 之上，且不同表面組態在所沈積材料内誘發兩個或兩個以 上不同域。表面組態可在結構上不同於彼此，及/或可在 化學性質上不同於彼此β 在所沈積材料中所誘發之域中的一者可稱為第一域且 域中之另-者可稱為第二域。在一些實施例中，第一域可 適合於併入至電組件中，且第二域可適合於併入至減小鄰 近電組件之間的·擾之介入區中(例如，適合於在鄰近電 組件之間提供電隔離）’及/或可適合於相對於第—域 =除。適合於併入至電組件中之域可具有適合於用於 :斤要電組件中之任何組合物及組態。舉例而言，此域可含 1適合於併人至互連件或局域導財之傳導材料，可含有 適合於併入至選擇裝置中之二 3己隐體早7C中之可程式化材 鈣鈦礦等），等。 硫族化物、 適^於併入至電組件中之域在任何合適之特性上 於介入區的域。舉例 可不同 各項中之1多去Ρ 域可在以下 次夕者上不同於彼此··化學 (—Μ)、結晶量、結晶定向、晶粒定向等。在二、物相 令可利用以具有在沈積製程期間誘發至 U施例 以上域的實例材 4之兩個或兩個 為硫族化物、過渡金屬氧化物、鈣鈦 159543.doc
S 201234533 礦、删酸鹽、結晶聚合物、液晶、責金屬、含有貴金屬之 ㈣、分子單層等°請注意，所列出材料中之任-者在-些應用中可經摻雜。亦請注意，所列出材料中之—些在一 些實施例中可經沈積以具有含有晶相之至少一域。 可存在關於如下情形之大優點：在誘發所沈積材料之適 合於併入至減小鄰近電路裝置之間的串擾(例如，用於使 鄰近電路裝置彼此電隔離）之介入區中之一域時同時誘發 適合於併入至積體電路裝置中的另一域。舉例而言，此情 形可實現在沈積製程中同時形成並圖案化積體電路域及介 入域，且由此可避免習知製造序列的有問題之蝕刻及/或 拋光製程。 【實施方式】 參看圖1至圖52描述實例實施例；其中圖【至圖丨8展示第 一實施例，圖19至圖24展示第二實施例，圖25至圖34展示 第二實施例’圖35至圖43展示第四實施例，且圖44至圖52 展示第五實施例。 參看圖1至圖3，以俯視圖及一對橫截面側視圖來說明半 導體構造10。構造10包括支撐電絕緣材料14之基座12。複 數個導電結構18、20及22形成於絕緣材料14内。在所展示 實施例中’結構18、20及22中之每一者為包含導電材料16 之線。導電線18、20及22在圖1之俯視圖中與電絕緣區 19、21及23交替，且在一些實施例中，可認為構造1 〇包含 藉由介電區19、21及23彼此間隔之複數個導電線18、20及 22。所說明之構造具有上表面π。 159543.doc 201234533 導電線展不為主要沿平行於轴線15之第一方向延伸。傳 導線^不為 主要」沿此軸線延伸以指示，線可具有係波 狀之區’或線以其他方式並不準確地沿軸線15延伸，但線 之總體線眭方向係沿軸線j 5。所展示線18、2〇及22為可形 成於基座12之上夕^ α0 ,, . 之導電組件的一實例，且在其他實施例中 可利用其他導電組件。 基座12可包含單晶梦、本質上由單晶碎組成，或由單晶 石夕組成’且可稱導體基板或稱為半導體基板之—部 刀術半導體基板」、「半導體構造」及「半導體基 板」意謂包含半導體材料及半導體材料層（單獨抑或組合 地匕3其他材料）之任何構造，該半導體材料包括（但不限 於）諸如半導體晶圓之塊體半導體材料（單獨抑或組合地包 含其他材料）。術語「基板」指代包括（但於限於）上文所描 述之半導電基板的任何支撐結構。儘管將基座12展示為同 質的，但基座在一些實施例中可包含眾多結構及組件。舉 例而s，基座12可對應於含有與積體電路製造相關聯之一 或多個結構及組件的半導體基板。 電絕緣材料14可包含任何合適之組合物或組合物之組 合。在一些實施例，電絕緣材料14可（例如）包含以下各項 中之-或多者、本質上由以下各項中之—或多者組成或由 以下各項中之-或多者組成：二氧化矽、氮化矽、硼磷矽 玻璃（BPSG) '磷矽破璃（PSG)、氟矽玻璃（FSG)等。 導電材料16可包含任何合適之組合物或組合物之組合； 且在一些實例實施例中可包含以下各項中之一或多者：各 • 6 - 159543.doc
201234533 種金屬（例如，銅、鎢、鋁、鉑等）、含有金屬之組合物（例 如，金屬矽化物、金屬氮化物等），及經傳導摻雜之半導 體材料（例如，經傳導摻雜之矽、經傳導摻雜之鍺等 圖1至圖3之組態可藉由包括（例如）鑲嵌類型處理之任何 合適之處理形成。 參看圖4至圖6，跨越構造1〇之上表面17形成經圖案化之 遮蔽材料26。遮蔽材料26形成複數個線28、30、32及34 , 該等線主要沿正交於導電線18、20及22之方向的方向延 伸。特定言之，遮蔽材料線28、30、32及34展示為沿平行 於軸線25之方向延伸，而傳導線18、2〇及22展示為沿平行 於軸線15之方向延伸，且軸線15及25展示為彼此正交。在 各種實施例中，軸線15及25可相對於彼此處於包括（例 如）30 、60。、90。等之任何合適的角下。 遮蔽材料線28、30、32及34係藉由間隙29、31及33彼此 間隔《絕緣材料及傳導材料16之上表面暴露於此等間隙 内。 遮蔽材料26可包含任何合適之組合物或組合物之組合。 舉例而言，材料26可為經光微影圖案化之光阻。作為另一 實例，材料26可為二氧化矽，且線28、3〇、32及34可利用 間距倍增（PitCh-mUltiPlicati〇n)製程形成為次微影解析度。 儘管線28、30、32及34皆展示為包含彼此相同之組:物 (26)，但在一些實施例中，此等線中之一或多者可包含不 同於其他者之組合物。舉例而言，若間距修改製程用2形 成線28、3G、32及34’則線中之—些可包含不同於其他者 159543.doc 201234533 之組合物。 參看圖7至圖9 ’材料14及16在間隙29、似训之所暴 露上表面經受使此等表面之表面性質更改的條件。表面性 質更改概略地說明為延伸至材料14及16之土表面中的溝槽 35(僅標記該等溝槽中的一些）之形成。表面性質更改可包 括任何合適之更改，且在實例實施例中可藉由表面㈣ 化、表面紋理化、拓撲分級、化學改質等來實現。 用以形成所說明溝槽35之條件可為包括（例如）化學敍刻 及/或物㈣刻之制的任何合適的條件。在—些實施例 中表面性質更改之目的為相冑於藉由遮蔽材料2⑽保護 之傳導材料16的表面組態沿間隙29、Μ·内之傳導材料 16產生不同的表面組態。在此等實施例中，絕緣材料14之 暴露表面是否更改可為不相關的。若利用物理蝕刻，則蝕 刻相對於材料14之絕緣表面及材料16之傳導表面可為非選 擇性的J由此兩種類型之表面可更改。對比而言，化學 姓刻相對於材料14之絕緣表面可針對材料16之傳導表面為 選擇性的’且由此經更改之表面可僅為材料16之表面。 在:些實施例中’表面性質沿傳導材料16之暴露表面的 更改可包含在暴露表面上形成新的化學物質之反應且由 此除所說明之向下延伸之地形特徵之外或替代於所說明之 向下延伸的地形特徵，可能或彳能不形成向上延伸之地形 特徵在一些實例實施例+，傳導材料16包含鉑，且可經 由在周圍壓力下利用經始催化之氨氧化來提供始表面之化 干U及/或重建構。在此等實施例中，表面更改之程度 159543.doc 201234533 可係關於鉑暴露至反應物之相對持續時間、反應物之濃度 等。 & 所說明之溝槽形成（亦即，表面之粗糙化）為使暴露於間 隙29、31及33内之材料16之表面紋理化的一方法。在其他 實施例中可利用使此等表面紋理化之其他方法，其中另— 貫例方法為下文參看圖25至圖34所描述之溝渠形成。出於 解譯本發明及以下申請專利範圍之目的，若形成於此表面 中之最深拓撲凹陷的深度小於或等於丨0 A，則認為表面係 粗糙的；且若形成至此表面中之最深拓撲凹陷的深度大於 10 A ’則§忍為溝渠已形成於表面中。 參看圖10至圖12，移除遮蔽材料26(圖7至圖9) ^若材料 26包含光阻，則此移除可包含灰化及/或化學剝離。 在移除材料26之後’傳導線18、2〇及22中之每一者具有 包含兩個交替組態38及40的暴露之上表面（相對於傳導線 2 0展示於圖11中）。表面組態3 8為對應於在圖7至圖9之粗 糙化程序期間藉由遮蔽材料26所保護之表面的相對平滑之 組態，且表面組態40為對應於藉由圖7至圖9之粗糙化所引 起之組態的相對粗糙之組態。表面組態38及4〇可分別稱為 第一表面組態及第二表面組態。 參看圖13至圖15，材料42形成於構造1〇之材料14及16之 上。該材料展示為包含兩個不同之域44及46，其中域44係 藉由具有第一表面組態38的傳導材料18、2〇及22之區誘 發，且其中域46係藉由具有第二表面組態4〇的傳導材料 18 20及22之區誘發，且亦藉由電絕緣區19、21及23之表 159543.doc 201234533 面誘發。儘管材料42展千i A jh Ai,- '、為具有在其中誘發之兩個域，但 在/、他貫施例中，贫好祖-Γ Θ ^無乂 ° /4可具有在其中誘發之兩個以上 域。舉例而言，藉由雷链这r Μ,,φ^ 、·邑緣區之表面所誘發的域可不同於 傳導材料之經粗糙化表面所誘發的域。 域44展示為具有柱形特徵，而域46展示為具有隨機化特 °在—些實施财，材料42可為單晶材料，且域44内之 所=明之柱形特徵可對應於單晶材料内的晶格結構。在其 他貫施例中，材料42可為多晶材料，且域44内之所說明之 柱形特徵可為晶界有序之微晶（亦即，晶粒卜域料之柱形 特徵說明可形成於域44内之許多結晶圖案中的一者。域料 可併入至電組件中（如下文參看圖16至圖18所論述），且域 可匕3適合於用於此等電組件中的任何特徵。在一些實 施例中，可能需要特徵為柱形特徵（如所示）在於，此等特 徵可有利地對應於自特徵之下之第一傳導電極延伸至特徵 上方之第二傳導電極的複數個均一傳導路徑。在域44適合 於併入至電組件中之一些實施例中，域46可適合於用於鄰 近電組件之間的介入區中（其中介入區適合於減輕或防止 鄰近電組件之間的串擾；且在一些實施例中適合於在鄰近 電組件之間提供電隔離）。 所展示實施例之優點為，歸因於藉由在沈積材料42期間 所利用之表面組態誘發域44及46，對應於域46之介入區簡 單地與對應於域44之電路結構的形成及圖案化同時形成並 圖案化。因此，可避免先前技術製程之蝕刻及/或其他沈 積後之圖案化程序。 159543.doc
201234533 儘管在所展示之實例實施例中將域44說明為具有結晶圖 案（特定言之，柱形特徵），但在其他實施例中，域44可能 並非結晶的。然而，域44可以呈現適合於併入至電路元件 中之域44及適合於併入至鄰近電組件之間的介入區中之域 46的方式而不同於域46(例如，域46可能適合於鄰近電路 元件之電隔離及/或以其他方式適合於減小鄰近電組件之 間的串擾）。域44與46之間的差異可包括（例如）物相、化學 計量等中之一或多者的差異。 在所展不實施例中，邊界47出現於域44與域46界面連接 處。此等邊界可對應於充當對域44與46之間的電遷移之障 i的接縫若材料42為單晶的，則邊界47可對應於域44之 晶格定向與域46之晶格定向之間的晶格失配區。若材料42 為多晶的，則邊界47可對應於晶界有序化受到破壞之區。 此等貫例僅為邊界可藉以形成於域44與46之間的幕多機制 中的幾個。其他機制可包括域44及46之界面處的增大之晶 格缺陷濃度、沿此等界面之非晶化等。 材料42可包含任何合適之組合物或組合物之组合，且在 一些實施例中可包含以下各射之—或Η :各種硫族化 物、過渡金屬氧化物、辑鈦礦、石朋酸鹽、結晶聚合物 '液 晶、分子單層、貴金屬、含有貴重元素之組合物，及沈積 於結晶晶格令的單分子。在一些實施例中，材料42可包含 適合於併入至電阻性記憶體裝置（諸如，相變記憶體裝置） 中之材料，且可稱為記憶體單元材料。在-些實施例中， 材料42可包含含有錯之硫族化物，諸如Ge2Sb2Te5。在其他 159543.doc 201234533 實施例中’材料42可包含鈣鈦礦，諸如包含pr、Ca、Μη 及〇之材料。 材料42可藉由習知方法沈積於材料14及16之上，且不同 之表面組態38及4〇在此沈積期間可各自在材料42内誘發不 同類型的域。在一些實施例中，材料42可利用以下各項中 之或多者來沈積：物理氣相沈積、化學氣相沈積、原子 層沈積、脈衝雷射沈積、原子氣相沈積、分子束磊晶法、 熱蒸錄、電子束蒸鑛、昇華等。 參看圖16至圖18，跨越結晶材料42之上表面形成導電結 構50、52、54及56。所展示結構5〇、52、54及56為導電線 50、52、54及56。此等線在所說明實施例中主要沿軸線25 之方向延伸’且由此相對於傳導線丨8、2〇及22主要正交地 延伸。導電線50、52、54及56可稱為第二系列線（或者稱 為第二系列傳導結構），而線18、20及22稱為第一系列線 (或者稱為第一系列傳導結構）。導電線5〇、52、54及56展 不為包含材料5 8。此材料可為任何合適之導電材料。材料 58在一些實施例中可與線18、2〇及22之材料“相同且在 其他實施例中可不同於材料16。 在一些實施例中，第一系列線（亦即，線丨8、2〇及22)形 成記憶體單元之下部電極，而第二系列線（亦即，線5〇、 52、54及56)形成記憶體單元的上部電極。材料42之域44 在所展示實施例中係直接在第一系列導電線與第二系列導 電線之間（在未展示之一些實施例中，額外材料可能提供 於域44與第二系列導電線之間）。域44在圖16之俯視圖中 159543.doc
S -12· 201234533 以虛線展示，以指示此等域係在導電線5〇、52、“及兄之 下。 域44併入至電組件6〇(在圖17及圖18中被標記）中。在一 二實靶例中，此等組件可為可變電阻記憶體單元（諸如， 相變記憶體單元）、導電互連件、二極體等。在—些實施 例中’除域44以外之其他材料可在線重疊之位置處:頂部 傳導線（例如，線54)與底部傳導線（例如，線2〇)之間且 可與域44—起併入至電組件中，或除併有域44之組件之外 亦可形成其他電組件。 在所展示實施例中，域44之柱形結構實質上正交於（亦 即，實質上垂直於）底部傳導線18、2〇及22之頂部表面且 正交於頂部傳導線50、Μ、M及56之底部表面延伸，且由 此可在此等頂部表面與底部表面之間形成導電管道。在其 他實施例中，域44之結晶結構可具有另一定向。在又其他 實施例中’域44可能不具有結晶結構。 材料42之域46沿邊界47與域44電去耦，且由此域乜可提 供介入區，該等介入區在鄰近電組件（例如，在一些實施 例中6己憶體單元6〇)之間減小串擾及/或提供電隔離。 圖1至圖18之處理利用單一遮蔽步驟（特定言之，展示於 圖4至圖6中之遮蔽）將材料42有利地圖案化至適合於併入 至電組件中之域44中，且將材料42圖案化至域46的介入區 中；且不需要材料42之後續蝕刻或拋光。 圖1至圖18之實施例展示域46的在鄰近電組件之間剩餘 之介入區《在其他實施例中，可能需要移除此等介入區並 I59543.doc -13- 201234533 藉由介電材料替換介入區。參看圖19至圖24描述移除域46 之介入區的實例實施例。 參看圖19至圖21 ’構造i〇a展示為處於在圖13至圖15之 處理階段之後的處理階段。特定言之，已相對於域44選擇 性地移除材料42之域46(圖13至圖15)。此情形在第一域之 區之間留下間隙62。導電材料16之具有第二表面組態4〇的 部分暴露於間隙62内’且電絕緣材料！ 4亦暴露於此等間隙 内。 域46(圖13至圖15)可利用任何合適之處理相對於域44經 選擇性移除》在一些實施例中’域46相較於域44將具有更 無序之結構。舉例而言，若域44及46為結晶的，則域46相 較於域44可具有更無序之晶格結構；或若域44及牝為多晶 的，則域46相較於域44可具有更無序之紋理或晶界定向。 域46之相對無序之結構可使此等域相較於域44更易受化學 姓刻影響在於’相較於有序結構，化學蝕刻可更易於消耗 無序結構或與無序結構反應。因此，域46可藉由習知化學 姓刻劑相對於域44經選擇性移除。 參看圖22至圖24，電絕緣材料64提供於間隙62内，且隨 後導電線50、52、54及56(類似於上文參看圖16至圖18所 論述之線）跨越絕緣材料64及域44而形成。域44由此併入 至類似於上文參看圖16至圖18所論述之電組件的電組件6〇 中。圊22至圖24之實施例與圖16至圖18之實施例之間的差 異為’圖22至圖24之電組件60係藉由包含電絕緣材料料之 介入區彼此間隔，而圖16至圖18之電組件60係藉由對應於 159543.doc
201234533 材料42之第二域46的介入區彼此間隔。 圖22至圖24之電絕緣材料64可包含任何合適之組合物或 組合物之組合，且在一些實施例中可包含以下各項中之一 或多者、本質上由以下各項中之一或多者組成或由以下各 項中之一或多者組成：二氧化矽、氮化矽、BPSG、PSG及 FSG。在所展示實施例中’經平坦化之表面跨越電絕緣材 料64及域44之上表面延伸。在沈積絕緣材料64之後，可藉 由化學-機械拋光（CMP)形成此經平坦化之表面。 如上文參看圖7至圖9所論述，傳導材料16之各種區之紋 理化可藉由參看圖7至圖9所描述的粗縫化來實現，或可包 含溝渠之形成。圖25至圖34說明形成溝渠之實例實施例。 參看圖25至圖27 ’構造l〇b展示為處於在圖4至圖6之處 理階段之後的處理階段。該構造包括經圖案化之遮蔽材料 26的線28、30、32及34，其中此等線係藉由間隙29、3 1及 33彼此間隔。 在此等間隙内蝕刻材料14及16以形成溝渠68、70及 72(展示於圖26中）。 圖26展示實例傳導線（特定言之，線2〇)具有初始上表面 17 ’且溝渠具有相對於表面17以角Θ延伸的側壁69(針對溝 渠68所展示）。在一些實施例中，角Θ可係在自約90。至約 175°之範圍内。 用以形成溝渠29、31及33之蝕刻相對於材料14及16可為 非選擇性的使得溝渠延伸至材料14及16兩者中，或可相對 於材料14針對材料16為選擇性的使得溝渠主要係在材料16 159543.doc •15· 201234533 内。姓刻可涉及物理製程及化學製程中之一者或兩者；其 中貫例蝕刻製程包括濺鍍、反應性離子蝕刻及濕式化學蝕 刻。在一些實例實施例中，傳導材料16可包含鉑，且蝕刻 可利用氬離子I虫刻。 參看圖28至圖30 ’移除遮蔽材料26(圖25至圖27)。在移 除材料26之後，傳導線18、2〇及22中之每一者具有包含兩 個交替組態38及40的暴露之上表面（相對於傳導線2〇展示 於圖29中）。表面組態3 8對應於初始表面丨7之平坦組態， 且表面組態40對應於溝渠29、31及33之成角度側壁》 參看圖31至圖33 ’材料42形成於材料14及16之上。材料 展示為包含兩個不同之域44及46,其中域44係藉由具有第 一表面組態38的傳導材料18、20及22之區誘發；且其中域 46係藉由具有第二表面組態4〇的傳導材料〖8、2〇及22之區 誘發’且亦藉由電絕緣區19、21及23之表面誘發。 域44展示為具有柱形特徵，而域46展示為具有隨機化特 徵。在所展示實施例中，材料42為多晶的，且個別微晶 (亦即，晶粒）展示於域44及46内。在其他實施例中，材料 42可為單晶材料’且域44内之所說明之柱形特徵可對應於 單晶材料内的晶格結構。在材料42為單晶的實施例中，歸 因於域46相較於域44具有較高之晶格缺陷濃度，域46相較 於域44可能具有相對高的無序狀態。 在所展示實施例中，域44與域46之間的邊界47對應於晶 界有序化受到破壞之區。 參看圖3 4 ’構造1 〇b展示為處於類似於圖丨7之處理階段 159543.doc 201234533 的處理階段。特定言之，跨越材料a之域44及46形成導電 線50、52、54及56。域44由此併入至類似於上文參看圖17 所論述之電組件的電組件6〇中，且域46引入實質上限制鄰 近域44之間的橫向輸送之空間材料異質性。在一些實施例 中，藉由區46所提供之異質性使鄰近電組件彼此電隔離。 在替代性處理中，在形成傳導線50、52、54及56之前，可 相對於域44選擇性地移除域46(例如，藉由類似於上文參 看圖19至圖21所描述之處理的處理）。 圖1至圖34之實施例利用傳導材料16之一些表面區之物 理改資以產生用以在所沈積材料中誘發不同域之形成的不 同表面組態。在其他實施例中，傳導材料之表面區的化學 改質可用以產生不同表面組態’肖等不同表面組態將最終 誘發待形成於所沈積材料中的兩個或兩個以上域。圖35至 圖43說明用於利用化學改f以產生傳導材料16之不同表面 組態的實例方法。 參看圖35至圖37，構造l〇c說明為處於在圖4至圖6之處 理階段之後的處理階段。該構造包括經圖案化之遮蔽材料 26的線28 3G、32及34，其中此等線係藉由間隙29、31及 33彼此間隔。導電材料16之暴露於間隙29、31屈内之區 丰又暴路至化予地改質此等區段以藉此形成經改質之區的 條件m条件可包括（例如）捧雜劑至暴露區段中之植 入表面吸附，及/或暴露區段與一或多種物質之化學反 應（例如右傳導材料！6包含金屬，則化學反應可形成金 屬矽化物、金屬氮化物 '金屬碳化物等中的一或多者）。 I59543.doc 17 201234533 在一些實施例中’經改質之區可係僅沿傳導材料16之一 表面（例如，若經改質之區係藉由沿材料16之上表面的表 面反應形成）’而在其他實施例中，經改質之區可延伸至 傳導材料16中（例如，若經改質之區係藉由將摻雜劑植入 至材料16中形成，及/或若經改質之區係藉由穿透至材料 16中的化學反應形成若經改質之區延伸至材料16中， 則經改質之區在其為合適地傳導的實施例中可完全延伸通 過該材料，或可僅部分地延伸至該材料中。 參看圖38至圖40 ’移除遮蔽材料26(圖35至圖3 7)。在移 除材料26之後，傳導線18、20及22中之每一者具有包含兩 個交替組態3 8及4 0的暴露之上表面（相對於傳導線2 〇展示 於圖39中）。表面組態38對應於材料16之上表面之未經化 學改質的區段，且表面組態4〇對應於材料丨6之上表面的係 在經化學改質之區74内的區段。 參看圖41至圖43，材料42形成於材料14及16之上。材料 展示為包含兩個不同之域44及46，其中域44係藉由具有第 一表面組態3 8的傳導材料18、20及22之區誘發（圖39);且 其中域46係藉由具有第二表面組態4〇的傳導材料1 8、2〇及 22之區誘發（圖39) ’且亦藉由電絕緣區19、21及23之表面 誘發。在後續處理（未圖示）十，類似於上文參看圖16至圖 1 8所描述之處理的處理可進行以在材料4;2之上形成一系列 傳導線，及/或域46可藉由類似於上文參看圖19至圖24所 描述之處理的處理而選擇性移除。 儘管所展示貫施例具有分別藉由傳導材料丨6之非化學改 159543.doc 201234533 質之表面及經化學改質之表面所誘發的域44及46，但在其 他實施例中，相反情形可發生，使得域46及44係分別藉由 非化學改質之表面及經化學改質之表面誘發。 在些貫施例’可結合圖7至圖9之粗糖化或圖25至圖27 之溝渠形成中的任一者來使用類似於圖35至圖43之化學處 理的化學處理。 在一些實施例中，跨越傳導材料16形成多個表面組態可 包3跨越傳導材料之區形成塗層◎此塗層形成可能或可能 不伴隨有材料16之化學改質。圖44至圖52說明用於將塗層 併入至跨越傳導材料16形成多個表面組態中的實例實施 例。 參看圖44至圖46，構造l〇d展示為處於在圖4至圖6之處 理階段之後的處理階段《該構造包括經圖案化之遮蔽材料 26的線28、30、32及34，其中此等線係藉由間隙”、似 33彼此間隔。塗層8〇形成於間隙29、31及33内。塗層可 包含任何合適之組合物或組合物之組合，且在一些實施例 中將包含諸如二氧化矽及/或氮化矽之電絕緣材料，本質 上由該電絕緣材料組成，或由該電絕緣材料組成。儘管塗 層80展不為跨越材料14及16兩者非選擇性地形成，但在一 些實施例中，材料80可僅在材料16之上選擇性地形成。該 塗層可旎或可能不跨越遮蔽材料％延伸。 參看圖47至圖49 ’移除遮蔽材料26(圖44至圖46)。在移 除材料26之後’傳導線18、2〇及22中之每一者具有兩個交 替表面組態38及40(相對於傳導線2〇展示於圖“中卜表面 159543.doc -19- 201234533 組態38對應於材料16之未藉由塗層8〇覆蓋之區段，且表面 組態40對應於材料16之藉由塗層8〇覆蓋的區段。 參看圖50至圖52，材料42形成於材料14及μ之上。材料 展示為包含兩個不同之域44及46，其中域44係藉由第一表 面組態38誘發（圖48);且其中域46係藉由第二表面組態4〇 誘發（圖48) ’且亦藉由電絕緣區19、21及23之表面誘發。 在後續處理（未圖示）中，類似於上文參看圖16至圖18所描 述之處理的處理可進行以在材料U之上形成一系列傳導 線，及/或域46可藉由類似於上文參看圖19至圖24所描述 之處理的處理而選擇性移除。 儘管所展示實施例具有分別藉由未經塗佈之表面及經塗 佈之表面所誘發的域44及46，但在其他實施例中，相反情 形可發生，使知·域46及44係分別藉由未經塗佈之表面及經 塗佈之表面誘發。 上文所响述之各種製程可用以形成適合於併入至積體電 路中之電組件（諸如，記憶體裝置、互連件、二極體等）。 此等積體電路可用於電子系統中。電子系統可為廣泛範圍 之系統中的任一纟，諸如時鐘、電視、行動電話、個人電 腦、汽車、工業控制系統、飛行器等。 各種實施例在圖式中之特定定向係僅出於說明性目的， 且實施例在一些應用中可相對於所展示之定向進行旋轉。 本文中及以下申請專利範圍中所提供之描述係關於具有各 種特徵之間的所描述關係之任何結構，而無關於結構係處 於圖式之特定定向抑或相對於此定向旋轉。 159543.doc 201234533 隨附說明之橫截面圖僅展示在橫截面平面内之特徵，且 並不展不在橫截面平面後方的材料以便使圖式簡化。 當在上文中將結構稱為「在另一結構上」或「抵靠另一 結構」時，該結構可直接在另一結構上或介入結構亦可存 在。對比而言，當將結構稱為「直接在另一結構上」或 「直接抵靠另—結構」肖，不存在介人結構。當將結構稱 為「連接」或「_」i另-結構時，該結構可直接連接 或耦接至另一結構，或介入結構可存在。對比而言，當將 結構稱為「直接連接」#「直接浦」至另_結構時，不 存在介入結構。 【圖式簡單說明】 圖1至圖3展示半導體片段之一部分在實例實施例方法之 权序階段的俯視圖及橫截面側視圖。圖2係沿圖1及圖3 之線2-2 ’且圖3係沿圖1及圖2之線3-3。 圖4至圖6展示圖！至圖3之半導體片段之部分在圖】至圖3 之程序階段之後的程序階段之俯視圖及橫截面側視圖。圖 5係沿圖4及圖6之線5-5，且圖6係沿圖4及圖5之線6-0。 圖7至圖9展示圖1至圖3之半導體片段之部分在圖4至圖6 之程序階段之後的程序階段之俯視圖及橫截面側視圖。圖 8係沿圖7及圖9之線8-8，且圖9係沿圖7及圖8之線9-9。 圖10至圖12展示圖1至圖3之半導體片段之部分在圖7至 圖9之程序階段之後的程序階段之俯視圖及橫截面側視 圖。圖11係沿圖10及圖12之線ll-ii，且圖12係沿圖1〇及 圖11之線12-12。 159543.doc •21 · 201234533 圖13至圖15展示圖1至圖3之半導體片段之部分在圖1〇至 圖12之程序階段之後的程序階段之俯視圖及橫截面側視 圖。圖14係沿圖13及圖15之線14-14，且圖1 5係沿圖13及 圖14之線15-15。 圖16至圖18展示圖1至圖3之半導體片段之部分在圖13至 圖1 5之程序階段之後的程序階段之俯視圖及橫截面側視 圊。圖17係沿圖16及圖18之線17-17，且圖18係沿圖16及 圖17之線18-18。 圖19至圖21展示半導體片段之一部分在另一實例實施例 方法之一程序階段的俯視圖及橫截面侧視圖。圖19至圖21 之程序階段可跟隨圖13至圖15之程序階段。圖20係沿圖19 及圖21之線20-20，且圖21係沿圖19及圖20之線21-21。 圖22至圖24展示圖19至圖21之半導體片段之部分在圖19 至圖2 1之程序階段之後的程序階段之俯視圖及橫截面側視 圖。圖23係沿圖22及圖24之線23-23，且圖24係沿圖22及 圖23之線24-24。 圖25至圖27展示半導體片段之一部分在另一實例實施例 方法之一程序階段的俯視圖及橫截面側視圖。圖25至圖27 之程序階段可跟隨圖4至圖6之程序階段。圖26係沿圖25及 圖27之線26-26，且圖27係沿圖25及圖26之線27-27。 圖28至圖30展示圖25至圖27之半導體片段之部分在圖25 至圖27之程序階段之後的程序階段之俯視圖及橫截面側視 圖。圖29係沿圖28及圖30之線29-29，且圖30係沿圖28及 圖29之線30-30。 159543.doc -22-
201234533 圖31至圖33展示圖25至圖27之半導體片段之部分在圖28 至圖3 0之程序階段之後的程序階段之俯視圖及橫截面侧視 圖。圖32係沿圖3 1及圖33之線32-32，且圖33係沿圖31及 圖32之線33-33。 圖34為圖25至圖27之半導體片段之部分在圖31至圖33之 程序階段之後的程序階段之視圖；且係沿圖26之橫截面的 視圖。 圖35至圖37展示半導體片段之一部分在另一實例實施例 方法之一程序階段的俯視圖及橫截面側視圖。圖3 5至圖3 7 之程序階段可跟隨圖4至圖6之程序階段。圖36係沿圖35及 圖37之線36-36，且圖37係沿圖35及圖36之線37-37。 圖38至圖40展示圖35至圖37之半導體片段之部分在圖35 至圖37之程序階段之後的程序階段之俯視圖及橫截面側視 圖。圖39係沿圖38及圖40之線39-39，且圖40係沿圖38及 圖39之線40-40 » 圖41至圖43展示圖35至圖37之半導體片段之部分在圖38 至圖40之程序階段之後的程序階段之俯視圖及橫截面側視 圖。圖42係沿圖41及圖43之線42-42，且圖43係沿圖41及 圖42之線43-43。 圖44至圖46展示半導體片段之一部分在另一實例實施例 方法之一程序階段的俯視圖及橫截面側視圖。圖44至圖46 之程序階段可跟隨圖4至圖6之程序階段。圖45係沿圖44及 圖46之線45-45，且圖46係沿圖44及圖45之線46-46。 圖47至圖49展示圖44至圖46之半導體片段之部分在圖44 J59543.doc •23- 201234533 至圖46之程序階段之後的程序階段之俯視圖及橫截面側視 圖。圖48係沿圖47及圖49之線48-48，且圖49係沿圖47及 圖48之線49-49。 圖50至圖52展示圖44至圖46之半導體片段之部分在圖47 至圖49之程序階段之後的程序階段之俯視圖及橫截面側視 圖。圖51係沿圖50及圖52之線51_5i，且圖52係沿圖5〇及 圖51之線52-52。 【主要元件符號說明】 10 半導體構造 10a 構造 10b 構造 10c 構造 10d 構造 12 基座/基板 14 電絕緣材料 15 軸線 16 導電材料/傳導材料 17 上表面 18 導電結構/傳導材料/導電線/傳導線 19 介電區/電絕緣區 20 導電結構/傳導材料/導電線/傳導線 21 介電區/電絕緣區 22 導電結構/傳導材料/導電線/傳導線 23 介電區/電絕緣區 159543.doc
• 24 · 軸線 經圖案化之遮蔽材料 線/遮蔽材料線 間隙/溝渠 線/遮蔽材料線 間隙/溝渠 線/遮蔽材料線 間隙/溝渠 線/遮蔽材料線 溝槽 第一表面組態 第二表面組態 材料 域 域 邊界 導電線/導電結構 導電線/導電結構 導電線/導電結構 導電線/導電結構 材料 電組件/記憶體單元 間隙 電絕緣材料 -25- 201234533 68 溝渠 69 側壁 70 溝渠 72 溝渠 74 經改質之區 80 塗層/材料 159543.doc •26-

Claims (1)

  1. 201234533 七、申請專利範圍： !· 一種形成電組件及該等電組件之間的介人區 方法包含： 或 在第-結構之上形成兩個或兩個以上暴露之表面組 態，該等表面組態中之一者為一笛 有马第一組態且該等表面組 九、中之另一者為一第二組態； 、跨越該等表面組態形成材料；該材料包含兩個或兩個 以上域；該等域中之一第_去在 者係藉由該第一表面組態誘 =;，且該等域中之—第二者係藉由㈣二表面組態誘 2該材料之上形成第二結構；該等第—域併入至在該 —結構與該等第二結構之間的重疊區處之電 中；及 移除④等第二域並藉由介電材料替換該等第二域以提 介電材料作為鄰近電組件之間的介入區，抑或直接 1用邊等第二域作為鄰近電組件之間的介入區。 2·如请求項1之方法，其中 各、治 丹甲这寻第一結構及該等第二結構 為導電結構。 如：求項1之方法’其中該材料為結晶材料。 蛙姑求項1之方法，其中該等第二域經移除並由介電質 替換。 5. 如請求項1之方法，i 、 專第—域用作介入區。 6. 如請求項丨之方法，豆 、 八〒該荨電組件包括記憶體單元、 電互連件及二極體中的一或多者。 159543.doc 201234533 7. 8. 9· 10. 11. 月求項1之方法’其中该材料為記憶體單元材料，且 其中該等電組件為可變電阻記憶體單元。 如請求項7之方法’其中該椅料為含有錯之硫族化物。 如凊求項7之方法’其中該材料為一鈣鈦礦。 如請求項9之方法’其中該材料包含pr、Ca Mr^〇。 一種形成複數個記憶體單元之方法，其包含： 在第-傳導結構之上形成-半導體基板以具有兩個或 兩個以上暴露之表面組態；該等表面組態中之一者為一 第-組態且該等表面組態中之另—者為一第二組態;’ 跨越該等表面組態形成材料；該材料包含兩個或兩個 以上域：料域中之H係藉由該第m態誘 發，且該等域十之-第二者係藉由該第二表面組態誘 發；及 在該材料之上形成第二傳導結構；該材料之該等第一 域併入至記憶體單元中，且該等第二域為鄰近記憶體單 元之間的介入區。 12·如請求㈣之方法’其中僅該等記憶體單㈣直接在該 等第一傳導結構與該等第二傳導結構之間。 13. 如請求項i i之方法，其中·· 該等第一傳導結構具有上表面； 該等第二傳導結構具有下表面；且 。亥等第域為相對於該等上表面及該等下表面實質上 正交地延伸之柱。 14. 如請求項n之方法，其中該材料包含以下各項中之一或 159543.doc 201234533 多者二硫族化物、触礦、過渡金屬氧化物、蝴酸鹽、 含有貴金屬之組合物、有機聚合物及分子晶體。 15.如請求項此方法’其中該等第一域與該等第二域之間 =差異係在該等第一域及該等第二域之—晶格結構 16.如請求仙之方法，其中該等第—域與該等第二域之間 的一差異係在該等第-域及料第二域之個別微晶的— 配置内。 士 "用求項11之；§·法’其十該第一表面组態及該第二表面 組態相對於彼此在化學組成上不同。 18.如凊求項"之方法，纟中該第一表面組態及該第二表面 組態相對於彼此具有不同之紋理化。 19. 如月长項II之方法，其中該第一表面組態及該第二表面 組態相對於彼此具有不同之紋理化，且在化學組成上彼 此相同。 20. 如請求項1 i之方法，其中該第一表面組態及該第二表面 組態相對於彼此具有不同之紋理化，且相對於彼此具有 不同之化學組成。 21. —種形成複數個記憶體單元之方法，其包含： 升乂成半導體基板以具有藉由介電區彼此間隔之一第 系列導電線；該第一系列之該等導電線主要沿一第一 方向延伸；該基板具有—包含該等導電線之表面的上表 面； &個別導電線之該等表面形成交替之第一表面組態及 159543.doc 201234533 第二表面組態； 導體基板形成記憶體單元材料;該記憶體軍 ，二個或兩個以上域；該等域—之一第一者係 =第-表面組態誘發，且該等域中之一第二者係藉 由δ亥第一表面組態誘發； 在該記憶體單元材料之上形成—第二系列導電線；該 記憶體單元㈣之料第—域係㈣㈣料元材料之 直接在該第—系列之導電線與該第二系列之該等導電線 之間的區中’且該記憶體單元材料之該等第二域係在該 記憶體單元材料之並非直接在該第_系列之導電線與該 第二系列之該等導電線之間的區中。 22.如請求項21之方法’其中該記憶體單元材料為直接在該 第-系列之該等導電線與該第二系列之該等導電線之間 的唯一材料。 23·如請求項21之方法’其中該沿該等個別傳導線之表面形 成該等交替表面組態包含使該等導電線之區粗糙化。 24.如請求項21之方法，其中該沿該等個別傳導線之表面形 成該等交替表面組態包含形成延伸至該等導電線中之拓 撲凹陷。 25.如請求項21之方法，其中該沿該等個別傳導線之表面形 成該等交替表面組態包含化學地改質該等導電線之區 段。 26.如請求項21之方法，其中該沿該等個別傳導線之表面形 成該等交替表面組態包含跨越該等導電線之區段形成一 159543.doc 201234533 塗層。 27. 如請求項21之方法，其中該記憶體單元材料之該等第二 域在形成該第二系列導電線之後保留。 28. 如請求項21之方法，其中該記憶體單元材料之該等第二 域在形成該第二系列導電線之前移除。 29. 如請求項21之方法，其中該第一表面組態及該第二表面 組態相對於彼此具有不同之紋理化，且在化學組成上彼 此相同。 30. 如請求項21之方法，其中該第一表面組態及該第二表面 組態相對於彼此具有不同之紋理化，且在化學組成上不 同於彼此。 3 1.如請求項21之方法，其中： 該半導體基板之該上表面亦包含該等介電區之表 面；且 其中該沿該等個別導電線之該等表面形成該等交替表 面組態亦沿該等介電區之該等表面形成交替表面組態。 32. 如請求項31之方法，其中該沿該等個別導電線之該等表 面且沿該等介電區之該等表面形成該等交替表面組態包 含使該等導電線之該等區段及該等介電區紋理化。 33. 如請求項31之方法，其中該沿該等個別導電線之該等表 面且/σ 5亥等介電區之該等表面形成該等交替表面組態包 含在該等導電線之區段及該等介電區之上形成一塗層。 159543.doc
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