TW201233055A - Differential amplifier - Google Patents

Description

201233055 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種差動接收器，特別是關於一種用於 半導體記憶體元件的差動接收器。 【先前技術】 輸入接收器在半導體元件中已經廣泛地用於接收來自 半導體元件外部的輸入信號。隨著近年來半導體元件增快 的工作速度，有必要增加輸入接收器的感測速度。在記憶 體元件的相關領域中，隨著資料傳送速度的增快，雙倍數 據率（Double Data Rate, DDR)半導體記憶體元件現正發展 中。DDR半導體記憶體元件利用時脈信號的昇緣和降緣以 處理#说’藉以增加半導體元件的工作速度。 圖1例示使用在一 DDR半導體記憶體元件的一輸入接 收器10的電路示意圖。參照圖i，該輸入接收器丨〇包含一前 級放大器12、一感測放大器14、和一閂鎖電路丨6。前級放 大器12根據一參考電壓VREF放大來自記憶體元件外部的 輸入L號IN。該則級放大器12典型地包含一 pm〇s電晶體 差動對以接收輸入信號。感測放大器14響應於一時脈信號 CLK(未繪出）的一昇緣以產生放大的輸出信號〇UT3和反相 的輸出信號OUT4。閂鎖電路16閂鎖該感測放大器14的輸出 信號OUT3和反相輸出信號0UT4，以產生輸出信號〇1；丁和 反相輸出信號OUTB至DDR半導體記憶體元件中的其他電 路。 現今DDR半導體記憶體元件可分為三種種類：ddr 1、 201233055 DDR2和DDR3，其個別具有400MHz、800MHz和 l.6GHz的 最大工作頻率。當記憶體元件的工作頻率隨著不同世代而 增加時，習知技術中的輸入接收器無法即時地反應，因此 會產生波形失真。此外’隨著不同的參考電壓vref之電壓 位準，習知技術中的輸入接收器之輸入共模範圍（input ⑶mmcm-mode range)是有限的且前級放大器的輸出共模範 圍（output Common_m〇de range)會改變，其將影響隨後的放 大級的效果。 據此，有必要提供具有增加的輸入共模範圍之改良輸 入接收器’以符合高迷應用的要求。 【發明内容】 本發明的一目的為提供一種用於半導體記憶體元件的 差動接收器，在本發明一實施例中，該差動接收器包含一 第-放大電路和-第二放大電路。該第—放大電路包含一 第-PMOS電晶體差動對、—第一電流源和一第一負載電阻 區。該第一mos電晶體差動對建構以接收第一和第二輸入 仏號n電流源連接於—供應電壓源和該第— 電晶體差動對之間。該第一自截*= 成弟員載電阻區具有連接於一乒同 端和該第-觸S電晶體差動對之間的—輸出端和一反相 輸出端。該第二放大電路包含—第二Ν刪電晶體差動對、 —第二電流源和-第二負載電阻區。該第二觀⑽電晶體差 動對建構以接收該第-和第二輸入信號。該第二電流源連 201233055 和該第二應⑽電晶體差動對之間。該第二負載 區V、有連接於該供應電壓源和該第二NMOS電晶體差 動對之間的該輸出端和該反相輸出端。 上文已相s廣泛地概述本發明之技術特徵及優點，俾 文之本發明詳細描述得以獲得較佳瞭解。構成本發明 之申哨專利乾圍標的之其它技術特徵及優點將描述於下文 三本發明所屬技術領域中具有通常知識者應瞭解，可相當 容易地利用下文揭示之概念與特定實施例可作為修改或設 計其它結構或製程而實現與本發明相同之目的。本發明所 屬技術7員域中具有通常知識者亦應瞭解，這類等效建構無 法脫離後附之巾請專利範圍所界定之本發明的精神和範圍 【貫施方式】 圖2例不本發明一實施例之差動接收器2〇的方塊示意 圖。該差動接收器20在差動正端和負端接收差動輸入信號 以產生差動輸出信號。該差動接收器2〇可能包含一後繼的 放大級以進一步放大差動輸出信號。參照圖2，該差動接收 器20包含一第一放大電路24和以並聯方式連接的一第二放 大電路26。 圖3例示本發明一實施例之該第一放大電路24和第二. 放大電路26的電路示意圖。參照圖3，該第一放大電路24 包含一PMOS電晶體P1和P2差動對242、一電流源244和一負 201233055 載電阻區246。該些PMOS電晶體P1和P2的源極彼此連接以 組成該差動對242，且該PMOS電晶體P1和P2的的閘極係建 構以個別地接收一第一輸入信號VREF和一第二輸入信號 IN。 該電流源244連接於一供應電壓源vdD和該差動對242 之間。在本發明一實施例中，該電流源244由pM0S電晶體 P3所組成，其源極連接至該供應電壓源，且汲極連接 至該PM0S電晶體P1和P2差動對242的源極。該負載電阻區 246具有一輸出端out和一輸出端〇υτΒ，輸出端〇UTB的信 號之電壓極性互補於輸出端0UT的信號。在本發明一實施 例中，該負載電阻區246由兩電阻元件，例如電阻R1和R2 所組成。參照圖3，該負載電阻區246連接於一接地端和電 晶體對242的PM0S電晶體P1和P2的汲極之間。 該第一放大電路24和該第二放大電路26以並聯方式電 性連接。參照圖3，該第二放大電路26包含一NM〇s電晶體 N1和N2差動對262、一電流源264和一負載電阻區266。該 NMOS電晶體N1和N2的源極彼此連接以組成該差動對262 ，且該NM0S電晶體N1和N2的的閘極係建構以個別地接收 該第一輸入信號VREF和該第二輸入信號IN。 該電流源264連接於該接地端和該差動對262之間。在 本發明一實施例中，該電流源264άΝΜ〇8電晶體N3所組成 ，其源極連接至該接地端而其汲極連接至該NM〇s電晶體 N1和N2差動對262的源極。該負载電阻區266具有一輸出端 -7- 201233055 OUT和一輸出端OUTB，輸出端OTJTB的信號之電壓極性互 補於輸出端OUT的信號。在本發明一實施例中，該負載電 阻區266由兩電阻元件，例如電阻尺3和R4所組成。參照圖3 ’該負載電阻區266連接於該供應電壓源VDD和電晶體對 262的NM0S電晶體N1和N2的汲極之間。 該差動接收器20相應於該參考電壓VREF而放大該輸 入信號IN。來自於輸出端0UT和反相輸出端〇υτΒ的該差動 接收器2 0之輸出電壓可由隨後的放大級（未繪出）再次放大 。該差動接收器20的輸出電壓為一組電壓，其振幅以共模 電壓VCM為中心而變化。換言之，該差動接收器2〇的輸出 電壓之平均值在共模電壓VCM處會重合。為了最佳化隨後 的放大級之效果，該差動接收器2〇的輸出電壓最佳會限制 於一特定範圍内。因此，一調整電路可設計以調整該共模 電壓VCM。 復參圖2’ s亥差動接收器2〇進一步包含建構以提供一偏 壓電壓VBP至該第一放大電路24的一第一調整電路22，和 建構以提供一偏壓電壓VBN至該第二放大電路26的一第二 調整電路28。來自於輸出端ουτ和反相輸出端〇UTB的該差 動接收器20的輸出電壓之共模電壓VCM可藉由該第一調整 電路22和該第二調整電路28進行調整。 參照圖2,該第一調整電路22接收一可調整電壓並 藉由控制該可調整電壓Vadj的值以產生該偏壓電壓vBp。該 第二調整電路28接收該可調整電麼Vadj並藉由控制該可調 201233055 整電壓Vadj的值以產生該偏壓電壓VBN。在本發明一實施 例中’該第一調整電路22包含PMOS電晶體P4和P5、一負載 元件222和一放大器ορι，如圖3所示。PM〇S電晶體P4具有 連接至該供應電壓源VDD的一源極和建構以接收該偏壓電 壓VBP的一閘極。該負載元件222在本實施例中是以一電阻 R5所實現’電阻R5具有連接至PM〇s電晶體？5的汲極之一 第一端和連接至該接地端的一第二端。放大器〇?1具有建構 以接收該可調整電壓Vadj的負輸入端、連接至該負載元件 222的該第一端之正輸入端和連接至pM〇s電晶體p4的閘極 之一輸出端。 在本發明一實施例中，該第二調整電路28包含NMOS 電晶體N4和N5、一負載元件282和一放大器OP2，如圖3所 示該負載元件2 8 2在本實施例中是以一電阻R6所實現，電 阻R6具有連接至該供應電壓源vdD的一第一端。nm〇S電 晶體N4具有連接至該負載元件282的一第二端之汲極和建 構以接收該參考電壓VREF的一閘極。NMOS電晶體N5具有 連接至該NMOS電晶體N4的源極之一汲極、建構以接收該 偏壓電壓VBN的一閘極和連接至該接地端的一源極。放大 器OP2具有建構以接收該可調整電壓Vadj的正輸入端、連接 至該負載元件282的該第二端之負輸入端和連接iNM〇s， 晶體N5的閘極之一輸出端。 該第一和第二調整電路22和28作用為一負迴授電路。 換言之，該放大器OP14〇P2的正輸入端和負輸入端之電壓 201233055 由於負迴授機制實質上會相同。舉例而言，如果該放大器 OP1的正輸入端之電壓上升而超過該可調整電壓Vadj的值 ，該放大器OP1輸出電壓VBP會下降。因此，該PMOS電晶 體P4的偏壓電流會減少，使得負載元件222上的壓差變低。 由於該負載元件222連接至該放大器OP1的正輸入端，該放 大器OP1的正輸入端之電壓會跟著降低，以補償該放大器 OP1的正輸入端處原本增加的電壓值。 來自於輸出端OUT和反相輸出端OUTB的該差動接收 器20的輸出電壓之共模電壓VCM可根據本發明的不同實施 例而調整。在本發明一實施例中，該共模電壓VCM可藉由 控制該可調整電壓Vadj的值而調整。由於該可調整電壓Vadj 控制流過PMOS電晶體P4的電流值，且電流源244的值正比 於流過PMOS電晶體P4的電流值，因此改變該可調整電壓 Vadj的值可調整該共模電壓VCM的值。此外，改變該PMOS 電晶體P4的尺寸和電流源244的比例亦可調整該共模電壓 VCM的值。 類似地，該可調整電壓Vadj控制流過NMOS電晶體N5 的電流值，且電流源264的值正比於流過NMOS電晶體N5的 電流值。因此，改變該可調整電壓Vadj的值可調整該共模 電壓VCM的值。此外，改變該NMOS電晶體N5的尺寸和電 流源264的比例亦可調整該共模電壓VCM的值。 在本發明其他實施例中，由於該共模電壓VCM的值為 電阻Rl、R2、R3和R4其中一者的阻值和流過電阻Rl、R2 ;b -10- 201233055 、R3和R4其中一者的電流之乘積，該共模電壓VCM可藉由 選擇電阻Rl、R2、R3和R4的阻值而進行調整。在本發明一 實施例中，電流源244由PMOS電晶體P3所取代，且該PMOS 電晶體P3的閘極長度（gate length)相同於該PMOS電晶體P4 的閘極長度，而閘極寬度（gate width)為PMOS電晶體P4的閘 極寬度的兩倍。因此，流過PMOS電晶體P3的電流值為流過 PMOS電晶體P4的電流值的兩倍。由於流過PMOS電晶體P3 的電流會平均流過電阻R1和R2。如果電阻IU、R2和R5的阻 值相同，該共模電壓VCM的值與該可調整電壓Vadj的值將 會實質上相同。 類似地，電流源264在一較佳實施例中可由NMOS電晶 體N3所取代，且該NMOS電晶體N3的閘極長度相同於與 NMOS電晶體N5的閘極長度，而閘極寬度為NMOS電晶體 N5的閘極寬度的兩倍。因此，流過NMOS電晶體N3的電流 值為流過NMOS電晶體N5的電流值的兩倍。由於流過NMOS 電晶體N3的電流會平均流過電阻R3和R4。如果電阻R3、R4 和R6的阻值相同，該共模電壓VCM的值與該可調整電壓 Vadj的值將會實質上相同。 圖4例示具有一 NMOS電晶體差動對的習知差動接收器 的輸出端信號之模擬結果。該模擬結果是藉由逐步增加負 輸入端的輸入電壓IN的值（從0.2V到1.3 V)，且正輸入端個別 設定為 0.6V、0.65V、0.7V、0.75V、0.8V、0.85V和 0.9V而 完成。參照圖4，具有NMOS電晶體差動對的該習知差動接 201233055 收器的輸出端電壓相較於共模電壓為非對稱。 另一方面，圖5例示根據本發明—實施例設計之差動接 收器20在相同模擬條件下的輸出端信號之模擬結果。參照 圖5，在掃描過程中該輸出端的波形具有對稱的變化。因此 ,根據本發明之實施例一隨後的放大級之效果可以被改善 〇 本發明之技術内容及技術特點已揭示如上，然而熟悉 本項技術之人士仍可能基於本發明之教示及揭示而作種種 不背離本發明精神之替換及修飾。因此，本發明之保護範 圍應不限於實施例所揭示者，而應包括各種不背離本發明 之替換及修飾，並為以下之申請專利範圍所涵蓋。 【圖式簡單說明】 藉由參照前述說明及下列圖式，本發明之技術特徵及 優點得以獲得完全瞭解。 圖1例示使用在一 DDR半導體記憶體元件的一輸入接 收器的電路示意圖； 圖2例示本發明一實施例之差動接收器的方塊示意圖； 圖3例示本發明一實施例之該第一放大電路和第二放 大電路的電路示意圖； 圖4例不具有一 NM〇s電晶體差動對的習知差動接收器 的輸出端信號之模擬結果；以及 圖5例示根據本發明一實施例設計之差動接收器在相 同模擬條件下的輸出端信號之模擬結果。 -12- 201233055 【主要元件符號說明】 10 輸入接收器 12 前級放大器 14 感測放大器 16 閂鎖電路 20 差動接收器 22 第一調整電路 222 負載元件 24 第一放大電路 242 PMOS電晶體i 244 電流源 246 負載電阻區 26 第二放大電路 262 NMOS電晶體, 264 電流源 266 負載電阻區 28 第二調整電路 282 負載元件 P1 〜P5 PMOS電晶體 N1 〜N5 NMOS電晶體 R1 〜R6 電阻 OP1-OP2 放大器 -13-

Claims (1)

1. 201233055 七、申請專利範圍： 1. 一種差動接收器，包含： 一第一放大電路，包含： 一第一 Ρ Μ 0 S電晶體差動對，其建構以接收第一和 第二輸入信號； 一第一電流源，連接於一供應電壓源和該第一 PMOS電晶體差動對之間；以及 一第一負載電阻區，具有連接於一共同端和該第 一 PMOS電晶體差動對之間的一輸出端和—反相輸 出端；以及 一第二放大電路，包含： 一苐一 NMOS電晶體差動對，其建構以接收該第一 和第二輸入信號； 一第一電流源’連接於共同端和該第二νμ〇S電晶 體差動對之間；以及 一第一負載電阻區’具有連接於該供應電壓源和 s玄第一 ΝΜΟS電晶體差動對之間的該輸出端和該反 相輸出端。 2. 根據申請專利範圍第1項所述之差動接收器，更包含一第 一調整電路和一第二調整電路，其中該第一調整電路係建 構以提供一第一偏壓電壓至該第一放大電路，而該第二調 整電路係建構以提供一第二偏壓電壓至該第二放大電路。 3 ·根據申請專利範圍第2項所述之差動接收器，其中該第一 調整電路和該第二調整電路接收一可調整電壓，且該輸出 14 201233055 山該反相輸出端的電壓係藉由控制該可調整電壓的值 而進行調整。 據申5月專利範圍第2項所述之差動接收器，其中該第一 調整電路包含·· 第一 PMOS電晶體，具有連接至該供應電壓源的一源 極和建構以接收該第一偏壓電壓的一閘極； 、第一 pM〇S電晶體，具有連接至該第一 pM〇s電晶體 的汲極之一源極和建構以接收該第一輸入電壓的一閘 極； —負載几件，具有連接至該第二PMOS電晶體的一汲極 之一第一端和連接至該共同端的一第二端；以及 —放大益，具有建構以接收該可調整電壓的一正輸入 端、連接至該負載it件的該第_端之—負輸人端和連接 至該第一PMOS電晶體的該閘極之一輸出端。 根據申請專利範圍第2項所述之差動接收器，纟中該第二 調整電路包含： 負載元件，具有連接至該供應電壓源的一第一端； 一第一NMOS電晶體，具有連接至該負載元件的一第二 端之一汲極和建構以接收該第一輸入電壓的一閘極； 一第二NMOS電晶體，具有連接至該第—NM〇s電晶體 的一源極之一汲極、建構以接收該第二偏壓電壓的一閘 極和連接至該共同端的一源極；以及 一放大器，具有建構以接收該可調整電壓的一正輸入 端、連接至該負載7C件的該第二端之_負輸人端和連接 201233055 至該第一 NMOS電晶體的該閘極之一輸出端。 6. 根據申請專利範圍第4項所述之差動接收器，其中該第一 負載元件區包含連接於該共同端和該第一pM〇s電晶體 差動對之間的兩負載元件，且該輸出端和該反相輸出端的 電壓係藉由選擇該兩負載元件和該第—調整電路的該負 載元件的值以進行調整。 7. 根據申請專利範圍第5項所述之差動接收器，其中該第二 負載元件區包含連接於該供應電壓源和該第二1^^〇§電 晶體差動對之間的兩負載元件，且該輸出端和該反相輸出 端的電壓係藉由選擇該兩負冑$件和該第二調整電路的 該負載元件的值以進行調整。 8. 根據申請專利範圍第4項所述之差動接收器，其中該第— 電流源包含-第三PM〇s電晶體，該第三pM〇s電晶體具 有連接至該供應電壓源的一源極、連接至該第一偏壓電壓 的一閘極和連接至該第一 PM〇s電晶體差動對的—汲 極’且該輸出端和該反相輸出端的電壓係藉由選擇該第三 PMOS電晶體和該第—調整電路的該第_ p順電晶體的 尺寸以進行調整。 9. 根據巾請專利範圍第8項所述之差動接收器，其中該第— 負載元件區包含連接於該共同端和該第一 PMOS電晶體 差動對之間的兩負載元件，該第三⑽仍電晶體的間極長 又才同於該第PMOS電晶體的閘極長度，該第三pm〇s 電曰a體的閘極寬度為該第一 PM0S電晶體的閘極寬度的 兩倍且該兩負載元件的值和該第—調整電路的該負載元 16 201233055 件的值相同。 ι〇·根據申請專利範圍第5項所述之差動接收器，其中該笫二 電流源包含一第三NMOS電晶體，該第三!^厘〇8電晶體具 有連接至該共同端的一源極、連接至該第二偏壓電壓的一 甲1極和連接至δ玄第一 NMOS電晶體差動對的一；；及極，且該 輸出端和該反相輸出端的電壓係藉由選擇該第三NM〇s 電晶體和該第二調整電路的該第二NM〇s電晶體的尺寸 以進行調整。 根據申請專利範圍第1〇項所述之差動接收器，其中該第二 負載元件區包含連接於該供應電源端和該第二1^%〇3電 晶體差動對之間的兩負載元件，該第三NM〇s電晶體的閘 極長度相同於該第二NMOS電晶體的閘極長度，該第三 NMOS電晶體的閘極寬度為該第二NM〇s電晶體的閘極寬 度的兩倍，且該兩負載元件的值和該第二調整電路的該負 載元件的值相同。 17