TW201203340A - Fabricating voids using slurry protect coat before chemical-mechanical polishing - Google Patents

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Description

201203340 六、發明說明： 【發明所屬之技術領域】 本發明技術係關於半導體製造技術。 【先前技術】 半導體結構常製造有諸如線、接點、介層孔或穿孔（zia) 之空洞。穿孔指代蝕刻穿過3D裝置之多個層級之介層孔。 舉例而言，單體3D記憶體裝置可包括互連記憶體單元之多 個層級。單體3D記憶體裝置之實例可見於2〇〇5年5月12日 公開之題為「Nonvolatile memory cell comprising a reduced height vertical diode」之美國 2005/0098800 及 2005 年 10 月 4 曰頒佈之題為「High-density three-dimensi〇nal memory cell」之美國專利6,952,〇3〇中，該兩個專利以引用 之方式併入本文中。在此等裝置中，記憶體單元可形成為 多晶矽層t之二極體，而使該等記憶體單元互連之導電軌 可藉由蝕刻氧化物層及沈積導電材料來形成。 然而’在形成此等記憶體裝置之層與其他3D積體電路之 間的互連以及在2D及3D裝置中形成其他空洞時遭遇了各 種挑戰。舉例而言’當在執行化學機械平坦化（CMp)時研 製顆粒被截留於空洞中時，空洞之蝕刻可存在問題。 【發明内容】 提供一種用於製造半導體裝置之方法，其中改良了諸如 線、接點、穿孔或介層孔之空洞的形成。為了防止在化學 機械平坦化製程期間研漿顆粒落入且餘留於空洞中，在空 洞中提供保護塗層以截留研漿顆粒且限制該等研梁顆粒可 154932.doc 201203340 進入空洞之範圍。在保護塗層上方提供金屬層。隨後，藉 由清洗移除保護塗層及所截留研漿顆粒，留下實質上不含 研漿顆粒之空洞。此情形（諸如.)在空洞用作對準標記時為 有益的。保護塗層可為諸如旋塗式碳或丨線或g線光阻之有 機層、諸如非晶形碳之可灰化材料或諸如SiN之可溶性及 選擇性材料。 【實施方式】 圖ϊ描繪包括經圖案化之光阻（卩幻層U6的分層結構 100。分層結構100包括基板102，諸如，矽基板。基板可 為此項技術中已知之任何半導體基板，諸如，單晶矽、諸 如矽鍺、矽鍺碳之IV_IV化合物、ΙΠ_ν化合物、π νιι化合 物、此等基板上之磊晶層，或任何其他半導體材料。基板 可包括製造於其中之積體電路。 氧化物層104形成於基板上。在一些情況下，如本文所 使用，對一個層形成於另一個層上或其類似者之提及可指 不一個層與另一個層接觸，且該一個層之底表面與該另一 個層之頂表面接觸。實例氧化物層為具有10-100 nm之實 例厚度的零層級（zer。level)氧化物4層可為虛設層或用 、產生第層對準標記。具有15〇⑽之實例厚度的概塾層 (諸如’ SiN或金屬層1〇6)形成於氧化物層ι〇4上。襯塾層 可提供用於介層孔之著落（landing)概塾，其中該概塾為電 路中之導電連接點。 在N或金屬層1〇6上提供收縮後具有柳⑽之實例 厚度的介電層，諸如，第一密化正矽酸四乙醋丽層 154932.doc 201203340 108。在3D單體記憶體裝置中，記憶體單元之一或多個層 級可形成於TEOS層108中，例如，如下文所進一步論述 的。亦可使用其他類型之絕緣材料，諸如，Si〇2或其他氧 化物、咼介電薄膜、Si-C-Ο-Η薄膜，或任何其他合適的絕 緣材料。亦可使用Si〇2家族中之聚矽氮烷（psz)。請注 意，當形成空洞時，包括絕緣層之分層結構可能已具有製 造於其中之其他組件，諸如，記憶體單元、字線及位元 線。 可在沈積TEOS薄膜層108之後進行低溫水蒸氣產生 (WVG)氧化（藉由氫燃燒進行氧化卜可在25〇。(：下執行氧化 歷時30分鐘，隨後在55代下執行氧化歷時5分鐘。將_ 層11〇沈積於TEOS層108上。舉例而言，可使用5〇〇。〇下之 原子層沈積（ALD)以提供5 nm之厚度。可在SiN層ιι〇上提 供第二TEOS層114。厚度可與第—TE〇s層1〇8相同或類 似》類似地，在3D單體記憶體裝置中，（例如）可在第二 TEOS層114中形成記憶體單元之—或多個層級。可接著執 行額外WVG氧化。最後，可在第二te_U4上提供光阻 層m。纟圖案化後展示光阻。在一種可能方法中，藉由 將光阻層U6選擇性地曝露於旧光（諸如，193 nm(深紫外 線）光）且制顯料丨移除光阻之所曝㈣分來將光罩之圖 案轉印至該光阻層。 請注意’諸圖未必按比例°此外，在展示截面圖之情況 下應暸解在一維中，結構亦在深度方向上延伸，以便提 供平面區域。 154932.doc 201203340 圖2描繪圖1之在使用經圖案化之光阻層ι16進行钱刻以 形成經圖案化之半導體結構200之後的分層結構，該經圖 案化之半導體結構200包括至少一空洞21 〇。該蝕刻可向下 延伸至SiN層106，以使得形成具有數個空洞（諸如，空洞 206、210 及 214)及結構（諸如，結構 204、208、212 及 216) 之圖案。空/同通㊉隨著厚度減小而逐漸縮減。敍刻可包括 S-MAP塗佈、PEP、RIE、灰化及以丨.5 nm為目標之濕式 BHF洗務。S-MAP指代分層光阻製程中之堆疊遮罩製程。 PEP指代多晶矽終點階段製程（end p〇int “邛pr〇cess)。 RIE指代反應性離子蝕刻，其使用化學反應性電漿以移除 沈積於晶圓上之材料。電漿係由電磁場在低壓（真空）下產 生。來自電漿之高能離子攻擊晶圓表面且與其發生反應。 灰化使用電漿源以產生單原子反應性物質，單原子反應性 物貝與光阻組合以形成灰（其藉由真空泵來移除）。濕式 BHF(緩衝氟化氫）洗滌在移除氧化物時有效。 圖3描繪圖2之在移除光阻層之後的經圖案化之半導體結 構。所得經圖案化之半導體結構3〇〇包括具有數個空洞（諸 如，空洞206、210及214)及結構（諸如，結構3〇4、3〇8、 312及316)之圖案。空洞21〇包括側壁32〇及322以及底表面 324 〇 圖4描繪圖3之在沈積諸如金屬之額外層之後的經圖案化 之半導體結構。在經圖案化之半導體結構4〇0中，額外層 116可為諸如鎢（w)或銅（Cu)之金屬。額外層ιι6包括處於 TEOS層114之面向頂部之表面（諸如，表面、412 154932.doc 201203340 及414)上的部分402及416。額外層之部分408及410塗佈空 洞210之側壁’而額外層之部分4〇9亦可塗佈空洞210之底 表面。視情況’可在額外層116之前沈積襯裡（未圖示舉 例而言’具有5 nm之實例厚度的TiN襯裡可用作隨後沈積 之導電材料（例如’額外層116)的膠合層。 圖5描繪圖4之在沈積保護塗層之後的經圖案化之半導體 結構。在經圖案化之半導體結構5〇〇中，保護塗層或材料 118之部分502及508分別塗覆至額外層116之面向頂部之表 面504及510，且保護塗層118之部分5〇6塗覆於空洞210 中。可實質上用保護塗層填充空洞。保護塗層可具有類似 於液體之黏度，此情形允許保護塗層流至空洞21〇中且填 滿空洞210。保護塗層118用以在執行化學機械平坦化 (CMP)製程以平坦化額外層116時截留研漿顆粒使其免於積 聚在空洞210中。 CMP將研磨性及腐蝕性化學研漿或膠體與拋光墊及固定 環（retaining ring)—起使用。舉例而言，可使用基於Al2〇3 或Si〇2之研磨性研漿顆粒。研漿顆粒可具有基於圖案大小 指定之晶粒大小及黏著力。襯墊及晶圓藉由動態拋光頭壓 在一起且在該動態拋光頭旋轉時被固持於適當位置。此過 程自晶圓之頂表面移除材料且傾向於整平任何不規則構 形，從而使晶圓準備好用於額外電路元件之形成。然而， 研漿顆粒可積聚於空洞中。 研漿顆粒在空洞中之積聚（諸如）在空洞用作對準標記時 可存在問題》通常，層中之數個此類空洞可用作對準標 154932.doc 201203340 記。舉例而言，對準標記可用以對準後續光罩或用以檢查 半導體結構500中之圖案之對準。在此情況下，研激顆粒 可使對準製程變得更困難或不可能，此係因為不能清晰地 偵測到空洞。結果，可發生半導體結構中之後續層之對準 偏差。研漿顆粒被截留於空洞中之問題發生於使用特定圖 案及空洞寬度時（諸如，在配件圖案中）。舉例而言，對準 標記可為500x2000 nrn。在另一實例中，掃描電子顯微鏡 (SEM)條或對準標記可具有約〇.8_2 μιη之寬度及約3〇 0爪之 長度。此·#標§己為具有可對研漿積聚更加敏感之特定大小 範圍之空洞（506) »空洞之俯視圖可為（例如）橢圓形、圓形 或狹長的。作為實例，在空洞之頂部具有約1〇〇x2〇〇 nm至 約200x400 nm之俯視圖面積的空洞對研漿積聚較不敏感。 典型空洞深度為800-1600 nm。舉例而言，800 nm之深度 可與約100x200 nm之俯視圖面積相關聯，且16〇〇 nm之深 度可與約200x400 nm2截面積相關聯。空洞之深度可為至 少約800 nm。 在對準期間，藉由掃描微影使用對準標記。掃描器檢查 標記且將其位置用作回饋。重疊盒（〇verlay b〇x)用以量測 在該等層之對準中該等層彼此如何不同。介層孔圖案可使 用重疊盒量測處於下方且鄰近之層。通常，一個層具有至 少對準標記及兩個重疊盒集合。 最小化研II積聚之—種可能方式係為額外層116之塗佈 f洞210之側壁的部分4〇8及41〇提供較大厚度。舉例而 。額外層116之部分408及410可厚得以使得其填充大部 154932.doc 201203340 分空洞210'然而’若額外層116(諸如，w)之厚度過大， 貝:丨歸因於應力差’此情況可在…與TE〇s層之間造成剝 洛。另一可能方法（微影調整）可導致塵埃及對準誤差。對 準標記設計之調整亦可取決於製造製程而存在問題。亦可 使用不同清洗液體及研㈣料。然而，此等方法亦存在問 題且可導致凹陷。k製程（例如，對準標記微影及触刻製程） 之修改一般為昂貴的，此係因為需要附加之微影或蝕刻。 相比之下，使用保護塗層可成功地截留研漿顆粒，以使得 該等顆粒不會落至空洞之底部，且在CMp之後隨後移除保 護塗層時可容易地被移除。該技術為成功的，而不管額外 層116之厚度為何。 可使用各種類型之保護塗層。舉例而言，保護塗層可為 有機層或碳基層《實例包括旋塗式碳及光阻（諸如，i線或g 線光阻）’對於1線或g線光阻而言，顯影光波長為水銀燈之 i線或g線。i線或g線光阻為有機的。可使用液體形式之旋 塗式碳’且旋塗式碳可包括i線或g線光阻^液體可填充寬 空洞且可加以平坦化。此等實例相對廉價。用於i線或§線 光阻塗層之實例厚度為1 pm。在旋塗式碳製程中，旋塗澆 鑄具有高碳含量之有機聚合物以形成碳硬式遮罩薄膜。當 保護塗層為光阻時，預CMP烘焙可用以更好地固化光阻。 舉例而言，可使用80-140°C之溫度及40-90秒之時間。光阻 之預烘焙及/或烘焙允許光阻流入至空洞中。 在另一方法中，保護塗層可為諸如非晶形碳之可灰化材 料，諸如，可晴自 Applied Materials Inc·, Santa Clara， 154932.doc 10- 201203340
Cauf〇rnia之產品「Advanced patteming Fiim (ApF)⑧」。可 灰化材料具有有機材料之許多性質。在另一方法中保蠖 塗層可為可溶性及選擇性材料，諸如，_可由 H3P〇4移除，¥〇4不移除TE〇L當移除有機層時可使 用02電漿或〇3處理。SiN不需要〇2電漿或〇3處理來加以移 除。因此，SiN可用於無氧製程中。 圖6描繪圖5之在執行化學機械拋光之後的經圖案化之半 導體結構’其中研毁顆粒藉由空洞中之保護塗層截留。如 所提及，CMP使用研漿，其中研漿之顆粒或部分可在清洗 之後被留在空洞中。、經案化之何體結構_包括為填 充有額外層116之空洞的區，諸如區6〇4及612。另外， TEOS層114之面向頂部之表面（諸如，表面6〇2、6〇6、61〇 及614)得以顯露。面向頂部之表面6〇2 ' 6〇6、6ι〇及HA本 質上分別與圖4之面向頂部之表面4〇4、4〇6、412及414相 同。可藉由CMP磨去額外層116之面向頂部之表面及TE〇s 層114之面向頂部之表面的部分。通常，額外層（諸如，w) 將具有比TEOS高之拋光速率，以使得TE〇s區6〇2、6〇6、 610及614在CMP之後高於w區。 研漿之部分（諸如，研漿顆粒608)被截留於保護塗層118 之部分506中（通常靠近部分5〇6之頂部區）。保護塗層1丨8之 部分50ό因此限制研椠顆粒可進入至空洞2丨〇之範圍。若保 護塗層11 8之部分506不存在’則研漿顆粒可積聚於空洞 210中’落至空洞之底部。請注意’在一種方法中，保護 塗層118之部分506可實質上填充空洞21〇 ^或者，保護塗 I54932.doc 11 201203340 層118可僅填充空洞210之小部分，同時仍有效截留研漿顆 粒且使得能夠隨後移除研漿顆粒。 CMP移除保護塗層11 8之在空洞210/保護塗層部分5〇6之 區域外側及橫向側分別處於額外層116之面向頂部之表面 504及5 10上的部分502及508。CMP亦移除額外層U6之具 有面向頂部之表面402及416且處於層114之面向頂部之表 面上的部分。結果’ CMP本質上使層114顯露。 圖7描繪圖6之在移除空洞中之所截留研漿顆粒及保護塗 層之後的經圖案化之半導體結構。在經圖案化之半導體結 構700中’在使用灰化/濕式清洗製程清除掉所截留研漿顆 粒608及保護塗層之部分506之後獲得對應於圖2之空洞21〇 之空/同710。有利的是，不需要微影或钱刻以移除所截留 研漿顆粒608及保護塗層之部分506。 圖8描繪圖7之在用金屬填充空洞且添加頂部金屬層之後 的經圖案化之半導體結構。在經圖案化之半導體結構8〇〇 中，在空洞710中提供導電填充劑810。舉例而言，可使用 提供良好覆蓋之化學氣相沈積（CVD)來沈積W。導電填充 劑810形成（例如）穿過3D單體記憶體裝置之不同層級的連 續導電路徑以在該裝置中提供垂直導電互連。 提供導電材料804作為新的頂部層，包括在填充於空洞 中之填充劑810(諸如’金屬）的面向頂部之表面8〇2上提供 導電材料804。舉例而言，材料8〇4可為藉由濺鍍提供之 W ’以便在記憶體裝置中提供低電阻控制線（例如，字線或 位元線）^材料804之實例厚度為i〇〇_150 nm。可在材料 154932.doc -12- 201203340 804上提供具有5 nm之實例厚度的丁丨層8〇6。 圖9描繪用於製造半導體裝置之程序。步驟9〇〇包括在基 板上提供一或多個絕緣層。此等層可為（例如）3〇單體記憶 ‘ 體裝置中形成有記憶體單元之層。然而，諸如單層記憶體 裝置以及任何通用半導體裝置之其他應用係可能的。步驟 9〇2提供光阻層（例如，圖作為新的頂部層。步驟 9〇4根據待在該一或多個絕緣層中形成之所要圖案來圖案 化該光阻層。步驟906蝕刻該一或多個絕緣層，從而形成 一或多個介層孔（例如，圊2之210)。步驟9〇8移除該光阻層 之剩餘部分。步驟910提供額外層（例如，圖4之116)作為新 的頂部層且在介層孔中提供該額外層。步驟912提供保護 層（例如，圖5之118)作為新的頂部層且在介層孔中提供該 保護層。步驟914使用研漿執行化學機械拋光以移除保護 塗層及額外層之頂部層，其中研漿顆粒被截留於介層孔中 之保護層中。步驟916包括自介層孔移除保護層及所截留 研漿顆粒兩者。步驟918包括提供填充介層孔之金屬（例 如，圖8之810)。步驟920包括提供金屬（例如，圖4之8〇4) 作為新的頂部層。 圖10描繪圖9之步驟900之實例實施的其他細節。可根據 . 所要應用在基板上提供一或多個絕緣層。實例實施在3£)單 體記憶體裝置中提供形成有記憶體單元之多個層。步驟 woo在基板上提供氧化物層（例如，圖丨之⑺句。步驟1〇〇2 提供SiN或金屬層（例如，圖。步驟1〇〇4提供第一 TEOS層（例如，圖i之1〇8) ^此層可包括記憶體單元（例 154932.doc 201203340 如’電阻性隨機存取記憶體單元（ReRAM))之兩個層級。 步驟1006執行WVG氧化處理。步驟1〇〇8藉由使用ALD提供 SiN層（例如，圖i之11〇)。步驟1〇1〇提供第二TE〇s層（例 如，圖1之114)。如前所述，此層可包括記憶體單元（例 如，電阻性隨機存取記憶體單元（ReRAM))之兩個層級。 步驟1012執行WVG氧化處理。 圖11描繪展示溝槽及介層孔互連之多層級3D積體電路結 構。單體三維記憶體陣列或裝置為在單一基板（諸如，晶 圓）上方形成多個記憶體層級且無介入基板之記憶體陣列 或裝置。形成記憶體層級之多個層直接在一或多個現存層 級之層上沈積或生長《相比之下，已藉由在單獨基板上形 成兄憶體層級且將該等記憶體層級在彼此上面黏附來建構 堆疊記憶體，如在Leedy之題為「Three dimensional structure memory」之美國專利第5915，167號中，該案以 引用之方式併入本文中。基板可在結合之前經薄化或自該 等記憶體層級移除，但由於該等記憶體層級最初形成於單 獨基板上，因此此等s己憶體並非真正的單體三維記憶體陣 列。在基板上方形成之單體三維記憶體陣列至少包含在高 於基板之第一咼度處形成的第一記憶體層級及在不同於該 第一高度之第二高度處形成之第二記憶體層級◦在此多層 級陣列中，可在基板上方形成三個、四個、八個或實際上 任何數目個記憶體層級。 在此等3-D應用中，介層孔（亦稱為穿孔）同時接觸3]：)裝 置之多個層級。參看（例如）V.Dunton等人的「Zias:Vertical 154932.doc -14- 201203340 醫es in 3_D memory devices」(MatHx 以…議心⑹， 2005 VMIC Conference，2005 年1〇月 4_6日），該文件以引 用之方式併入本文中。介層孔可經由蝕刻器單遍蝕刻穿過 該裝置之多個層級，且可具有（例如）8〇〇_16〇〇 nm之深度。 實例多層級裝置包括三個層級：L〇、L1及L2 ^實例介 層孔1120在其底部連接至著落襯墊層11〇〇中之各別金屬襯 墊1105。在介層孔112〇之頂部之溝槽114〇在裝置之層級中 之一者L2中橫向地延伸以提供字線、位元線或其他路徑選 擇線。亦描繪氧化物1130、襯裡115〇及導電填充劑116〇。 夕層級裝置之適當控制電路用以經由金屬襯墊11〇5將電壓 提供至介層孔及溝槽。 圖12描纷圖11之多層級3D積體電路結構之截面圖。該截 面描繪圖11之金屬襯墊1105、介層孔112〇、溝槽114〇、襯 裡115 0、導電填充劑1丨6〇及層級L〇、L丨及L2。詳言之可 見介層孔1120具有隨每一更高層級而以台階方式增加之寬 度。此外，在此實例中，介層孔在裝置之每一層級處接觸 字線，或著落於字線上。介層孔可在裝置之不同層級處以 類似方式接觸位元線。在介層孔之頂部，溝槽〗14〇用以提 供字線1205及1207。包括襯裡115〇及導電填充劑116〇之介 層孔著落於裝置之L1層級中之字線1210及1212上，且著落 於裝置之L0層級中之字線1215及1217上。在此鏡像組態 中’子線在介層孔1120之兩側上延伸。在其他組態中，字 線可僅自介層孔1120之一側延伸。對於記憶體裝置而言， 子線為接觸記憶體單元（諸如，實例單元1225、1235、 154932.doc 15 201203340 1245及1255)之底部部分的導電軌。此外，位元線（BL)可 形成為與記憶體單元之頂部部分通信之導電軌，諸如，與 單το通信之實例位元線丨22〇、丨230、1240及1250 »舉例而 吕，位兀線1220可與單元1225及1226通信，位元線123〇可 與單元1235及1_236通信，位元線124〇可與單元1245及1246 通k，且位元線1250可與單元1255及1256通信。字線12〇5 與單/0 1226通信，字線121〇與單元1225及1236通信，且字 線1215與單兀1235通信。類似地，字線12〇7與單元1246通 L，子線1212與單元1245及1256通信，且字線1217與單元 1255通信。在此實例中，在層L1及L2中之每一者中存在以 垂直方式配置之兩個單元。接下來論述關於記憶體單元之 操作的其他細節。 圖13描述3D記憶體裝置中之記憶體單元。以引用之方式 併入本文中之美國專利第6,952,〇3〇號揭示記憶體單元1235 之實例組態。在此情況下，記憶體單元包括垂直定向之接 面二極體及插入於頂部導體與底部導體之間的介電斷裂反 熔絲。洋言之，垂直定向之接面二極體1235包括第—傳導 類型（例如，P+型）之重摻雜之半導體層1312、為未經摻雜 或輕微摻雜之半導體材料之層1314及第二傳導類型（例 如n+型）之重摻雜之半導體層1316。二極體1235之半導 體材料可為（例如）矽、鍺，或矽及/或鍺之合金。二極體 1235與介電斷裂反熔絲132〇以串聯方式配置於底部導體/ 字線1215與頂部導體/位元線123〇之間，底部導體/字線 1215及頂部導體/位元線123〇可由諸如鎢之金屬形成。導 154932.doc 201203340 體可呈在”’σ疋層級中彼此平行地延伸且在交替層級中彼此 橫向地延伸的執或其他細長部件之形式。亦可在二極體 1235與底。卩導電軌1215之間提供氮化鈦黏著及障壁層 1318。 一極體123 5可為接面二極體，其為具有非歐姆傳導性質 的半導體裝置，該半導體裝置具有兩個端電極且由在一電 極處為ρ型且在另一電極處為η型之半導體材料製成。實例 包括：具有接觸的Ρ型半導體材料及η型半導體材料之ρ_η 二極體及η-Ρ二極體（諸如，齊納（Zener)二極體）；及ρ·ί_η二 極體，其中本質（未經摻雜之）半導體材料插入於ρ型半導體 材料與η型半導體材料之間。 在一種可能方法中，就地提供且摻雜重摻雜之η型矽層 1316 ’接著提供且摻雜本質或輕微摻雜之矽層1314。石夕區 1316及1314在沈積時可為非晶形的，且稍後經結晶化成多 晶矽（p〇lyCrystalline silic〇n)(亦稱為多晶矽（p〇lysiHc〇n))。 凊注意’ p+區13 1 2可在矽經圖案化及蝕刻成柱後形成。舉 例而3 ’ ρ型摻雜劑（例如，棚或bf2)之離子植入可用以形 成淺接面。為簡單起見，已描述由矽形成之在底部具有η 區且在頂部具有Ρ區之P-i-n二極體的形成。在替代實施例 中’可顛倒二極體之極性，或半導體可為鍺、石夕鍺合金， 或一些其他材料。 在記憶體單元之初始狀態中，當將讀取電壓施加於頂部 導體1230與底部導體1215之間時，二極體1235充當開路 (非導電電路）。反熔絲1320阻止電流流動，且在大多數實 154932.doc -17- 201203340 施例中，二極體1235之多晶體半導體材料係在相對高電阻 狀態下形成。在頂部導體123〇與底部導體1215之間施加程 式化電壓造成反熔絲材料之介質擊穿，從而永久地形成通 過反熔絲1320之導電路徑。亦更改二極體1235之半導體材 料，使其改變至較低電阻狀態。在程式化之後，在施加讀 取電壓後，可易於偵測之電流即在頂部導體123〇與底部導 體12 15之間流動。以此方式，可區分經程式化之單元與未 經程式化之單元。此外，單元為二進位的。舉例而言，可 在無電流流動時指派邏輯丨值，且在電流流動時指派邏輯〇 值。各種其他記憶體單元組態係可能的。 圖14描繪用於形成3D積體電路之程序。在該實例程序 中，形成三個層級。然而，該程序可經調適以形成任何數 目個層級。步驟1400、1405及1410包括接連地形成記憶體 裝置之第一、第二及第三層級。對於每一層級，可執行用 於形成δ己憶體單元、字線及位元線之各種步驟。步驟丨415 包括使用雙金屬鑲嵌製程藉由非晶形碳硬式遮罩形成重疊 之介層孔及溝槽。步驟1420包括用導電材料填充介層孔及 溝槽。 在一實施例中，一種用於製造半導體裝置之方法包括使 用光微影製程在半導體結構中之至少一層中形成圖案，其 中該圖案包括該至少一層中之至少一空洞。該方法進一步 包括在該至少一層之面向頂部之表面上及在該至少一空洞 中沈積額外層’其中該額外層塗佈該至少一空洞之壁。該 方法進一步包括在該額外層之面向頂部之表面上及在該至 154932.doc •18· 201203340 丨’二'同中塗覆保護塗層。該方法進一步包括使用研漿執 订化學機械拋光以移除該保護塗層的在該額外層之該等面 向頂部之表面上的部分，且移除該額外層的在該至少一層 之該等面向頂部之表面上的部分，其中該保護塗層之在該 至J 一空洞中之部分截留該研漿之部分，從而限制該研漿 可進入該至少一空洞之範圍。該方法進一步包括執行清洗 製程以移除該保護塗層之在該至少一空洞中之該部分及該 研漿之由該保護塗層之在該至少一空洞中之該部分所截留 之部分。 在另一實施例中，一種用於製造半導體裝置之方法包括 使用光微影製程形成穿過30單體記憶體裝置之半導體結構 之多個層的圖案，其中該多個層中之每一者包括記憶體單 元且該圖案包括在該多個層中延伸之至少一空洞。該方 法進步包括在該至少一層之面向頂部之表面上及在該至 > 一空洞中沈積額外層，其中該額外層塗佈該至少一空洞 之壁。该方法進一步包括在該額外層之面向頂部之表面上 及在該至少一空洞中塗覆保護塗層。該方法進一步包括使 用研漿執行化學機械拋光以移除該保護塗層的在該額外層 之忒等面向頂部之表面上的部分，且移除該額外層的在該 至少一層之該等面向頂部之表面上的部分，其中該保護塗 層之在該至少一空洞中之部分截留該研漿之部分，從而限 制該研衆可進人該至m之範圍^該方法進—步包括 執行π洗製程以移除該保護塗層之在該至少一空洞中之該 部分及該研漿之由該保護塗層之在該至少一空洞中之該部 154932.doc 19- 201203340 分所截留之該等部分。 在另-實施例中’一種用於製造半導體裝置之方法包括 使用研！對包括形成於金屬層上之保護塗層的半導體結構 執行化學機械抛光。該保護塗層包括在該半導體結構:空 洞中之σρ为，且該金屬層包括在該空洞中之部分，其中該 保護塗層之在該空洞中之該部分截留該研黎之部分。該方 法進-步包括執行清洗製程以移除該保護塗層之在該空洞 中之該部分及該研漿之由該保護塗層之在該空洞中之該部 分所截留之該等部分。 已出於說明及描述之目的而呈現前述[實施方式]。前述 [實施方式]不欲為詳盡的或將技術限於所揭示之精確形 式。依據以上教示，許多修改及變更係可能的。選擇所描 述之實施例，以便最好地解釋技術之原理及其實務應用， 以藉此使其他熟習此項技術者能夠在各種實施例中且以適 於所預期特定用途之各種修改來最好地利用該技術。意欲 該技術之範疇由附加至此之申請專利範圍來界定。 【圖式簡單說明】 圖1描繪包括經圖案化之光阻層的分層結構。 圖2描繪圖1之在使用經圖案化之光阻層進行钮刻之後的 分層結構，該蝕刻用以形成包括至少一空洞之經圖案化之 半導體結構。 圖3描繪圖2之在移除光阻層之後的經圖案化之半導體結 構。 圖4描繪圖3之在沈積諸如金屬之額外層之後的經圖案化 154932.doc -20- 201203340 之半導體結構。 圖5描繪圖4之在沈積保護塗層之後的經圖案化之半導體 結構。 圖6描繪圖5之在執行化學機械拋光之後的經圖案化之半 導體結構，其中研漿顆粒藉由空洞中之保護塗層截留。 圖7描繪圖6之在移除空洞中之所截留研漿顆粒及保護塗 層之後的經圖案化之半導體結構。 圖8描繪圖7之在用金屬填充空洞且添加頂部金屬層之後 的經圖案化之半導體結構。 圖9描繪用於製造半導體裝置之程序。 圖1 0描繪圖9之步驟900之實例實施的其他細節。 圖Π描繪展示溝槽及介層孔互連之多層級3D積體電路結 構。 圖12描繪圖π之多層級3D積體電路結構之截面圖。 圖13描繪3D記憶體裝置中之記憶體單元。 圖14描繪用於形成3D積體電路之程序。 【主要元件符號說明】 100 102 104 106 108 110 114 分層結構 基板 氧化物層 SiN層/金屬層 第一密化正矽酸四乙酯（TEOS)層 SiN層 第二TEOS層 154932.doc •21 - 201203340 116 經圖案化之光阻層/額外層 118 保護塗層或材料 200 經圖案化之半導體結構 204 結構 206 空洞 208 結構 210 空洞 212 結構 214 空洞 216 結構 300 經圖案化之半導體結構 304 結構 308 結構 312 結構 316 結構 320 側壁 322 側壁 324 底表面 400 經圖案化之半導體結構 402 面向頂部之表面/面向頂部之表面上之部分 404 面向頂部之表面 406 面向頂部之表面 408 額外層之部分 409 額外層之部分 154932.doc -22- 201203340 410 額外層之部分 412 面向頂部之表面 414 面向頂部之表面 416 面向了員部之表面上之部分 500 經圖案化之半導體結構 502 保護塗層或材料之部分 504 面向頂部之表面 506 保護塗層之部分 508 保護塗層或材料之部分 510 面向頂部之表面 600 經圖案化之半導體結構 602 面向頂部之表面/TEOS區 604 填充有額外層之空洞的區 606 面向頂部之表面/TEOS區 608 研漿顆粒 610 面向頂部之表面/TEOS區 612 填充有額外層之空洞的區域 614 面向頂部之表面/TEOS區 700 經圖案化之半導體結構 710 空洞 800 經圖案化之半導體結構 802 面向頂部之表面 804 導電材料 806 154932.doc -23- 201203340 810 導電填充劑 1100 著落襯墊層 1105 金屬襯墊 1120 介層孔 1130 氧化物 1140 溝槽 1150 襯裡 1160 導電填充劑 1205 字線 1207 字線 1210 字線 1212 字線 1215 底部導體/底部導電轨/字線 1217 字線 1220 位元線 1225 早兀 1226 〇0 一 早兀 1230 位元線/頂部導體 1235 記憶體單元/二極體 1236 單兀 1240 位元線 1245 早兀 1246 〇0 早兀 1250 位元線 154932.doc -24- 201203340 1255 1256 1312 1314 1316 1318 1320 L0 LI L2 〇0 一 早兀 —·
早7G 重摻雜之半導體層/p+區 未經摻雜或輕微摻雜之半導體材料之層/矽區 重摻雜之半導體層/矽區/重摻雜之η型矽層 氮化鈦黏著及障壁層 反熔絲 層級 層級 層級 】54932.doc •25-

Claims (1)

  1. 201203340 七、申請專利範圍： 1. 一種製造半導體裝置之方法，其包含： 使用光微影製程在半導體結構中之至少一層中形成圖 案，該圖案包括該至少一層中之至少一空洞； 在该至少一層之面向頂部之表面上及在該至少一空洞 中沈積額外層，該額外層塗佈該至少一空洞之壁； 在該額外層之面向頂部之表面上及在該至少一空洞中 塗覆保護塗層； 使用研讓執行化學機械拋光以移除該保護塗層的在該 額卜層之。亥等面向頂部之表面上的部分，且移除該額外 層的m少—層之該等面向頂部之表面上的部分其 =保護塗層之在該至少—空财之部分截留該研裝之 部分，，從而限制該研襞可進入該至少一空洞之範圍；及 執仃清洗製程以移除該保護塗層之在該至少一空洞中 之該部分及該研漿之由該保護塗層之在該至少一空洞中 之該部分所截留之該等部分。 2. 如請求項丨之方法，其進一步包含： 將該至少一空洞用作對準標記。 3. 如請求項1之方法，其中： έ至夕一空洞之頂部具有約1〇〇x2〇〇 nm至約200x400 nm之截面積；且 5玄至少一空洞之深度為至少約8〇〇 nm。 4. 如請求項丨之方法，其中： °玄保護塗層為有機層。 154932.doc 201203340 5·如請求項1之方法，其中： 該保護塗層為旋塗式碳。 6. 如請求項1之方法，其中： 該保镬塗層為可灰化材料。 7. 如請求項1之方法，其中： 該保護塗層為非晶形碳。 8. 如請求項1之方法，其中： 該保護塗層為SiN。 9. 如請求項1之方法，其中： 該保護塗層為光阻。 10. 如請求項9之方法，其進一步包含： 在該塗覆該保護塗層之後且在該執 之前烘焙該半導體結構，以固化該光阻。"匕學機械拋光 11. 如請求項1之方法，其中： 該至少一空洞延伸穿過3D單體記憶體裝置之多個層， 該多個層中之每一者包括記憶體單元。 12. 如請求項1之方法，其中該化學機械拋光使該至少一層 顯露’且該方法進一步包含： 使用化學氣相沈積用金屬填充該至少一空洞；及 在該至少一層及填充於該至少一空洞中的該金屬之面 向頂部之表面上濺鍍金屬。 13·如請求項1之方法，其中： 該額外層為金屬層。 14, 一種製造半導體裝置之方法’其包含： 154932.doc 201203340 使用光微影製程形成穿過3D單體記憶體裝置之半導體 :構之多個層的圖案，該多個層中之每一者包括記憶體 早7L，該圖案包括在該多個層中延伸之至少一空洞； ㈣至少-層之面向頂部之表面上及在該至少一空洞 中沈積額外層，該額外層塗佈該至少一空洞之壁； . 纟該額外層之面向頂部之表面上及在該至少一空洞中 塗覆保護塗層； 使用研漿執行化學機械拋光以移除該保護塗層的在該 額外層之該等面向頂部之表面上的部分，且移除該額外 層的在該至少一層之該等面向頂部之表面上的部分，其 中該保護塗層之在該至少__空洞中之部分截留該研聚之 部分’從而限制該研m可進人該至少—空洞之範圍；及 執行清洗製程以移除該保護塗層之在該至少一空洞中 之該部分及該研衆之由該保護塗層之在該至少—空洞中 之該部分所截留之該等部分。 15. 如請求項14之方法，其中： 該保護塗層為有機層。 16. 如請求項14之方法，其進一步包含： 將該至少一空洞用作對準標記。 17·如請求項14之方法，其中： 玄至少一空洞之頂部具有約1〇〇χ2〇〇 nm至約2〇〇x400 nm之截面積；且 該至少一空洞之深度為至少約800 nm。 18’如吻求項14之方法，其中該化學機械拋光使該至少一層 154932.doc 201203340 顯路’且該方法進一步包含·· 使用化學氣相沈積用金屬填充該至少一空洞，·及 在該至少一層及填充於該至少一空洞中的該金屬之面 向頂部之表面上濺鐘金屬。 19. 一種製造半導體裝置之方法，其包含： 使用研漿對包括穋成於金屬層上之保護塗層之半導體 結構執行化學機械拋光，該保護塗層包括在該半導體結 構之空洞中之部分，且該金屬層包括在該空洞中之部 刀其中該保護塗層之在該空洞中之該部分截留該研漿 之部分；及 、執行清洗製程以移除該保護塗層之在該空洞令之該部 分及該研毁之由該保護塗層之在該空洞中之該部分所截 留之該等部分。 2〇·如請求項19之方法，其中： 該保篾塗層為有機層。 154932.doc
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