TW201201347A - Multi-chip stack package structure - Google Patents

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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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Description

201201347 六、發明說明： 【發明所屬之技術領域】 [0001] 本發明係關於一種多晶粒堆疊封裝結構；特別是有關於 一種使用金屬導線連接凸塊之晶圓級堆疊封裝結構。 【先前技系f】 [0002] 在現今的資訊社會中，隨著可攜式產品的成功開發，使 用者均是追求高速度、高品質、多功能性的可攜式電子 產品，例如：筆記型電腦（Note Book)、3G手機、個 人數位助理（PDA)以及遊戲機（Video Game)等。就 產品外觀而言，可攜式電子產品的設計是朝向輕、薄、 短、小的趨勢邁進。為了達到上述目的，發展出多晶粒 堆疊結構是必須的趨勢，而多晶粒堆疊結構即是在相同 的封裝體尺寸之下，將多個晶粒以堆疊的方式相接合 並電性連接，以增加記憶體的容量或增加更多的功能。 [0003] 隨著製程的進步，可攜式系統中的每一個晶粒間的匯 流排（Bus)所需要的操作速度及頻寬越來越大，而系統的 匯流排的速度及頻寬則是取決於封裝（Package)的技術 ’特別是在將多種不同功能的晶粒封裝在一起的系統 級封裝（System in Package ; SiP )。因此，在設計 多晶粒堆疊結構時，具有更快的傳輸速度、更短的傳輸 路徑以及更佳的電氣特性，並進一步縮小晶粒封裝結 構的尺寸及面積，因而使得晶粒堆疊結構已經普遍應 用於各種電子產品之中，並成為未來的主流產品。 [0004] 而在實施的製造過程中，多晶粒堆疊結構的封裝卻面臨 著挑戰。首先，隨著各種消費性產品的性能提升，對於 099119781 表單編號A0101 第4頁/共71頁 0992034990-0 201201347 記憶體的容量需求也愈大，因此，當要製造大容量的動 態記憶體（DRAM)時’例如：4Gb容量的DRAM ;就需要 將四顆1Gb DRAM封裝在一起，如第13A圖所示；若要製 造8Gb容量的DRAM;就需要將八顆iGb DRAM封裝在一 起。隨著晶粒數的增加，使用傳統的金屬導線來作為 晶粒間的連接導線（trace)時，除了會因為連接路徑 的增加，或是在製造過程中使得連接導線的長度不一致 ，而會造成訊號傳遞速度降低或產生時間延遲等效應， 進而造成系統無法運作或是造成系統存取資料錯誤等問 ¢) 題外，使用傳統的金屬導線來作為多個晶粒堆疊的連 接導線時，還面臨到另一個問題，就是封裝尺寸的問題 ，也就是說，一個多個晶粒堆疊結構的高度與面積是 受限制的，而這也是使用傳!I;的避作為晶粒 間的多個晶粒堆疊的另一問題。 [0005] ❹ 而為了解決此-問題，使用線路重分配層（RDL)可以達 到縮短多晶粒堆疊間的連接路杻，同時也可以有效地克 服多個晶粒堆疊高度的問題，如第^圖所示。然而， 線路重刀配層（RDL)的高製造成本讓許多高性能之產品 聞之卻步。 _因此’在Μ粒堆#結射，保持良好的職特性以及 ，適尺寸的前題下，如何以最低的製造成本來完成已 是一個重要且需解決的議題。 [0007] 099119781 【發明内容】 為了解決先前技術中，有關多晶粒堆疊結構中之 與晶粒_連接導線過長及連接導線的長度不 表單編號Α0101 筮ς苍/u m τ 晶粒 一致等 0992034990-0 201201347 3喊本發明提供一種使用金屬導@ Λ 堆疊封# 以線賴凸塊之晶圓級 α 要目的在提供多晶粒堆疊封裝， _夠以堆疊結構來㈣·與^ 長的需求，使得完成封裝後的多ο立㈣㈣妾^線等 夕a日粒堆疊結構能具有 較佳得電氣特性及可靠度。 [0008] [0009] [0010] [0011] 本1明之另一主要目的’在提供一種使用傳統金屬導 線與凸塊的連接來作為多晶粒堆疊結構之連接方式用 來取代線路重分配層（RDL)，以降低多晶粒堆疊結構之 製造成本。 本發明之另一主要月的，在提供一種使用傳統金屬導 線與石夕貝通孔技術（Tr0Ugh — Silicon — Vias，TSVs) 的連接來作為多晶粒堆疊結構之連接方式，可以有效地 降低封裝高度以增加堆疊之集成度，並同時增加操作速 度及頻寬。 本發明之還有一主要目的，在提供一種使用傳統金屬 導線與凸塊的連接來作為多晶教堆疊結構之連接方式或 疋使用傳統金屬導線與梦貫通孔技檢的連接來作為多晶 粒堆疊結構之連接方式，以形成系統級之封裝結構。 依據上述之目的，本發明首先提供一種多晶粒堆疊封裝 結構，包括一基板，具有一上表面及一下表面，其上表 面上定義一晶粒設置區及配置有複數個接點，而接點位 於晶粒設置區之外’一第一晶粒，具有—主動面及相對 主動面之一背面，第一晶粒係以背面設置於晶粒設置區 ，其主動面上配置有複數個第一銲墊且第一銲墊上形成 099119781 表單編號A0101 第6頁/共71頁 0992034990-° 201201347 一第一凸塊；複數條金 机.地一 屬導線，用以連接第一凸塊至接 9 JL vfe- __ A 一主動面及相對主動面之一背面 第一晶粒 —、_動面上配置有複數個第二銲墊第二銲墊上形成 凸鬼第一阳粒係以主動面面對第一晶粒之主動 面接合第一晶粒，使第 苐一凸塊；—封膠體， 晶粒及金屬導線。 二凸塊分別對應連接金屬導線及 用以覆蓋基板、第一晶粒、第二 [0012]❹
G 發月接著提供—種乡晶粒堆疊封裝結構，包括-基板 具有上表面及一下表面，其上表面上定義-晶粒設 置區及配置有複數個接點，接點位於晶粒設置區之外； 第明粒，具有一主動面及相對主動面之一背面，第 -晶粒係以背面設置於晶粒設置區，其主動面上配置有 複數個第-銲墊且第_銲塾上形成凸塊；一第二 晶粒，具有-主動面及相對主動面之一背面以及複數個 直通L塞’直卿晶㈣係貫穿第二晶粒以使主動 面與背面間相互電性連接’其主動面上形▲複數個第二 凸塊分別連接直通石夕晶检塞，其中第二晶粒係以背面面 對第-晶粒之主動面接合第—晶粒，使直财晶栓塞分 別對應連接第-凸塊；複數條金屬導線，用以連接第二 凸塊至m三晶粒’具有—主動面及相對主動面 之一背面以及複數個直通矽晶栓塞，直通矽晶 穿第三晶粒以使主動面與背面間相互電性連接，其主動 面上形成複數個第三凸塊分別連接直通矽晶栓爽，其中 第三晶粒係以主動面面對第二晶粒之主動面以接合第二 晶粒，使第三凸塊分別對應連接金屬導線及第二凸塊. 099119781 表單煸號A0101 第7頁/共71頁 0992034990-0 201201347 一第四晶粒，具有一主動面及相對主動面之一背面，其 主動面上配置有複數個第二銲墊，且第二銲墊上形成一 第四凸塊，第四晶粒係以主動面面對第三晶粒之背面接 合第三晶粒，使第四凸塊分別對應連接第三晶粒之直通 矽晶栓塞；一封膠體，用以覆蓋基板、第一晶粒、第二 晶粒、第三晶粒、第四晶粒及金屬導線。 [0013] 本發明再提供一種多晶粒堆疊封裝結構，包括一基板， 具有一上表面及一下表面，其上表面上定義一晶粒設置 區及配置有複數個接點，晶粒設置區内形成一凹槽，而 接點位於晶粒設置區之外；一第一晶粒，具有一主動面 及相對主動面之一背面，第一晶粒係以背面設置於凹槽 中，其主動面上配置有複數個第一銲墊且第一銲墊上形 成一第一凸塊；複數條金屬導線，用以連接第一凸塊至 接點；一第二晶粒，具有一主動面及相對主動面之一背 面，其主動面上配置有複數個第二銲墊，第二銲墊上形 成一第二凸塊，第二晶粒係以主動面面對第一晶粒之主 動面接合第一晶粒，使第二凸塊分別對應連接金屬導線 及第一凸塊；一封膠體，用以覆蓋基板、第一晶粒、第
I 二晶粒及金屬導線。 [0014] 本發明再接著提供一種多晶粒堆疊封裝結構，包括一基 板，具有一上表面及一下表面’其上表面上定義一晶粒 設置區及配置有複數個接點，晶粒設置區内形成一凹槽 ，接點位於晶粒設置區之外；一第一晶粒，具有一主動 面及相對主動面之一背面，第一晶粒係以背面設置於凹 槽中，其主動面上配置有複數個第一銲墊且第一銲墊上 099119781 表單編號A0101 第8頁/共71頁 0992034990-0 201201347 形成-第-凸塊’·-第二晶粒，具有一主動面及相對主 動面之一背面以及複數個直通矽晶栓塞，直通矽晶栓塞 係貫穿第二晶粒以使主動面與背面間相互電性連接，其 主動面上形成複數個第二凸塊分別連接直通矽晶栓塞， 其中第二晶粒係以背面面對第—晶粒之主動面接合第一 晶粒，使直通矽晶栓塞分別對應連接第一凸塊；複數條 金屬導線，用以連接該等第二凸塊至接點；—第三晶粒 ，具有一主動面及相對主動面之一背面以及複數個直通 Ο 矽晶栓塞，直通矽晶栓塞係貫穿第三晶粒以使主 背面間相互電性連接’其主動面上形成複數個第三凸塊 分別連接直通矽晶栓塞，其中第篇晶粒係以主動面面對 第二晶粒之主動面接合第二晶粒’使第三凸塊分別對應 連接金屬導線及第二凸塊；一第四晶粒，具有—主動: 及相對主動面之-背面，其主動面上配置有複數個= 鮮塾’且第二銲塾上形成—第四凸塊，第四晶粒係以主 動面面對第三晶粒之背面接合第三晶粒，I第四凸塊分 Ο [0015] 別對應連接第三晶粒之直通矽晶栓塞；一封膠體用以 覆蓋基板、第一晶粒、第二晶粒、第三晶粒、第四晶粒 及金屬導線。 aa 本發明再接著提供-種多晶粒堆疊封裝結構，包括—基 板，具有一上表面及一下表面，其上表面上定義〜晶粒 設置區及配置有複數個接點，接點位於晶粒設置區之外 :一第一晶粒，具有一主動面及相對主動面之—背面， 第一晶粒係以背面設置於晶粒設置區，其主動面之週邊 區域上配置有複數個第一銲塾且第一銲墊上形成—第一 099119781 表單編號A0101 第9頁/共71頁 0992034990-0 201201347 凸塊；複數條金屬導線，用以連接該等第一凸塊至接點 :一第二晶粒，具有一主動面及相對主動面之一背面以 及複數個直通矽晶栓塞，每一直通矽晶栓塞係貫穿第二 晶粒以使主動面與背面間相互電性連接，且每一直通矽 晶栓塞於主動面形成一第一端並於背面形成一第二端， 而於至少部份直通矽晶栓塞之第二端上分別形成一第二 凸塊，其中第二晶粒係以背面面對第一晶粒之主動面接 合第一晶粒，使第二凸塊分別對應連接金屬導線及第一 凸塊；一第三晶粒，具有一主動面及相對主動面之一背 面以及複數個直通矽晶栓塞，每一直通矽晶栓塞係貫穿 第三晶粒以使主動面與背面間相互電性連接，且每一直 通矽晶栓塞於主動面形成一第一端並於背面形成一第二 端，而於至少部份直通矽晶栓塞之第二端上分別形成一 第三凸塊，其中第三晶粒係以背面面對第二晶粒之主動 面接合第二晶粒，使第三晶粒之第三凸塊分別對應連接 第二晶粒之直通矽晶栓塞之第一端；一封膠體，用以覆 蓋基板、第一晶粒、第二晶粒、第三晶粒及金屬導線。 【實施方式】 [0016] 本發明在此所探討的方向為一種使用金屬導線連接凸塊 之晶圓級堆疊封裝結構，其主要目的在提供多晶粒堆 疊封裝能夠以堆疊結構來控制連接導線等長的需求，使 得完成封裝後的多晶粒堆疊結構能具有較佳得電氣特 性及可靠度。為了能徹底地瞭解本發明，將在下列的描 述中提出詳盡的步驟及其組成。顯然地，一方面，本發 明的施行並未限定晶粒堆疊的方式，特別是一些此技 藝領域者所熟習的各種晶粒堆疊方式。另一方面，眾 099119781 表單編號A0101 第10頁/共71頁 0992034990-0 201201347 所周知的晶粒形成方式以及晶粒薄化等後段製程之 詳細步驟並未描述於細節中，以避免造成本發明不必要 之限制。然而，對於本發明的較佳實施例，則會詳細描 述如下，然而除了這些詳細描述之外，本發明還可以廣 泛地施行在其他的實施例中，且本發明的範圍不受限定 ，其以之後的專利範圍為準。
[0017] G 首先，請參考第1圖，在現代的半導體封裝製程中，均是 將一個已經完成前段製程（Front End Process)之晶 圓10 (wafer)進行切割製程（sawing process)以形 成一顆顆的晶粒100，其中每一晶粒之主動面上均配置有 複數個銲墊110 ;而在本發明之實施例t，每一晶粒之主 動面上所配置的複數個銲墊110係位於主動面.的中央區域 ，如第1圖所示。 [0018] Ο 接著，請參考第2A~2H圖，係本發明之形成多晶粒堆疊 結構過程之一實施例的剖面示意圖。首先，如第2A圖 所示，晶粒10 0具有主動面1 01及相對之背面10 3，而主 動面101上配置有複數個銲墊110，此複數個銲墊110係 位於晶粒100主動面101之中央區域。接著，請參考第2B 圖，在銲墊110上形成一個凸塊20，特別是一種結線凸塊 (STUD BUMP)，且此結線凸塊係以打線技術燒結形成 一凸塊於銲墊110上。在此要強調，凸塊20可以是一種電 鍍凸塊、無電鍍凸塊、結線凸塊、導電聚合物凸塊或金 屬複合凸塊，對此，本發明並不加以限制。而凸塊20之 材料可以選自下列群組：銅、金、銀、銦、鎳/金、鎳/ 鈀/金、銅/鎳/金、銅/金、鋁、導電高分子材料及其組 099119781 表單編號A0101 第11頁/共71頁 0992034990-0 201201347 合等。此時’已形成複數顆完成凸塊2〇製程的晶粒loo。 再接著，請參考第2C圖，係將一個如第2B圖的第一晶粒 l〇〇a的背面1〇3以黏著層120黏貼於基板2〇〇之上表面 210上’其中’本發明之基板2〇〇的上表面21〇上定義有 一晶粒設置區（圖未顯示）並配置有複數個接點240，這些 接點240係位於晶粒設置區之外，而第一晶粒1〇〇a即是以 黏著層1 2 0黏貼於基板2 0 0之晶粒設置區内。此外，在基 板200的下表面220上’則配置有複數個外部接點230， 而外部接點2 3 0上可進一步配置電性連接元件，例如：錫 球（顯示於第4圖中），以作為對外之電铁連接之用。再 者’請參考第2D圖，係將第2C圖中的第一晶粒i〇〇a上的 第一凸塊20a藉由複數條金屬導線3〇電性連接至基板200 上的接點240上，如第2D及2E圖所示（其中，第2D圖係 第2E圖之上視圖）。而形成此金屬導線3〇之方式，可以 選擇逆打線製程來執行。然後，請參考第2?圖，係將一 個如第2B圖的第二晶粒10饨议覆晶（ίΗφ chip)方式 接合第2E圖的第一晶粒100a，使第二迅塊2〇b分別對應 連接至金屬導線3〇及第一晶粒10〇贫的第一凸塊2〇a。因 此，第一晶粒100a及第二晶粒1〇〇b形成電性連接，並進 一步藉由金屬導線30電性連接至基板2〇〇。 [0019] 此外，要特別說明的是當前述之實施例中的凸塊2〇為一 種軟性金屬材料’例如金時，即可藉由軟性金屬之低硬 度、高勒性及良好的順應共平面特性（c〇rapHancy)， 使得在進行多晶粒垂直堆疊時，可以在電極（即凸塊）的 接合界面上去吸收因為金屬電極材料間熱膨脹係數不匹 099119781 表單編號A0101 第12頁/共71頁 0992034990-0 201201347 配，而在橫向與縱向所產生的變形（Def〇rmati〇n)， 也可以有效去克服金屬電極材料間祕度的問題，故可 有效地增加多晶粒垂直料之製程及產品的可靠度。 [0020] f參考㈣圖，選擇料進行分子材料之充填 衣私’使㈣分子材料充填於兩個晶粒100a、1G〇b的主 動面⑻之間的空間’以形成-密封細，以穩固堆疊⑨ 構並提供魏無㈣相。此純製料在完成第2F 圖後使用高壓方式將古八 阿刀子材料充填於晶粒100 a、 Ο 100b間的上隙中’也可轉覆晶接合第二晶粒之 前’先塗佈或貼蘇於第2E圖的第-晶粒100a上。而此 密封層80可以選自下列群組：非導電膠 (_-C〇ndUctive paste ;Ncp)、非導電膜 (n〇n-C〇ndUctive film;NCF)、異方性導電膠 (aniS〇tr〇Pic C〇nductiVe paste;ACP)、異方性導 ο [0021] 電膜（anisotropic c〇nductive fUm; ACF)、底部 填充膝（underfill) '非流動產部填充膠（n〇n_fl〇w underfill)、B階膠（B_stage resin)、模塑化合物、 F〇W(film_over-wire)薄膜等。 最後，再進行一封膠製程，以形成一封膠體9〇 ，用以 覆蓋基板200、第一晶.1〇〇a、第二晶粒1〇〇]3及金屬導 線30。至此，即完成本實施例之多晶粒堆疊封裝結構， 如第2 Η圖所示。 [0022] 099119781 在本實施例的多晶粒堆疊封裝結構中，多個晶粒1〇〇間係 使用覆晶方式將每一晶粒1〇〇之主動面1〇1上的複數個銲 塾110對應地連接在一起，並藉由金屬導線3〇連接至基板 表單編號Α0101 第13頁/共71頁 099203499(H) 201201347 2 0 〇上表面21 0上的接點2 4 0。很明顯地，本實施例中， 連接每一晶粒1〇〇之主動面1〇1上的每一個銲墊11〇到基 板200上表面210上所對應的每一個接點240所使用的金 屬導線30之長度均相同，因此可以克服第13A圖中，不同 晶粒使用不同長度的金屬導線來電性連接而造成訊號傳 遞產生時間延遲等效應，進而造成系統無法運作或是造 成系統存取資料錯誤等問題。也因此，本實施例具有較 佳的電氣特性及可靠度。 [0023] [0024] 接著’凊參考第21圖所示，係於基板2〇〇之結構中嵌埋 入一個控制晶粒5 〇〇，並將控制晶粒5 〇 〇與基板2 〇 〇形成 電性連接’使控制晶粒500之主動面透過基板2〇〇内之線 路與配置於基板2〇〇下表面220的複數偭外部接點230電 性連接；此外，控制晶粒500嵌埋之方式可以是在多層電 路板形成過程中，即將此控制晶粒500配置於基板2〇〇中 ，由於將控制晶粒5〇〇嵌埋入基板2〇〇中係利用習知技術 形成，故不再詳細說明。很明顯地，第21圖與第2H圖之 差異在.於第2H圖中進一步配置—嵌埋於基板2〇〇中 的控制晶粒5GG，其餘形成第—晶粒lGGa及第二晶粒 1〇〇b之連接過程均與第2C圖至第2H圖相同，因此不再 贅述之。 考第3圖其係本發明之多晶粒堆疊結構之另一實施 例^面不忍圖。於本實施例中’在完成前述之第2£：圖 之結構後’係進一步形成另一個結線凸塊40於每一條 金屬導線3G與第—凸塊2Qa電性連接的接觸點上結線凸 鬼0係以打線技術燒結形成―凸塊並壓銲在金屬導線30 099119781 表單編號A0101 第14頁/共ή頁 0992034990-0 201201347 Ο [0025]
2 一凸物&的連接點上，用以增強金屬導線30的接入 =度並提供後續覆晶接合緩衝效果；歸，再將—個如。 _的第二晶粒i00b以覆晶方式接合第一晶粒_a， 使第二晶粒H)〇b之第二凸塊_分別對應連接至結線凸塊 因此第曰曰粒1〇〇3及第二晶粒1〇〇5形成電性連接 ，並進—步藉由金屬導線30電性連接至基板2〇〇。本實施 例並不限制設置於每-金屬導線_第-凸塊2Ga連接點 上的結線凸塊4G之數量，其數量可視電性及高度需求作 調整。與前述實施例相同，選擇性地進行―個高分子 材料之充填製程，形成_密封層8G於兩個晶粒⑽&、 100b的主動命101之間的空間。此密封層80之形成方法 與材料係與前述實施例相同，故不再重複說明。最後， 進行封膠製程，以形成一封膠體90用以覆蓋基板2〇〇、 第一晶粒l〇〇a、第二晶粒i〇〇b及金屬導:線。 在本實施例的晶粒堆疊封裝結構中，多個晶粒丨〇〇間係 使用覆晶方式將每一晶粒1〇〇主動面1〇1上的複數個銲墊 110對應地連接在一起，並藉由金屬導線3〇連接至基板 200上表面210上的接點240。很明顯地，本實施例中， 連接每一晶粒100之主動面1〇1上的每一個銲塾11〇到基 板200上表面210上所對應的每一個接點240所使用的金 屬導線30之長度均相同，因此可以克服不同晶粒使用不 同長度的金屬導線來電性連接而造成訊號傳遞產生時間 延遲等效應’進而造成系統無法運作或是造成系統存取 資料錯誤等問題。也因此，本實施例具有較佳的電氣特 性及可靠度。 099119781 表單編號A0101 第15頁/共71頁 0992034990-0 201201347 [0026] 再接著，請參考第4圖，其係本發明之多晶粒堆疊封裝結 構之再一實施例之剖面示意圖。相同地，本實施例的基 板200的上表面210上定義有一晶粒設置區（圖未顯示） 並配置有複數個接點240，晶粒設置區内係形成一凹槽 250 (cavity)，而這些接點240係位於晶粒設置區之外 ，其中，此凹槽250的長度及寬度大於晶粒100的長度及 寬度，故可使用機械設備將一個如第2B圖之第一晶粒 100a以其背面103並藉由黏著層120黏貼於凹槽250中。 接著，可以選擇逆打線製程，以複數條金屬導線30將第 一晶粒100a主動面101上的第一凸塊20a電性連接至基板 200上的接點240。很明顯地，當基板200之凹槽250經過 適當的設計，例如：將凹槽250之深度設計成與第一晶粒 100a的厚度相近，因此，當第一晶粒100a以其背面103 黏貼於凹槽250時，基板200上表面210上的接點240與第 一晶粒100a上的第一凸塊20a有相近的高度，故使得複數 條金屬導線30可以以最小的弧度及最短的長度來將基板 200上的接點240與第一晶粒100a上的第一凸塊20a電性 連接在一起，故可以使得此多晶粒堆疊結構具有最佳之 電氣特性。再接著，將一個與第2B圖相同的第二晶粒 100b，以覆晶方式將第二凸塊20b分別對應連接至固定在 凹槽250中的第一晶粒100a上的金屬導線30以及第一凸 塊20a，以形成一個多晶粒堆疊結構。同樣地，也可以選 擇地進行一個高分子材料之充填製程，以形成一密封層 80於兩個晶粒100a、100b的主動面101之間的空間，以 穩固堆疊結構。再者，進行一封膠製程，以形成一封 膠體90用以覆蓋基板200、第一晶粒100a、第二晶粒 099119781 表單編號A0101 第16頁/共71頁 0992034990-0 201201347
Ο l〇〇b及金屬導線30,而第一晶刼1ηη 叫弟日日粒與凹槽25〇 隙亦同時被封膠體90填滿。由於，密封層充填製u二 膠製程及其材料均與前述之實施例相同，故不再ϋ及封 明。最後’還可以進行一植球製程，在基板咖之複忒 面220上的複數個外部接點23〇上配置錫球26〇，=下表 對外之電性連接it件。故當此堆φ結構中的為 100均為一個1Gb DRAM時，則此多晶粒堆疊之封固a曰粒 即成為-個2Gb DRAM之產品，可以將其應用在^結構 電子產品中’例如：筆記型電腦、3G手機、個人^攜式 理以及遊戲機。位助 [0027] ❹ 很明顯地，在余4圖的實施例中，可以使用最隹的 線30長度來連接兩個晶粒i〇〇a、1〇〇b上的凸塊導 2〇b至基板200的接點240，使得本實施例具有較佳的 氣特性及可靠度。再者，經由基板2〇〇上凹槽2 、電 ^ U的配置 ’使得整個多晶粒堆疊封裝結構的高度可以明顯地降4 。更有進者，本實施例也可以類似第3圖，於金屬導緣3 連接第一晶粒l〇〇a上的凸塊20^後，另形成結線凸塊切 於每一條金屬導線3〇與第一凸塊2〇a的連接點卜 、 上’用以 增強金屬導線30的接合強度並提供後續覆晶接合 果。如此，可以使得多晶粒堆疊封裝結構在電極處具有 較佳的熱膨脹係數的匹配，可以增加封裝體的可靠声 [0028] 請再接著參考第5A圖至第5E圖，係本發明之具有直遏 矽晶栓塞之多晶粒堆疊封裝結構實施例之剖面示意圖 首先，如第5A圖所示，係本發明之具有直通矽晶扒塞 的晶粒300之剖面示意圖。晶粒300具主動面 1以 099119781 表軍編號A0101 第17頁/共71頁 09 物3499M 201201347 及相對於主動面301的背面303,晶粒300上形成有複 數個貫穿晶粒300的垂直貫穿孔。而形成貫穿孔的方式可 以選擇雷射鑽孔（laser drilling)、乾#刻（dry etching)或濕式餘刻（wet etching)等方式形成，其中 貫穿孔的寬度可以介於1微米（um)至50微米（um)之間 ，而一較佳之寬度為10微米（um)至20微米（um)。於 貫穿孔内進一步形成直通矽晶栓塞330 (TSV) 以使 主動面301與背面303間相互電性連接。這些直通矽晶栓 塞330的第一端331係鄰近晶粒300之主動面301，而相對 之第二端333係鄰近晶粒300之背面303 。直通矽晶栓 塞3 3 0之材料係可選自下列群組：銅、鎢、鎳、鋁、金 、多晶石夕（poly-si 1 icon)及其組合。而於本實施例中， 直通矽晶栓塞330係設置於晶粒300的中央區域。 [0029] 接著，請參考第5B圖，係將一個如第5A圖之具有複數個 直通矽晶栓塞330之第二晶粒300a與第2C圖之第一晶粒 100a接合，以形成第一堆疊結構，其中，此第一堆疊結 構是將第二晶粒300a的複數個直通矽晶栓塞330之第 二端333與第一晶粒100a的第一凸塊20a分別對應電性 連接在一起；而在一較佳實施例中，同樣地，可以在第 一晶粒100a與第二晶粒300a之間形成一密封層140， 以使得第一堆疊結構更穩固。密封層140可在第二晶粒 300a接合第一晶粒100a之前，先佈設於第一晶粒100a之 主動面101上，或於整個多晶粒堆疊結構完成後再進行密 封層填充製程，而此密封層140充填製程與其材料與前 述密封層80相同，故不再重複說明。 099119781 表單編號A0101 第18頁/共71頁 0992034990-0 201201347 [0030] 接著’明參考第5C圖，係於第二晶粒300a的複數個 直通石夕晶栓塞33G的第—端331 i形成複數個第二凸 ’此第―凸塊心之型式及材料與前述凸塊別相同 。再接著’將第5C圖令的第二晶粒_a上的第二凸塊 5〇a藉由複數條金屬導線3()電性連接至基板⑽上的接點 240 ’如第5D圖所7。而形成此金屬導線30之方式， 可以選擇逆打線製程來執行。 [0031] ❹
此外，以同樣的製程方式，另外將—個如第5 A圖之第三 的粒30()1)與-個如第2Βϋ之細晶粒丨議電性連接在一 起’以形成-個第二堆疊結構，其中，此第二堆疊結構 疋將第二晶粗300b的複數個直通矽晶栓塞33〇之第 二端3 3 3與第四晶粒1 〇 0 b的.第四办塊2 〇 b分別對應電性 連接在一起；同樣地，可以在第三晶粒3〇〇b與第四晶 粒100b之間形成一密封層14〇，以得到穩固的第二堆疊 結構。隨後，於第二堆疊結橇之第三晶粒3〇〇b的複 數個直通矽晶栓塞330的第一端331上形成複數個第 二凸塊50b。接著，再將也第二堆疊結構以覆晶方式， ,ί tr ; . .,,·Γ' :. Ji> ·'· .. ί·.,^ ,ίί: 將第二堆疊結構之第三晶粒3〇〇b上的第三凸塊5〇b分 別對應連接至第一堆疊結構之第二晶粒300a的第二 凸塊50a以及金屬導線30，以形成一個由四個晶粒i〇〇a 、1 00b、300a、300b所堆疊而成的多晶粒堆疊結構，如 第5E圖所示。此外，本實施例還可以在第三晶粒3()()lb形 成第三凸塊50b後’先將第三晶粒300b與第二晶粒3〇〇a 電性連接，使第三凸塊50b分別對應連接至金屬導線3〇以 及第一晶粒300a的第二凸塊50a，接著，再將第四晶 099119781 表單編號A0101 第19頁/共71頁 0992034990-0 201201347 粒100b以覆晶方式接合第三晶粒300b，使第四晶粒100b 上的第四凸塊20b分別對應連接第三晶粒300b的直通 矽晶栓塞330之第二端333，以形成如第5E圖之多晶粒 堆疊結構。 [0032] 同樣地，也可以選擇地進行一個高分子材料之充填製程 ，以形成密封層80於第一堆疊結構與第二堆疊結構之間 的空間以及形成密封層140於第一晶粒100a與第二晶粒 300a之間和第三晶粒300b與第四晶粒100b之間，以穩固 此多晶粒堆疊結構。接著，再進行一封膠製程，以形 成一封膠體90用以覆蓋基板200、第一晶粒100a、第二 晶粒30 0a、第三晶粒30 0b、第四晶粒100b及金屬導線30 。由於，密封層80/140充填製程及封膠製程及其材料均 與前述之實施例相同，故不再重複說明。最後，還可在 基板2 00之下表面220上的複數個外部接點230上配置錫 球（未顯示於第5E圖中），以作為對外之電性連接元件 。很明顯地，當此堆疊結構中的每一個晶粒100、300均 為一個1Gb DRAM時，則此多晶粒堆疊封裝結構即成為一 個4Gb DRAM之產品，可以將其應用在可攜式電子產品 中，例如：筆記型電腦、3G手機、個人數位助理以及遊 戲機。 [0033] 接著，請參考第5F圖所示，係於基板200之結構中嵌埋 入一個控制晶粒5 0 0，並將控制晶粒5 0 0與基板2 0 0形成 電性連接，使控制晶粒500之主動面透過基板200内之線 路與配置於基板200下表面220的複數個外部接點230電 性連接；此外，控制晶粒500嵌埋之方式可以是在多層電 099119781 表單編號A0101 第20頁/共71頁 0992034990-0 201201347 路板形成過程中’即將此控制晶粒5〇〇配置於基板2〇〇中 ，其係利用習知技術形成此嵌埋結構，故不再詳細說明 。很明顯地，第5F圖與第5E圖之差異在：於第5E圖中進 一步配置一嵌埋入基板2〇〇中的控制晶粒50〇,其餘 形成第一晶粒100a、第二晶粒300a、第三晶粒3〇〇b及第 四晶粒100b之連接過程均與第5B圖至第5E圖相同，因 此不再贅述之。 [0034]再接著，請參考第6圖，係本發明之多晶粒堆疊結構形成 〇 於具有凹槽之基板之實施例的剖面示意圖。由第6圖所 示，其多晶粒堆疊結構與第5E圖中的多晶粒堆疊結構相 门其中差異在於基板200 *..在本實施例中.的基板2〇〇與 第4圖中的基板200結構相同’其上表面21〇上定義有一 晶粒設置區（圖未顯示）並配置有複數個接點24〇，晶粒設 置區内係形成一凹槽250，這些接點240係位於晶粒設置 區之外，其中’此凹槽250的長度及寬度大於晶粒1〇〇的 長度及寬度。當如第5C圖中的第一堆疊結構形成於基 Q 板200之凹槽250之後，係藉由例如逆打線製程所形成之 複數條金屬導線30來將第二晶粒30〇a上的第二凸塊5〇a 電性連接至基板200上的接點240 〇很明顯地，當基板 200之凹槽250經過適當的設計，例如：將凹槽250之深 度設計成與包含晶粒l〇〇a及3〇〇a的第一堆疊結構的厚度 相近，因此，當第一堆疊結構以第—晶粒1〇〇&之背面1〇3 並藉由黏著層120黏貼於基板200之凹槽250内後，基板 200上表面210上的接點240與第二晶粒3〇〇a上的第二凸 塊50a有相近的高度，故使得複數條金屬導線3〇可以以最 099119781 表單編號A0101 第21頁/共71頁 0992034990-0 201201347 小的弧度及最短的長度來將基板2GG上的接點240與第二 明粒30Qa上的第二凸塊5()a電性連接在一起故可以使得 此夕曰曰粒堆疊結構具有最佳之電氣特性。由於多晶粒堆 _Β_、、σ構形成之過程與前述實施例之過程相同故不再重 複說明。同樣地，本實施例也可以選擇地進行一個高分 子材料之充填製程，以形成密封層8 〇 /14 〇於每一個晶粒 1 00a、3〇〇a、3〇〇b、1 〇〇b之間的空間，以穩固堆疊結 構。同時，也可以再進行一封膠製程，以形成一封膠 體90用以覆蓋基板200 '第一晶粒l〇〇a、第二晶粒300a 、第二晶粒3〇〇b、第四晶粒l〇〇b及金屬導線30 ，而第 一晶粒100a及第二晶粒3〇0a與凹槽25〇間的空隙亦同時 被封膠體90填滿。由於，密封層充填製程及封膠製程及 其材料均與前述之實施例相同’故不再重複說明。最後 ’還可以在基板200之下表面220上的複數個外部接點 230上配置錫球26〇，以作為對外之電性連接元件。 [0035]很明顯地，在第6圖的實施例中，可以使用最佳的金屬導 線30長度來連接晶粒3〇(^/3〇!〇1；)上的凸塊5〇3/5〇1)至基 板200上的接點240，使得本實施例具有較佳的電氣 特性及可靠度。再者，經由基板200上的凹槽25〇的配置 ’使得整個多晶粒堆疊封裝結構的高度可以明顯地降低 。更有進者，本實施例也可以類似第3圖，於金屬導線3〇 連接第二晶粒3〇〇a上的第二凸塊50a後，另形成結線凸塊 40於每一條金屬導線30與第二凸塊5〇a的連接點上， 用以增強金屬導線30的接合強度並提供後續覆晶接合緩 衝效果。如此，可以使得多晶粒堆疊結構在電極處具有 099119781 表單編號A0101 第22頁/共Ή頁 0992034990-0 201201347 [0036] 較佳的熱膨脹係數的匹配，可以增加封裝體的可靠度。 再接著，請參考第7圖，係本發明之多晶粒堆疊封裝結構 之再—實施例之剖面示意圖。如第7圖所示，首先，係將 三個第5A圖之具有複數個直通矽晶栓塞330之晶粒300 垂直堆疊成一體，其堆疊方式係在第5A圖之晶粒300之每 〇 —個直通矽晶栓塞3 30之第一端331上分別對應地 形成一個凸塊50 ;然後再將一個晶粒300之凸塊50與 另一個晶粒300之直通矽晶栓塞3 30第二端333分別對 應電性連接，之後再將此三個晶粒300之堆疊結構與第 2C圖之晶粒100形成電性遠撫，奴_成第二雄疊結構，其 中’此第一堆疊結構是將晶粒3〇〇丄的直通石夕晶栓塞 330之第一端333與晶粒100的凸塊20對應連接在一起。 再接著，將第一堆疊結構中位於最上面的晶粒3〇〇上的 凸塊50藉由複數條金屬導線30電性連接g基板2〇〇上的接 點240 ，而形成此金屬導線30之方式，可以選擇逆打線 製程來執行。 Ο [0037] 此外，以同樣的製巍方式，另外.將三個第5A圖之具有複 數個直通碎晶栓塞330之晶粒3〇〇垂直堆疊成一體， 乂後再將此二個晶粒3〇〇之堆疊結構與第⑼圖之晶粒1〇〇 電性連接，以形成一個第二堆疊結構；由於其形成此第 二堆疊結構過程與形成第一堆疊結構之過程是相同的， 故不再重複說明。接著，再將此第二堆疊結構以覆晶 方式’將第二堆叠結構上所曝露的複數個凸塊5〇分別對 應連接至金屬導線3(UX卩第—堆疊結構上所曝露的複 數個凸塊50，以形成-個由八個晶粒⑽/3嶋堆叠而 099119781 表單編號A0101 第23頁/共71頁 0992034990-0 201201347 成的多晶粒堆疊結構，如第7圖所示。同樣地，也可以選 擇地進行一個高分子材料之充填製程，以形成密封層 80/1 40於第一堆疊結構與第二堆疊結構之間的空間以及 每個晶粒1 00/300之間，以穩固此多晶粒堆疊結構。接著 ，再進行一封膠製程，以形成一封膠體90用以覆蓋基 板20 0、八個晶粒100/300及金屬導線30。由於，密封層 充填製程及封膠製程及其材料均與前述之實施例相同， 故不再重複說明。最後，還可以在基板200之下表面220 上的複數個外部接點230上配置錫球（未顯示於第7圖中 )，以作為對外之電性連接元件。很明顯地，當此堆 疊結構中的每一個晶粒1 00/300均為1Gb DRAM時，則此 多晶粒堆疊封裝結構即成為一個8Gb DRAM之產品，可以 將其應用在可攜式電子產品中，例如：筆記型電腦、3G 手機、個人數位助理以及遊戲機。 [0038] 此外，要特別說明的是當前述之實施例中的凸塊20、50 使用一種軟性金屬作為材料時，例如金，即可藉由軟性 金屬之低硬度、高韌性及良好的順應共平面特性，使得 在進行多晶粒垂直堆疊時，可以在電極（即凸塊）的接合 界面上去吸收因為金屬電極材料間熱膨脹係數不匹配， 而在橫向與縱向所產生的變形，也可以有效去克服金屬 電極材料間粗糙度的問題，故可有效地增加多晶粒垂直 堆疊之製程及產品的可靠度。 [0039] 接著，請參考第8A圖，係本發明之多晶粒堆疊封裝結構 形成系統級封裝結構之剖面示意圖。首先，如第8A圖所 示，其基板200之結構與第4圖中的基板200相同，其上 099119781 表單編號A0101 第24頁/共71頁 0992034990-0 201201347
099119781 表面210上定義有一晶粒設置區（圖未顯示）並配置有複數 個接點240，晶粒設置區内係形成一凹槽250，而這些接 點2 4 0係位於晶粒設置區之外’其中，此凹槽2 5 〇的長度 及寬度大於晶粒100的長度及寬度。在本實施例中，係先 將一個控制晶粒500設置於凹槽250内，並將控制晶粒 500與基板200形成電性連接，控制晶粒500與基板2〇〇電 性連接的方式可以用覆晶方式，將控制晶粒5〇〇之主動面 面對基板200並與基板2〇〇設置於凹槽250底部的複數個 端點（未顯示於圖中）電性連接。也可以選擇將控制晶 粒500以背面黏貼衿四槽25〇内，並以打線方式形成導線 來電性連接控制晶粒500主動面上的銲墊至基板2〇〇設置 於凹槽250底部的端點（未顯示於圖中;），然後，在控制 晶粒500主動面上鋪設F〇w(Film_〇ver_wire)薄膜以包 覆導線（未顯示於圖中）。接著，將一個第2B圖之第 一晶粒100a ，以其背面1〇3並藉由艇著層12〇黏貼於 控制晶粒500之背面或直接以其背面103黏貼於F0W薄膜 上。接著，可以選擇逆打線製程，以複數條金屬導線 來將第—晶粒100&上的凸塊2〇a電性連接至基板2〇〇上 的接點24G。彼明顯地，當基板2〇〇之凹槽250經過適當 的又十例士 . §第—晶粒10〇3黏貼於控制晶粒500 之背面或F0W薄膜上後，基板2〇〇上表面2ι〇上的接點 240與第_晶粒1〇〇£1上的凸塊心有相近的高度，故使 得複數條金科、物可㈣料祕度及最㈣長度來 將基板200上的接點240與第一晶粒l〇〇a上的凸塊20a 電性連接在—起，故可以使得此W粒堆4結構具有最 佳之電氣雜。再接著，將-個與第2B®相同的第二晶 表單編號A0101 $ 5 1/共 71 頁 0992034990-0 201201347 粒100b，以覆晶方式將其上之凸塊20b對應連接至金屬導 線30以及固定在凹槽250中的第一晶粒100a上的凸塊20a ，以形成一個多晶粒堆疊結構。同樣地，也可以選擇地 進行一個高分子材料之充填製程，以形成密封層80於兩 個晶粒100a、100b之間，以穩固堆疊結構。接著，再 進行一封膠製程，以形成一封膠體90用以覆蓋基板200 、第一晶粒100a、第二晶粒100b及金屬導線30，而控制 晶粒500及第一晶粒100a與凹槽250間的空隙亦同時被封 膠體90填滿。由於，密封層充填製程及封膠製程及其材 料均與前述之實施例相同，故不再重複說明。最後，還 可以在基板200之下表面220上的複數個外部接點230上 配置錫球2 6 0，以作為對外之電性連接元件。很明顯地， 藉由控制晶粒500的配置，使得本實施例之多晶粒堆疊封 裝結構形成一個系統級封裝（SiP)，而當每一個晶粒 100均為一個1Gb DRAM時，本實施例的多晶粒堆疊封裝 結構即可藉由控制晶粒500來控制2Gb DRAM之存取，以 達到較大容量及較高操作速度與較大頻寬之特性。故可 以將其應用在可攜式電子產品中，例如：筆記型電腦、 3G手機、個人數位助理以及遊戲機。 [0040] 再接著，請參考第8B圖，本發明之多晶粒堆疊封裝結構 形成系統級封裝結構之另一實施例之剖面示意圖。很明 顯地，第8B圖與第8A圖間的差異僅在於：第8B圖係在控 制晶粒500設置於基板200之凹槽250内，並與基板200形 成電性連接後，再與四個堆疊成一體的晶粒1 00/300固接 成一體；其中控制晶粒500與基板200電性連接的方式以 099119781 表單編號A0101 第26頁/共71頁 0992034990-0 201201347 及與晶粒10 0固接之方式傲 人興第8Α圖相同；此外，堆疊成 一體的四個晶粒1〇〇/3〇〇 • 、 堆疊過程及結構與第5Ε圖相 同欠不再头述*明顯地，藉由控制晶粒⑽的配置， ，得本實關之多晶封裝結獅成—個系統級封 裝（SiP )，而當每_個曰 個日日教均為一個1Gb DRAM時，本 實施例的多晶粒堆疊封萝 展、、°構即可藉由控制晶粒500來控 制4Gb DRAM之存取，以、去 運到較大容量及較高操作速度盘 較大頻寬之特性。故可以將 Ο [0041] J从將其應用在可攜式電子產品中 ’例如：筆記型電腦、3g 于機、個人數位助理以及遊戲 機。 本發明之多晶粒堆疊封裝結構 形成系統級封裝結構之定 ^ 乂另一實施例之剖面示意圖。第8〇 圖與第8A圖相同地’於基板2〇〇之晶粒設置區内係形成 凹槽25Q ’並且將1控制晶粒500設置於凹槽25〇内 ’:控制晶粒5。。與基板2〇〇形成電性連接，控制晶粒 Ο 5〇0與基板200電性連接的方式與料細圖相同1 後，先使用-充填材料部份充填於凹槽25〇中以形成一 覆蓋層280將控制晶粒500覆蓋並充填控制晶粒500與凹 槽250間的空隙。之後，再於覆蓋層⑽上形成如第㈣ 中的多晶粒堆疊結構。由於多晶粒堆疊結構形成之過程 與前述實施例之過程相同，故不再重複說明。 [0042] 099119781 再接著，請參考第8D圖’本發明之多晶粒堆疊封裝結 構形成系統級封裝結構之再一實施例之剖面示意圖y'k 明顯地’第8D圖與第8C圖的結構相同，㈣晶邮〇〇設 置於凹槽25G内；然後’使用—充填材料部份充填於凹槽 第27頁/共71頁 表單蝙號A0101 0992034990-0 201201347 250中’以形成一覆蓋層280將控制晶粒500覆蓋並充填 控制晶粒5〇〇與凹槽250間的空隙；而後，再於覆蓋層 280上形成與第8B圖相同之四個晶粒1 00/300之堆疊結構 。由於控制晶粒500與基板200電性連接的方式與前述第 8A圖相同’且多晶粒堆疊結構形成之過程與前述實施例 之過程亦相同，故不再重覆說明。 [0043] [0044] 099119781 很明顯地’藉由控制晶粒5〇〇的配置，使得本實施例之多 晶粒堆疊封裝結構形成一個系統級封裝（SiP)，而當每 —個晶粒均為一個1 Gb DRAM時，本實施例的多晶粒堆疊 封裝結構即可藉由控制晶粒500來控制2Gb DRAM (如第 8C圖的結構）或是4GbDRAJi (第8D圖的結構）之存 取，以達到較大容量及較高操作速度與較大頻寬之特性 。故可以將其應用在可攜式電子產品中，例如：筆記型 電腦、3G手機、個人數位助理以及遊戲機。 再接者，請參考第9圖，本φ明之多晶稗雄疊封裝結構形 成系統級封裝結構之再一實施例之剖面示意圖。如第9圖 所不，其係在第5Ε圖之多晶粒堆疊結構之最上層晶粒 10〇(第四晶粒l〇〇b)之背面1〇3上，再黏貼上一個控制 阳粒5〇〇 ’然後’再以另一打線製程將控制晶粒5⑽上的 複數個銲塾510電性連接至基板200之上表面210的接點 240 °因此，本實施例也係形成一種系統級封裝，故可藉 由控制晶粒500來控制2Gb DRAM之存取，以達到較大容 量及較高操作速度與較大頻寬之特性。 接者’請參考第10A圖至第1〇D圖’係本發明之具有複數 固直通硬晶栓塞之多晶粒堆疊結構之再__實施例之剖面 表單編號細1 第28頁/共71頁 0992034990-0 [0045] 201201347 示意圖。首先，如第m圖所示，為本發明之一具有複數 個直通石夕晶栓塞之晶粒4〇〇的剖面示意圖。晶粒綱具 有主動面401以及相對於主動面401的背面403，並且於 晶粒400上形纟複數個貫穿主動面401及背面403的垂 直貫穿孔’於每―垂直貫穿孔中it-步形成直通石夕晶 检塞450以使主動面401與背面403間相互電性連接，而 形成貫穿孔的方式及直m⑪晶栓塞偏之材料與第湖 相同。在本實施例中，此複數個直通矽晶栓塞450於主 動面401形成第一端451並於背面4〇3形成第二端似，而 於部份這些直通石夕晶检塞45〇的第二端453上形成凸出晶 粒400背面403的凸塊457，而部份這些直通矽晶栓塞 450的第一端451也形成凸出晶粒4〇〇主動面4〇1的凸塊 455。而這些凸塊455及凸塊45?可以為直通矽晶栓塞45〇 之一部分，即與直通矽晶栓塞45〇相同^^料一體成型，也 可以另外以其他導電材料分別形成於直通石夕晶栓塞45〇 之第一端451及第一端4:53上。然後，將複數個與第i〇A 圖相同結構的晶粒400進行垂直'堆叠，以形成一堆疊結構 400Α，如第10Β圖所示。而第10Β圖之堆疊方式，係將每 一個上層晶粒400之複數個直通矽晶栓塞450第二端 453上的凸塊457與下層晶粒400之複數個直通矽晶栓塞 450第一端451上的凸塊455分別對應地電性連接在一起 。在本實施例中是將四個晶粒4〇〇堆疊形成一多晶粒之堆 疊結構400Α。此外，在另一實施例中’晶粒400之複數個 直通矽晶栓塞450的第一端451上可以不形成凸塊455 ;因此，在此實施例中’第10B圖之堆疊方式，則是將每 一個上層晶粒400之複數個直通碎晶拴塞450第二端 099119781 表單編號A0101 第29頁/共71頁 0992034990-0 201201347 453上的凸塊457直接與下層晶粒4〇〇之複數個直通矽晶 拴塞450之第—端451分別對應連接。 [0046] 接著，將第10B圖之堆疊結構4〇〇A與另一固接於基板2〇〇 之主動面210上的晶粒6〇〇電性連接，如第1〇c圖所示； 其中，晶粒600具有一主動面及相對之一背面，並且以其 背面固接於基板2〇〇之晶粒設置區（圖未顯示）内，複數個 銲墊610配置於晶粒6〇〇主動面之週邊區域上 ，且每一銲 塾610上形成凸塊7〇 ;然後藉由金屬導線3〇將形成在銲墊 610上的凸塊7〇與基板2〇〇之主動面21〇上的複數個接點 240電性連接；接著’將堆鲞結構400A與晶粒600形成電 性連接’其電性連接方式是將堆疊結構4〇〇A的最下層晶 粒400的直通矽晶栓塞450第二端453上的凸塊457分別對 應連接金屬導線30及晶粒600上之凸塊70，即可形成第 10C圖之多晶粒之堆疊結構。要特別說明的是在本實施例 、.丨 中’晶粒400中位於中間區域之複數個直通矽晶栓塞 450係可透過晶粒400内部之線路（圖未顯示）電性連接至 位於週邊區域之直通矽晶栓搴450，接著再藉由形成於 週邊區域之直通矽晶栓塞450上的凸塊457對應連接金 屬導線3 0及晶粒6 〇 0上之凸塊7 0。在本實施例中，晶粒 600可以是與晶粒1 00/300具有相同功能之晶粒，例如： DRAM ;而晶粒600也可以是與晶粒1 00/300具有不相同功 能之晶粒’例如：快閃記載體（Flash Memory)或是一 個無功能之虛晶粒（dummy die)，另外晶粒60 0也可以 是控制晶片或其他特殊用途晶片（ASIC)，如數位訊號處 理器（DSP)、中央處理器（CPU)、微處理機控制單元 099119781 表單編號A0101 第30頁/共71頁 0992034990-0 201201347 (MCU)等，對此，本發明並不加以限制β [0047] 接著，本實施例也可以選擇地進行一個高分子材料之充 填製程，以形成密封層140於堆疊結構4〇〇Α的晶粒400之 間，以及密封層80於堆疊結構400Α與晶粒600之間，以 穩固此多晶粒之堆疊結構。接著，也可以再進行一封膠 製程，以形成一封膠體90用以覆蓋基板2〇〇、堆疊結構 400Α、晶粒600與金屬導線30。由於，密封層充填製程 Ο 及封膠製程及其材料均與前述之實施例相同，故不再 重複說明。最後’還可以在基板2〇〇之下表面220上的 複數個外部接點230上配置錫球260，以作為對外之電性 連接元件，如第10C圖所示。、 [0048] 此外，本發明還可以在第10C圓之基板2〇〇中，進—步喪 入一個控制晶粒500 ’如第10D圖所示，其中將控制晶粒 500形成於基板200中的方式與第21圖相同，故不再重覆 [0049]
說明。 請再參考第11圖，係本發明之具有複1數個直通矽晶栓 塞之多晶粒堆疊結構之再—實，施例的剖面示意圖。如 第11圖所示’其與第10(：圖兩者在堆疊結構4〇〇Α、晶粒 與複數條金屬導線30的結合相同，而其間之差異在於 基板200。在本實施例中的基板200與第4圖中的基板2〇〇 結構相同，其上表面21〇上定義有一晶粒設置區（圖未顯 不）並配置有複數個接點240，晶粒設置區内形成〜凹槽 250 ’而這些接點240係位於晶粒設置區之外，其中，此 凹槽250的長度及寬度大於晶粒600的長度及寬度。很明 099119781 顯地’當第U圖中的晶粒600以其背面並藉由黏著層12〇 表單編號Α0101 第31頁/共71頁 0992034990-0 201201347 固接於基板200之凹槽250中之後，係藉由例如逆打線製 程所形成之複數條金屬導線30來將晶粒60Q之銲墊610上 的凸塊7 0電性連接至基板2 〇 〇上的接點2 4 〇。很明顯地’ 當基板200之凹槽250經過適當的設計，例如：將凹槽 250之深度設計成與晶粒6〇〇的厚度相近，因此，當晶粒 600固接於基板200之凹槽250後，基板2〇〇上表面210上 的接點240與晶粒600上的凸塊70有相近的高度，故使得 複數條金屬導線3 0可以以最小的弧度及最短的長度來將 基板200上的接點240與晶粒600上的凸塊電性連接在 一起，故可以使得此多晶粒堆養結構具有最佳之電氣特 性。由於多晶粒堆疊結構形成之過程與前述實施例之過 程相同，故不再重複說明。同樣地，本實施例也可以選 擇地進行一個高分子材料之充填製程’以形成密封層14〇 、80於堆疊結構400A的晶粒4〇〇之間以及堆疊結構4〇〇a 與晶粒600之間，以穩固多晶粒之堆疊結構。接著也可 以再進行一封膠製程，以敗成4翁膠體9〇用以覆蓋基 板200、堆疊結構4冊A、晶粒pG灰金屬導線3〇，而晶粒 600與凹槽250間的空隙亦同日秦被膠體90填滿。由於， 密封層充填製程及封膠製程及其材料均與前述之實施例 相同，故不再重複說明。最後，再將基板2〇〇之下表面 220上的複數個外部接點23〇上配置錫球26〇，以作為對 外之電性連接元件。 再者，請參考第12圖，係本發明之多晶粒堆疊封裝結 構形成系統級封裝結構之再一實施例之剖面示意圖。 如第12圖所示，其晶粒堆疊結構與第丨丨圖相同，兩者間 099119781 表單編號A0101 第32頁/共71頁 0992034990-0 [0050] 201201347 之差異在於，本實施例中進一步設置一個控制晶粒5 〇 〇於 基板200之凹槽250申，且此控制晶粒500是與基板200形 成電性連接。此控制晶粒500與基板200電性連接的方式 可以以覆晶方式將控制晶粒500之主動面與配置於基板 200之凹槽250底部的複數個端點（未顯示於圖中）電性 連接’或者將控制晶粒500以背面黏貼於凹槽25〇内，並 以打線方式形成導線來電性連接控制晶粒5〇〇主動面上的 銲墊至基板200設置於凹槽250底部的端點（未顯示於圖 中）；然後，可以選擇性地使用一充填材料部份充填於 凹槽250中，以形成一覆蓋層280將控制晶粒50〇覆蓋並 充填控制晶粒500與凹槽25D間的空隙；接著，再於覆蓋 層280上形成如第12圖之多晶粒堆疊對裝結構，以形成一 個系統級封裝結構。 …1|修『 [0051] 〇 以上所述僅為本發明之具體實施例而己並非用以限定 本發明之申請專利範圍；凡其它未脫離本發明所揭示之 精神下所完成之等效改變或修飾，场應包含在下述之申 請專利範圍内。 【圖式簡單說明】 [0052] 第1圖係一完成前段製程之晶圓示意圖； [0053] 第2A圖至第21圖係本發明之多晶粒堆疊封裝結構之一 實施例之剖面示意圖； [0054] 第3圖係本發明之多晶粒堆疊封裝結構之另一實施例之 剔面示意圖； [0055] 第4圖係本發明之多晶粒堆疊封裝結構之再一實施例之 099119781 表單編號A0101 第33頁/共71頁 0992034990-0 201201347 剖面示意圖； [0056] [0057] [0058] [0059] [0060] [0061] [0062] [0063] [0064] [0065] 099119781 第5_至第5Fffi縣發明之具有直、驗塞之多晶粒 堆疊封裝結構之一實施例之剖面示意圖； 第6圖係本發明之具有直通矽晶栓塞之 |<夕晶粒堆疊封裝 結構之另一實施例的剖面示意圖； 第7圖係、本發明之具有直通石夕晶栓塞之多晶粒堆疊封裝 結構之再一實施例之剖面示意圖； 第8A圖及第8D®㈣明之多晶粒堆疊封裝結構形成系統 級封裝結構之剖面示意圖; 第9圖本發明之多晶粒堆叠封裝結構形成系統級封裝 結構之再一實施例之剖面示意圖； 第1〇A圖至第綱圖係本發明之具有直_晶检塞之多晶 粒堆疊封裝結構之再—實施例之剖自示意圖； 第11圖係本發明之具有古 結構之又-實施例之餘之多晶粒堆疊封裝 第12圖本發明之具有 結構形成线分晶栓塞之〇粒堆疊封裝 及 Q之再一實施例之剖面示意圖； 第13A圖及第13B圖係 術之剖面示意圖。 $多晶粒堆疊《結構之先前技 【主要元件符號說明】 晶圓10 表單編號A0101 第34 共71頁 0992034990-〇 201201347 [0066] 晶粒100、100a、100b [0067] 晶粒主動面1 01 [0068] 晶粒背面1 0 3 [0069] 銲墊110 [0070] 黏著層120 [0071] 密封層140 [0072] 〇 [0073] 凸塊20、20a、20b 基板200 [0074] 基板上表面210 [0075] 基板下表面220 [0076] 基板下表面之外部接點230 [0077] 基板上表面接點240 [0078] 基板上凹槽250 ❹ [0079] U- > W, 錫球2 6 0 [0080] 覆蓋層280 · [0081] 金屬導線30 [0082] 具有直通矽晶栓塞的晶粒300、300a、300b [0083] 具有直通矽晶栓塞的晶粒之主動面301 [0084] 具有直通矽晶栓塞的晶粒之背面303 099119781 表單編號A0101 第35頁/共71頁 0992034990-0 201201347 [0085] 直通 梦晶检塞3 3 0 [0086] 直通 矽晶栓塞之第一端331 [0087] 直通 矽晶栓塞之第二端3 3 3 [0088] 結線凸塊40 [0089] 堆疊結構400A [0090] 具有 直通矽晶栓塞的晶粒400 [0091] 具有 直通矽晶栓塞的晶粒之主動面401 [0092] 具有 直通矽晶栓塞的晶粒之背面403 [0093] 直通 矽晶栓塞450 [0094] 直通 矽晶栓塞之第一端451 [0095] 直通 矽晶栓塞之第二端453 [0096] 凸塊455、457 [0097] 凸塊50、50a、50b [0098] 密封層8 0 [0099] 封膠體9 0 [0100] 控制晶粒5 0 0 [0101] 控制晶粒之銲墊510 [0102] 晶粒6 0 0 [0103] 銲墊610 099119781 表單編號A0101 第36頁/共71頁 0992034990-0 201201347 [0104]凸塊70 099119781 表單編號A0101 第37頁/共71頁 0992034990-0

Claims (1)

  1. 201201347 七、申請專利範圍： 1 · -種多晶粒堆疊封裝結構，包括：—基板，具有一上表 面及-下表面，該上表面上定義一晶粒設置區及配置有複 數個接點，該等接點位於該晶粒設置區之外；一第一晶粒 ’具有-主動面及相對該主動面之一背面，該第一晶粒係 以該背面設置於該晶粒設置區，該主動面上配置有複數個 第-銲塾且該等第-銲塾上形成一第一凸塊；複數條金屬 導線，用以連接該等第一凸塊至該等接點；一第二晶粒， 具有-主動面及相對該主動面之一背面，該主動面上配置 有複數個第二銲墊，該等第二銲墊上形成一第二凸塊，該 第二晶粒係以該主動面面對該第一晶粒之該主動面接合該 第一晶粒，使該等第二凸塊分別對應連接該等金屬導線及 該等第一凸塊；一封膠體，用以覆蓋該基板、該第一晶粒 、該第二晶粒及該等金屬導線。 2 .如申請專利範圍第1項所述之封裝結構，其中該等第一銲 墊係位於該第一晶粒之該主動面之中央區域及該等第二銲 墊係位於該第二晶_之該主動面之申央區域。 3. 如申請專利範圍第1項所述之封裝結構，其進一步包含一 控制晶粒，該控制晶粒係嵌埋於該基板之中並與該基板形 成電性連接。 4. 如申請專利範圍第1項所述之封裝結構，其中該等金屬導 線與該等第二凸塊之間進一步配置有至少一第三凸塊。 5 ·如申請專利範圍第4項所述之封裝結構，其中該等第—凸 塊、第二凸塊及第三凸塊係為電鍍凸塊、無電鍍凸塊、結 線凸塊、導電聚合物凸塊或金屬複合凸塊。 099119781 表單編號A0101 第38頁/共71頁 0992034990-0 201201347 6 .如申請專利範圍第1項所述之封裝結構，其中該第一晶粒 7 ❹ 〇 與該第二晶粒之間形成有一密封層。 .一種多晶粒堆疊封裝結構，包括：一基板，具有一上表面 及一下表面，該上表面上定義一晶粒設置區及配置有複數 個接點，該等接點位於該晶粒設置區之外；一第一晶粒， 具有一主動面及相對該主動面之一背面，該第一晶粒係以 該背面設置於該晶粒設置區，該主動面上配置有複數個第 一鲜塑且該等第一鲜塾上形成一第一凸塊；一第二晶粒， 具有一主動面及相對該主動面之一背面以及複數個直通矽 晶栓塞，該等直通矽晶栓塞係貫穿該第二晶粒以使該主動 面與該背面間相互電性連接，該主動面上形成複數個第二 凸塊分別連接該等直通矽晶栓塞，其中該第二晶粒係以該 背面面對該第一晶粒之該主動面接合該第一晶粒，使該等 直通矽晶栓塞分別對應連接該等第一凸塊；複數條金屬導 線，用以連接該等第二凸塊至該等接點；一第三晶粒，具 有一主動面及相對該主動面之一背面以及複數個直通矽晶 栓塞，該等直通矽晶栓塞係貫穿該第三晶粒以使該主動面 與該背面間相互電性連接，該主動面上形成複數個第三凸 塊分別連接該等直通矽晶栓塞，其中該第三晶粒係以該主 動面面對該第二晶粒之該主動面接合該第二晶粒，使該等 第三凸塊分別對應連接該等金屬導線及該等第二凸塊；一 第四晶粒，具有一主動面及相對該主動面之一背面，該主 動面上配置有複數個第二銲墊，且該等第二銲墊上形成一 第四凸塊，該第四晶粒係以該主動面面對該第三晶粒之該 背面接合該第三晶粒，使該等第四凸塊分別對應連接該第 三晶粒之該等直通矽晶栓塞；一封膠體，用以覆蓋該基板 099119781 表單編號A0101 第39頁/共71頁 0992034990-0 201201347 、該第一晶粒、該第二晶粒、 曰 ^ °茨弟一日日粒该弟四晶粒及 §亥等金屬導線。 如申請專利範圍第7項所述之封裝結構，其中該等第-銲 系位於該第—晶粒之該主動面之中央區域及該等第二鲜 系位於及第四晶粒之該主動面之中央區域，該等直通石夕 晶栓塞係分別設置於該第二晶粒及該第三晶粒的中央區域 •如申請專利範圍第7項所述之封裝結構，其進-步包含一 控制晶粒，該控制晶粒係嵌埋於該基板之中並與該基板形 成電性連接。 10，如申請專利範圍第7項所述之封裝結構，其中該等金屬導 線與該等第三凸塊之間進—步配置有至少一第五凸塊。 .如申凊專利範圍第10項所述之封裝結構，其中該等凸塊係 為電錢凸塊、無電鍍凸塊、結線凸塊、導電聚合物凸塊或 金屬複合凸塊。 12 . 13 . 099119781 如 申請專利範圍第7項所歧封翁構，其中該等晶粒之 間分別形成有一密封層。 —種多晶粒堆疊封裝結構，邊:―基板，具有—上表面 及下表面’該上表面上定義一晶粒設置區及配置有複數 個接點’該晶粒設置區内形成一凹槽，該等接點位於該晶 粒設置區之外；一第一晶粒，具有一主動面及相對該主動 面之-背面’該第一晶粒係以該背面設置於該凹槽中該 主動面上配置有複數個第—銲墊且該㈣-銲墊上形成j 第-凸境；複數條金屬導線’用以連接該等第一凸塊至該 等接點；―第二晶粒，具有—主動面及相對該主動面之二 背面，該主動面上配置有複數個第二銲墊，料第二鲜整 表單編號A0101 第40頁/共71頁 09920341 201201347 上形成一第二凸塊，該第二晶粒係以該主動面面對該第— 晶粒之該主動面接合該第一晶粒，使該等第二凸塊分別對 應連接該等金屬導線及該等第一凸塊；一封膠體，用以覆 蓋該基板、該第一晶粒'該第二晶粒及該等金屬導線。 14 .如申請專利範圍第13項所述之封裝結構，其中該等第—銲 墊係位於該第一晶粒之該主動面之中央區域’及該等第二 銲墊係位於該第二晶粒之該主動面之中央區域。 15 . —種多晶粒堆疊封裝結構，包括：一基板’具有—上表
    面及一下表面，該上表面上定義一晶粒設置區及配置有複 數個接點，該晶粒設置區内形成一凹槽，該等第一端接點 位於該晶粒設置區之外；一第一.晶粒’具有一主動面及 相對該主動面之一背面，該第一晶粒係以該:背面設置於該 凹槽中，該主動面上配置有複數個'第一銲墊且該等第一銲 墊上形成一第一凸塊；一第二晶粒，具有一主動面及相對 該主動面之一背面以及複數個直通碎晶检塞，該等直通石夕 晶栓塞係貫穿該第二晶粒以使讓主動面與，該背面間相互電 性連接，該主動面上形成複數個第二凸塊分別連接該等直 通矽晶栓塞，其中該第二晶粒係以該背面面對該第_ B船 之該主動面接合該第一晶粒，使該等直通石夕晶检塞分別對 應連接該等第一凸塊；複數條金屬導線，用以連接該等第 二凸塊至該等接點；一第三晶粒，具有一主動面及相對該 主動面之一背面以及複數個直通矽晶栓塞，該等直通石夕晶 099119781 栓塞係貫穿該第三晶粒以使該主動面與該背面間相互電性 連接，該主動面上形成複數個第三凸塊分別連接該等直通 矽晶栓塞，其中該第三晶粒係以該主動面面對該第二晶粒 之該主動面接合該第匕·晶粒，使該等第三凸塊分別對應連 表單編號A0101 第41頁/共Π頁 0992034990-0 201201347 接。亥荨金屬導線及s亥等第二凸塊；一第四晶粒，具有一 主動面及相對該主動面之一背面，該主動面上配置有複數 個第二銲墊，該等第二銲墊上形成一第四凸塊，該第四晶 粒係以該主動面面對該第三晶粒之該背面接合該第三晶粒 ，使該等第四凸塊分別對應連接該第三晶粒之該等直通矽 晶栓塞；一封膠體，用以覆蓋該基板、該第一晶粒、該第 —晶粒、該第三晶粒、該第四晶粒及該等金屬導線。 16 .如申請專利範圍第15項所述之封裝結構，其中該等第一銲 墊係位於該第一晶粒之該主動面之中央區域，該等第二銲 墊係位於該第四晶粒之該主動面之中央區域，以及該等直 通石夕晶栓塞係分別設置於該第二晶粒及該第三晶粒的中央 區域。 17 .如申請專利範圍第13或15項所述之封裝結構其更進一 步包含-控制晶粒設置於該凹槽内並位於該第一晶粒與該 基板之間，該第一晶粒係以該背面直接固接於該控制晶粒 上’該控制晶粒係與該基板途抵連接。 18 . 如申請專利範圍第13或15項所述之封裝結構，其更進一 步包含-控制晶粒設置於該凹槽内並位於該第一晶粒與該 基板之間’該控制晶粒被一覆蓋層所包覆，該第一晶粒係 固接於該覆蓋層上，該控制晶粒係與該基板電性連接。 19 . '20 . 21 . 如申請專利範圍第15項所叙封裝結構，其中該等金屬導 線與該等第三凸塊之間進—步配置有至少—第五凸塊。 如申請專職圍第13項所述之封裝結構，其中該等金屬導 線與該等第二凸塊之間進一步配置有至少一第三凸塊。 099119781 如申請專利範圍第19或20項所述之封裝結構 凸塊係為電鍍凸塊 '無電鍍凸塊、結線凸塊 表單編號A0101 第42頁/共71頁 ’其中該等 、導電聚合物 0992034990-0 201201347 22 . 23 . Ο ο 099119781 0992034990-0 凸塊或金屬複合凸塊。 ㈣4㈣圍第13或15項所述之封裝 晶粒之間分別形成有-密封層。 ’其中該等 —種多晶教堆疊封襄結構，包括： :及-下表面，該上表面上定義一晶粒’具有-上表 個接點’該等接點位於該晶粒設置區 <夕卜區及配置有複 具有一主動面及相對該主動面之—背卜，〜第一晶粒 以°亥背面設置於該晶粒設置區，該主動面④第—晶粒係 置有複數姻第_鐸墊且該等第—銲塾 Μ區域上配 複數條金屬導線’用以速接該等第 成帛〜凸塊； 第-阳粒’具有—主動面及相對該主 4等接點；一 數個直通矽晶栓塞每一該直通矽晶丨面以及複 粒以使該主動面與該背面間相互電性係貫穿讀第二晶 矽晶检塞於該主動面形成一第—端並於且每〜該直通 端’而於至少部份該等直通石夕晶检塞之第由形成-第二 一第二凸機’其中該第二晶粒:係α、該'上分別形成 之該主動面接合該第—晶粒，使該等[面對該第一晶粒 接該等金屬導線及該等第一凸塊；一第^*鬼分別對應連 主動面及相對該主動面之一背面以及複數二固晶叙，具有- ，每一該直通發晶栓塞係貫穿該第三晶粒以2發晶栓塞 該背面間相互電性連接，且每—該直树晶栓塞== 面形成一第一端並於該背面形成一第二端，而於至少部份 該等直通♦晶栓塞H上分卿成—第三凸塊，其中 該第三晶粒係以該背面面對該第二晶粒之該主動面接合該 第二晶粒，使該第三晶粒之該等第三凸塊分別對應連接該 第二晶粒之S亥等直通石夕晶栓塞之第一端；一封膠體，用以 表單编號Α0101 第43頁/共71頁 201201347 覆蓋該基板、該第一晶粒、 等金屬導線。 该第—晶粒、該第三晶粒及該 099119781 24 如申請專娜㈣23項所叙封裝結構，其巾該第二晶粒 更進-步包含複數個第四凸塊，每-該第四凸塊係形成於 該第二晶粒之該等直通矽晶栓塞之第一端，其中該第三晶 粒之該等第三凸塊係分別電性連接該第二晶粒之該等第四 凸塊。 25 .如申請專利範圍第24項所述之封裝結構，其中該等第二凸 塊、第三凸塊及第四凸塊係為該等直通石夕晶检塞之一部分 26 27 28 . 29 . 30 . 31 如申請專利範圍第23項所述之封裝結構，其中該等金屬導 線與該等第二凸塊之間進—步配置有至少—第五凸塊。如申請專利範圍第24或26項所述之封裝結構，其中該等 凸塊係為電鍍凸塊、無電鍍凸塊、結線凸塊、導電聚合物 凸塊或金屬複合凸塊。 如申請專職圍㈣彻義封裝輯，其巾該晶粒設置 區内進-步形成-凹槽’該第—晶粒係設置於該凹槽内。 如申請專利範圍第28項所述之魏結構，其更進一步包含 -控制晶粒設置於該凹槽内並位於該第—晶粒與該基板之 間，該第-晶粒係以該背面直接固接於該控制晶粒上該 控制晶粒係與該基板電性連接。 如申請專利範圍⑽項所述之封裝結構，其更進—步包含 -控制晶粒設置於該凹槽内並位於該第—晶粒與該基板之 間，該控制晶粒被一覆蓋層所包覆 ，該第一晶粒係固接於 该覆蓋層上，該控制晶粒係與該基板電性連接。如申請專利範圍㈣項所述之封裝結構，其中該等晶粒 表單編號A0101 苐44頁/共71頁 之 0992034990-0 201201347 間分別形成有一密封層。 Θ () 099119781 表單編號A0101 第45頁/共71頁 0992034990-0
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