TW201135731A - Step soft program for reversible resistivity-switching elements - Google Patents

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201135731 六、發明說明： 【發明所屬之技術領域】 本申請案係關於用於非揮發性資料儲存之技術。 本申請案主張Chen等人於2010年2月23日提出申請之題 為「STEP INITIALIZATION FOR FORMING REVERSIBLE RESISTIVITY-SWITCHING ELEMENTS」之美國臨時申請 案第61/307,245號之權益，該臨時申請案以引用方式併入 本文中。 【先前技術】 各種各樣的材料顯示可逆電阻率切換行為，且同樣地可 適合用於記憶體元件。具有可逆電阻率切換行為之一種類 型的材料稱作電阻改變記憶體（ReRAM)。已提議將過渡金 屬氧化物用於ReRAM。在施加足夠電壓、電流或其他刺激 之後，該可逆電阻率切換材料切換至一穩定低電阻狀態， 該過程有時稱作設定該裝置。此電阻率切換係可逆的，以 使得一適當電壓、電流或其他刺激之後續施加可用於將該 可逆電阻率切換材料返回至一穩定高電阻狀態，該過程有 時稱作重設該裝置。可多次重複此轉換。該低電阻狀態有 時稱作一「接通」狀態。該高電阻狀態有時稱作一「關 斷」狀態。針對一些切換材料，初始狀態係低電阻而非高 電阻。 此等切換材料因在非揮發性記憶體陣列中使用而備受關 注。一種類型的記憶體陣列稱作一交叉點陣列，其係通常 沿X-軸（例如，字線）及沿y-軸（例如，位元線）配置之一記憶 154180.doc

S 201135731 體疋件矩陣。一數位值可儲存為一記憶體電阻（高或低）。 一記憶體單元之記憶體狀態可藉由向連接至選定記憶體元 件之位元線及字線供應適當電壓來讀取。該電阻或記憶體 狀態可讀取為連接至選定記憶體單元之位元線之一輸出電 壓。舉例而言，一個電阻狀態可對應於一資料「〇」.，而另 電阻狀態對應於一資料「丨」。一些切換材料可具有兩個 以上穩定電阻狀態。 用於闡釋切換機制之一個理論係藉由將一電壓施加至記 憶體單元來形成一個或多個導電絲。舉例而言，對於一金 屬氧化物切換元件，該等導電絲可包含一個或多個氧空位 鍵。該等導電絲降低記憶體單元之電阻。該電阻之此初始 降低可稱作「形成」。施加另一電壓可使該等導電絲崩 7，從而增大記憶體單元之電阻。該等絲之崩潰有時稱作 「重设」。施加再另一電壓可修復該等導電絲中之崩潰， 從而再次減小記憶體單元之電阻。對該等絲之崩潰之修復 有時稱作「設定」。 在本文中 董5又及玟疋之操作中之任一者可被視 為一程式化操作。在對-記憶體單元群組之_程式化操作 之後’可能期望該群組具有-精確電阻分佈。然而，二此 習用技術*達成-精確電阻分佈。舉例而言，在減小電阻 之一程式㈣狀後，-些記憶體單元可具有 為低之電阻。 权W期里 一些提議之m技術可能需要—高電流位準以完成續 程式化操作。此可能需要對支援電略之較高電壓及電流要 154180.doc 201135731 求且增加功率消耗。 對於一些提議之技術，可存在各讀取間一單個記憶體單 元中之5賣取電流位準之變化。舉例而言，一些記憶體單元 可表現出各讀取間一 2x或更大之讀取電流變化。 【發明内容】 本文中闡述一種用於操作具有帶有可逆電阻率切換元件 之記憶體單元之非揮發性儲存器之方法及設備。本文中所 揭示之技術可在一程式化操作之後提供可逆電阻率記憶體 單元之一精確電阻分佈。技術可能能夠對於該等程式化操 作中之至少一些操作使用一較低最大程式化電壓。技術可 能能夠對於該等程式化操作中之至少一些操作使用一較低 最大程式化電流。讀取不穩定性可得到減輕。耐久效能可 得到改良。 本文中所揭示之技術可在形成、重設或設定記憶體單元 時使用。在本文中，術語「程式化操作」可包括（但不限 於）形成、重設或設定。在某些實施例中，欲應用於具有 一可逆電阻率切換元件之一記憶體單元之一個或多個程式 化條件係基於其電阻確定。對一個或多個程式化條件之確 定亦可基於一預定演算法，該預定演算法可基於該記憶體 單元之性質。該一個或多個程式化條件可包括一程式化電 壓及電流限制。舉例而言，該程式化電壓之量值可基於 該電阻。作為另一實例’—程式化電壓脈衝之寬度可基於 該電阻。在某些實施例中，程式化期間所使用之一電流限 制係基於該記憶體單元電阻確定。其他程式化條件（例如 154180.doc 201135731 一程式化脈衝之躍遷率）亦可基於該記憶體單元之電阻 【實施方式】 記憶體單元及系統 在論述程式化一記憶體單元之細節之前，將論述一實例 & -己it II單元及系統。圖i A係一記憶體單元雇之一個實 施例之一簡化透視圖，記憶體單元包括與一導引元件204 串聯耦合於一第一導體206與一第二導體2〇8之間的一可逆 電阻率切換元件202。在某些實施例中，導引元件204係二 極體在個實施例中，二極體導引元件204係p-i_n二極 體在個貫施例甲，p_i-n二極體包括換雜區域、本徵 區域及η-摻雜區域。在一個實施例中，二極體導引元件 2〇4係-穿通式二極體。用作一導引元件之一穿通式二極 體可係一 Ν+/ρ鲁裝置或一 ρ+/Ν_/ρ+裝置。在一個實施例 :’二極體導引元件204係一肖特基（Sch〇ttky)二極體。在 一個實施例中，二極體導引元件204係-背對背肖特基二 極體。在某些實施例中，二極體2〇4可由一多晶半導體材 料(諸如多晶矽、鍺)或另一半導體形成。此外，二極體導 引元件204可包括多於一個類型之半導體。舉例而言，二 極體204可由-多晶^錯合金、多晶鍺或任意其他適合之 +導體組合形成。在某些實施例中，二極體導引元件204 中之母-區域242、244、246係由相同材料形成(但不同地 二雜）然、而’不要求每-區域由相同材料形成。舉例而 ° 異質結構可係可行的。 然而，導引元件204不僅限於二極體。在一個實施例 154180.doc 201135731 中，導引元件204係一電晶體。舉例而言，一場效電晶體 (FET)可用於導引元件204。將稍後論述之圖1E繪示其中導 引元件204係一 FET之一記憶體陣列之一部分之一示意圖。 記憶體單元200具有一記憶體元件202，該記憶體元件包 括一可逆電阻率切換材料230、一上部電極232及一下部電 極234。電極232定位於可逆電阻率切換材料23 0與導體208 之間。在一個實施例中，電極232由TiN製成。電極234定 位於可逆電阻率切換材料230與導引元件204之間。在一個 實施例中’電極234由氮化鈦製成，且可用作一障壁層。 記憶體單元200在記憶體單元200之底部處具有一電極 213以促進導引元件2〇4與其他電路元件之間的電接觸。在 一個實施例中，電極213由TiN形成。應注意，可反轉導引 元件204與記憶體元件2〇2之相對位置。舉例而言，導引元 件204可位於記憶體元件202上方。 可逆電阻率切換元件2〇2包括具有可在兩個或更多個狀 態之間進行可逆切換之一電阻之可逆電阻率切換材料 230。舉例而言’該可逆電阻率切換材料在製造時可處於 一初始高電阻狀態中’該初始高電阻狀態可在施加一第一 實體信號時切換至一低電阻狀態。舉例而言，該可逆電阻 率切換元件202可回應於施加一第一數量之能量、電荷、 熱、電壓、電流或其他現象而切換狀態。施加一第二數量 月t* 4 電何、熱、電壓、電流或其他現象可使該可逆電 阻率切換材料返回至高電阻狀態。另一選擇為，該可逆電 阻率切換元件在製造時可處於一初始低電阻狀態中，在施 154180.doc

S -8 - 201135731 加適當能量、電荷、熱、電壓、電流或其他現象時，該低 電阻狀態可逆地可切換至一高電阻狀態。當用於一記憶體 單元時，一個電阻狀態可表示二進制「0」，而另一電阻狀 態可表不二進制「1」。然而’可使用多於兩個資料/電阻 狀態。舉例而言，在先前所併入之美國專利申請公開案第 2006/0250836號中闡述眾多可逆電阻率切換材料及採用可 逆電阻率切換材料之記憶體單元之操作。 在某些實施例中，可逆電阻率切換材料23〇可由一金屬 氧化物形成。可使用各種不同金屬氧化物。該金屬氧化物 可係一過渡金屬氧化物。金屬氧化物之實例包括（但不限 於）NiO、Nb205、Ti02、Hf〇2、Al2〇3、Mg〇x、Cr〇2、 VO、BN及AIN。在一個實施例中，記憶體元件電極232、 234由TiN形成。在2007年6月29日提出申請之題為 「Memory Cell That Employs a Selectively Dep〇sited

Reversible Resistance Switching Element and Methods of Forming The Same」之美國專利申請公開案2〇〇9/〇〇〇1343 中可發現關於使用可逆電阻率切換材料製造一記憶體單元 之更多資訊，該專利申請公開案據此以全文引用方式併入 本文中。 導體206及208可包括任一合適導電材料，例如鎢、任一 適瘙金屬、重摻雜半導體材料、一導電石夕化物、一導電石夕 化物-鍺化物、一導電鍺化物或類似材料。在圖丨A之實施 例中，導體206及208係軌道形狀且沿不同方向延伸（例 如，大體彼此垂直卜可使用其他導體形狀及/或組態。在 154180.doc 201135731 某些實施例中，障壁層、黏合層、抗反射塗層及/或類似 層（未顯示）可與導體206及208一起使用以改良裝置效能及/ 或輔助裝置製造。 雖然在圖丨八中將可逆電阻率切換元件2〇2顯示為定位於 導引元件204上方，但將應理解，在替代實施例中可將可 逆電阻率切換元件202定位於導引元件2〇4下方。 圖1B係由圖1A之複數個記憶體單元2〇〇形成之一第一記 憶體層級214之一部分之一簡化透視圖。為簡便起見，未 單獨顯示可逆電阻率切換元件2〇2及導引元件2〇4。記憶體 陣列214係一「交又點」陣列，該陣列包括在其等之間耦 合有多個記憶體單元之複數個第一導體2〇6(例如，位元線） 及複數個第二導體208(例如，字線）（如圖所示）。可使用其 他§己憶體陣列組態，如可使用多個記憶體層級。 圖1C係一單體式三維陣列216之一部分之一簡化透視 圖，該單體式三維陣列包括定位於一第二記憶體層級22〇 下方之一第一記憶體層級218。在圖ic之實施例中，每一 §己憶體層級218及220包括呈一交叉點陣列之複數個記憶體 單元200。應理解，第一與第二記憶體層級218與22〇之間 可存在額外層（例如，一層級間電介質），但為簡明起見未 將其顯示於圖1C中。可使用其他記憶體陣列組態，如可使 用額外記憶體層級。 在某些貫施例中，記憶體層級可如美國專利第6,952,〇3〇 號「High-Density Three-Dimensional Memory Cell」中所 闡述形成’該專利據此以全文引用之方式併入本文中。例 154180.doc •10· 201135731 如，一第一記憶體層級之上部導體可用作一第二記憶體層 級之下部導體，該第二記憶體層級定位於第—記憶體層級 上方’如圖1D所示。 一單體式三維記憶體陣列係其中多個記憶體層級形成於 一單個基板（例如一晶圓）上方而無介入基板之一個記憶體 陣列。形成一個記憶體層級之層直接沈積或生長在現有之 一個或多個層級之層上方。與此相反，堆疊式記憶體已藉 由在單獨基板上形成記憶體層級並將該等記憶體層級彼此 上下黏合構造而成，如在Leedy之美國專利第5,915，167號 「Three Dimensional Structure Memory」中。可使該等基 板在接合之前變薄或自該等記憶體層級移除，但由於該等 記憶體層級最初形成於單獨基板上方，此等記憶體並非真 正的單體式三維記憶體陣列。 圖1A至圖1D顯示根據所揭示配置呈一圓柱形狀之記憶 體單元及呈軌道形狀之導體。然而，本文中所闡述之技術 並不限於用於一記憶體單元之任何一個特定結構。亦可使 用其他結構來形成包括可逆電阻率切換材料之記憶體單 元。舉例而έ，以下專利提供可適於使用可逆電阻率切換 材料之記憶體單元之結構之實例··美國專利6,952,〇43 ;美 @#^ 6,951,780； ^1^^ 6,034,882； ^1^^ 6,420,215； 美國專利6,525，953 ;及美國專利7,〇81,377。 如先前所提及，並不要求導引元件2〇4為二極體。圖1Ε 繪不使用FET作為導引元件2〇4之一記憶體陣列之一部分之 一不意圖之一個實施例。每一記憶體元件2〇〇包括一可逆 154180.doc 201135731 電阻率切換元件202及如所述係一 FET之一導引元件2〇4。 每-記憶體單元2難存m線與—找之間。選定 記憶體單元200駐存於-選定字線與一選定位元線之間。 選疋記憶體單元200之FET連接至選定閘極線。施加至選定 閘極線之電壓控制允許流動穿過可逆電阻率切換元件 之電流。舉例而言，可選擇閘極電壓以將穿過可逆電阻率 切換元件2 0 2之電流限制至一期望位準。 圖2係繪示可實施本文中戶斤閱述之技術之一記憶體系統 300之一個實例之一方塊圖。記憶體系統3〇〇包括可係二維 或二維記憶體單元陣列之一記憶體陣列3〇2，如上文所闡 述。在一個實施例中，記憶體陣列3〇2係一單體三維記憶 體陣列。記憶體陣列302之陣列端子線包括組織為若干列 之各層字線及組織為若干行之各層位元線。然而，亦可實 施其他定向。 記憶體系統300包括列控制電路32〇，該列控制電路之輸 出308連接至記憶體陣列302之各別字線。列控制電路32〇 自系統控制邏輯電路330接收一群組之Μ個列位址信號及 一個或多個各種控制信號，且通常可包括用於讀取及程式 化（例如’設定及重設）操作兩者之諸如列解碼器322、陣列 端子驅動器324及區塊選擇電路326等電路。記憶體系統 300亦包括行控制電路310 ’該行控制電路之輸入/輸出3〇6 連接至記憶體陣列302之各別位元線。行控制電路306自系 統控制邏輯330接收一群組之Ν個行位址信號及一個或多個 各種控制信號，且通常包括諸如行解碼器3 12、陣列端子 -12- 154180.doc

201135731 接收器或驅動器314、區塊選擇電路316以及讀取/寫入電 路及1/〇多工器等電路。在一個實施例中，行解碼器312係 可逆極性解碼器電路。在一個實施例中，列解碼器3 係一可逆極性解碼器電路。在一個實施例中，一可逆極性 解碼器電路在一個模式中具有低態有效輸出且在另一模式 中具有高態有效輸出。於在2006年12月31日提議之美國專 利7,542,370中闡述可逆極性解碼器電路之其他細節，該專 利以全文引用方式併入本文中。 系統控制邏輯3 3 0自一主機接收資料及命令且向該主機 提供輸出資料。在其他實施例中，系統控制邏輯33〇自一 單獨控制器電路接收資料及命令，且向彼控制器電路提供 輸出資料，其中該控制器電路與該主機通信。系統控制邏 輯330可包括一個或多個狀態機、暫存器及用於控制記憶 體系統300之操作之其他控制邏輯。 併入有一記憶體陣列之積體電路通常將該陣列細分為若 干子陣列或區塊。可進一步將區塊一起分組成含有（舉例 而言）16個、32個或不同數目個區塊之隔艙。一 3_D記憶體 中之每一區塊可具有諸多記憶體單元層。舉例而言，一區 塊可包括8個層。每一層可包括數百個或數千個位元線及 字線。舉例而言，一層可具有約一千個位元線及約八千個 字線。在某些實施方案中，存在與每一位元線相關聯之— 位凡線驅動器。應注意，兩個或更多個位元線之間可共用 一既定驅動器。亦應注意，不要求一既定位元線僅具有與 其相關聯之一個驅動器。在某些實施方案中，該等驅動器 154180.doc 201135731 中之某二驅動器係實體地位於該等位元線之一個端上且其 他驅動器位於該等位元線之另一端上。 ^ 如通常使用’-子陣列係—連續記憶體單元群組，其具 有通常未被解碼器、驅動器、感測放大器及輸入/輸出電 路阻斷之連續字線及位元線。這樣做係出於各種原因中之 任原因舉例而言，因字線及位元線之電阻及電容而起 且向下遍曆此等線之信號延遲（亦即，RC延遲）在一大陣列 中可係非书顯著》可藉由將—較大陣列細分成—群組之較 j子陣歹】以便減小每—字線及/或每_位m之長度來減 ^此等RC延遲。作為另-實例，與存取—群組之記憶體 單元相關聯之功率可指示在一既定記憶體循環期間可同時 存取之記憶體單元數目之一上限。因此，通常將一大記憶 體陣列細分成較小子陣列以減少同時存取之記憶體單元之 數目。然而，為易於說明，亦可同義地使用一陣列與子陣 列以指代具有通常未被解碼器、驅動器、感測放大器及輸 入/輸出電路阻斷之連續字線及位元線之一連續記憶體單 元群組。一積體電路可包括一個或多於一個記憶體陣列。 在一個貫施例中，繪示於圆2中之所有組件係配置於一 單個積體電路上。舉例而言，系統控制邏輯33〇、行控制 電路310及列控制電路320係形成於一基板之表面上，且記 憶體陣列302係形成於該基板上方（且因此，在系統控制邏 輯330、行控制電路310及列控制電路32〇上方）之一單體三 維記憶體陣列。在某些情況中，控制電路之一部分可形成 於與記憶體陣列302之某些層相同之層上。 154180.doc -14-

S 201135731 圖3繪示圖解說明用於讀取一記憶體單元之狀態之一個 實施例之一電路。為確定可逆電阻切換元件2〇2所處之狀 態，可施加一電壓且量測所得電流。一較高之經量測電流 指示可逆電阻切換元件202處於低電阻率狀態中。一較低 之經量測電流指示可逆電阻切換元件2〇2處於高電阻率狀 態中。圖3顯示包括記憶體單元45〇、452、454及456之一 5己憶體陣列之一部分，其可基於圖i A、圖1B、圖丨c及圖 1D之實施例。在此實例中，導引元件2〇4係二極體。圖中 繪不諸多位元線中之兩者及諸多字線中之兩者。將用於位 元線中之一者之一讀取電路繪示為經由電晶體458連接至 位元線，此由藉由行解碼器3丨2供應之一閘極電壓控制以 選擇或不選擇對應位元線。電晶體458將位元線連接至一 資料匯流排。寫入電路460(其係系統控制邏輯33〇之一部 刀）連接至δ亥資料匯流排。電晶體462連接至該資料匯流排 且操作為由箝位控制電路464(其係系統控制邏輯33〇之一 部分）控制之一箝位裝置》電晶體462亦連接至比較器466 及參考電流源IREF。比較器466之輸出端連接至一資料輸出 端子（至系統控制邏輯330、一控制器及/或一主機）且連接 至資料鎖存器468。寫入電路460亦連接至資料鎖存器 468。 當嘗試讀取該可逆電阻率切換元件之狀態時，所有字線 皆首先在Vread(例如’大約1.5伏）下承受偏壓且使所有位 几線皆接地。然後，將選定字線拉至接地。出於舉例之目 的此論述將假定選擇記憶體單元450用於讀取》透過資 154180.doc 15 201135731 料匯流排（藉由接通電晶體458)及箝位裝置（電晶體462，其 接收〜1.5伏+Vt)將一個或多個選定位元線拉至Vread。該箝 位裝置之閘極高於Vread但經控制以保持該位元線接近 Vread。藉由所選定記憶體單元透過電晶體462自％⑶狂節 點拉動電流。該vSENSE節點亦接收介於一高電阻狀態電流 與一低電阻狀態電流之間的一參考電流Iref。該Vsense節 點對應於單元電流與參考電流Iref之間的電流差移動。比 較器466藉由將vSENSE電壓與一 vref_rea(j電壓相比較來產生 一資料輸出信號。若記憶體單元電流大於Iref，則記憶體 單元處於低電阻狀態中且Vsense處之電壓將低於Vref。若 記憶體單元電流小於Iref，則記憶體單元處於高電阻狀態 中且之電壓將高於Vref。來自比較器466之資料輸 出化號係鎖存於資料鎖存器468中。在某些實施例中，參 考電流係基於記憶體單元之位址。 圖4係使用步階初始化來程式化非揮發性儲存器之一過 程500之一個實施例之一流程圖。該程式化操作可係形 成、設定或重設。在過程5〇〇之說明中，闡述程式化一個 己隐體單元係為了便於闡釋。應注意，可一次程式化化多 於一個記憶體單元。 在步驟502中，確定指示要程式化之一記憶體單元之電 阻之資訊。在一個實施例中，該資訊係藉由確定當跨越該 s己憶體單元施加一讀取電壓時傳導之一電流來確定。在某 些實施例中，步驟5〇2回應於某一讀取電壓施加至該記憶 體單元確疋該記憶體單元傳導什麼電流。舉例而言，步驟 154180.doc 201135731 502可確定記憶體單元之傳導電流在若干電流範園中之哪 一範圍内。稍後步驟可在對電流位準之此確定之後起作 用。然而，應注意，該傳導電流隨記憶體單元之電阻而變 化。 舉例而言，參見圖3，可跨越該記憶體單元施加-電壓 Vread且可將傳導之電流與—參考電流(例如，㈣相比 較。該記憶體單元之電阻可基於該比較確定為高於或低於 某一電阻。 在步驟504中’基於指示電阻之資訊做出程式化是否完 成之H舉例而言’若該程式化操作係—形成操作， 則可將記憶體單元之電阻與用於形成之一目標電阻相比 車乂若該。己隐體單元之電阻小於該目標電阻，則該形成過 程可被視為完成。若該程式化操作係—重設操作則該比 較可針對目；^重②電阻。若該記憶體單元之電阻大於該 目標重設電阻，則職設過程可魏為完成。若該程式化 操作係m作，則該比較可針對—目標設^電阻。若 該記憶體單元之電阻小於該目標設定電阻，則該設定過程 可被視為完成。如上所述，指示電阻之資訊可係電流。因 此’實際比較可使用電流位準而不是電阻來執行。 在步驟506中，在該程式化操作尚未完成之情況下，基 於指示電阻之資訊及一預定演算法確定一個或多個程式化 條件。該預定演算法可基於記憶體單元之性f。可對於且 ，不同材料之記憶體單滅用—不同演算法。舉例而言了 σ子於具# I屬氧化物切換元件之__記憶體單元使用一 154180.doc 17 201135731 種演算法且對於哀古… 、丹有一碳切換元件之一記憶體單元使用另 一種演算法。該# ι i t 声、异法可隨該記憶體單元之電阻（或指示 電阻之某一資沖，^, ° 例如由一施加電壓產生之電流）而變 化。 該等程式化條件可—t, 1干r包括（但不限於）一程式化電壓及一電 流限制。舉例而言， 了基於該電阻及該預定演算法確定該 程式化電壓之量俏。 作為另一實例，可基於該電阻及該預 定演算法確定一程★、彳μ带广 程式化電壓脈衝之一寬度。在某些實施例 中’限制程式化期問担糾μ 朋間&供給該記憶體單元之電流。可基於 該記憶體單元之雷ΒΒ η & 、 電阻及该預定演算法確定電流限制。應注 心 斤有上述程式化條件皆基於該記憶體單元之電 阻及該預定演算法，叛加二_ 舉例而言，此等程式化條件中之一 者' 兩者⑷―組合）或所有三者可基於電阻及該預定演算 、、 卜亦可基於該記憶體單元之電阻及該預定演算法 確定其他程式化條件。舉例而言，程式化信號之其他參數 (例如其躍遷率）可陆劫_七& Λ 隨該5己憶體單元之電阻及該預定演算 而變化。一躍遷率之一眘 、 卞〈貫例係一電壓脈衝之斜率。 在步驟508中，將來自 f來自步驟506之該一個或多個程式 件應用於該記恃體罝士 m 1来 隐體早兀。因此，該一個或多個程式化 可隨該記憶體單元之蛩阳二柯 八件 早兀之電阻而變化。舉例而言， 壓之量值及/或脈衝匕電 衝寬度可隨該記憶體單元之電阻而鐵 化。如亦提到，可將鞀★ 變 等程式化期間提供給該記憶體單元 流限制至基於”阻確定 -以重新確定指示該記憶體單元之電阻之資訊。過:： 154180.doc 201135731 可繼續直至程式化完成。因此，針對—

Tr 反覆’可應用一 不同組之一個或多個程式化條件。 你示；情況下，可在過 程5 〇 〇之連續反覆期間應用相间夕兹斗、 u之权式化條件。舉例而 言，若記憶體單元之電阻沒有太女键几 太大變化，則可重新應用相 同之程式化條件。應注意，某4b印愔 —。己隐體早兀可較其他記憶 體單元更快地程式化。因此，某此印愔 一 彔二。己隐體皁兀可較其他記 憶體單元更快地跨過該程式化過鞋。拖 ^ 俠§之，某些記憶體 單元可能需要過程500之較少反覆。 〜 圖5Α、圖5Β及圖5C繪示具有金屬氧化物切換元件咖之 記憶體單元202之實施例。此等實例將用於幫助解釋為何 可對於具有金屬氧化物之裝置使用某—序列之程式化條 件。換言之，為何可使用某一預定演算法。隨著程式化進 行而使用不同程式化條件（例如，使用—不同預定演算法） 之-般原理可應用於具有不同於金屬氧化物之材料之 體單元。 圖5Α繪示可用於一記憶體單元2〇2之一個實施例之材料 之一個實例《頂部電極232及底部電極234各自係τ 逆電阻率切換材料230係Hf〇r因此，該切換材料在此實 例中係金屬氧化物。然而可使用一不同金屬化物。 圖5B繪示可用於一記憶體單元2〇2之一個實施例之材料 之一個實例。作為一個實例，Hf〇2可係約6至8 nm厚且氧 化矽（Sl〇2)可係i.5至2 nm厚。在某些實施例中，Si〇2層 237可在該等程式化步驟中之一者或多者期間崩潰。後續 程式化步驟可形成（或設定）Hf〇2層23 0。舉例而言，程弋 154180.doc 19- 201135731 化步驟可使氧空位形成於Hf02層中。最後，自Hf02層230 之頂部至底部，可形成一氧空位鏈。然而，可能在該程式 化電壓脈衝之量值太大之情況下Hf〇2層230本身承受過應 力。Hf〇2層230之過應力可損壞記憶體單元202。在某些實 施例中，該程式化電壓之量值隨著設定（或形成）進行而減 小以使得可避免金屬氧化物層230之過應力。 應注意，不需要頂部及底部電極為相同材料的。圖5(：繪 示其中底部電極234係重摻雜矽且頂部電極係TiN之一記憶 體單元202之一實施例。在此實施例中，在Hf〇2層230與頂 部電極232之間存在一可選氧化鈦區域238。 應/主意’本文中所揭示之用於程式化之技術不僅限於金 屬氧化物切換元件。對於其他材料，可較對於金屬氧化物 建立不同之程式化條件。下面論述程式化碳基切換元件之 一實例。 圖6A係繪示在設定實例性記憶體單元時電流-電壓屮v) 關係之實例之一曲線圖。該等實例性曲線可對於其中該切 換元件係金屬氧化物之一個實施例。此等I v曲線將用於 幫助解釋為何可使用某些程式化條件。錢切換元件係二 不同類型之材才斗’則Η曲線可具有一不同形狀。因此， 可對於不同材料使用不同程式化條件。 該曲線圖繪示四個lv曲線551至554。 例性記憶體單元之Μ過程之-不同階段。對於 :至少：：部分，一 "V曲線之斜率可用於約計該記憶體 7L之4羊。舉例而言，在較低電壓下針對該等曲線可 I54180.doc -20- 201135731 存在本文中稱作-「讀取區域」之區域。然而，可存在出 現在較〶電麗下之某—崩潰。對於某些實施例，可在程式 化期間靠近該崩潰區域或在該崩潰區域中操作該切換材 料。應注意’ s崩潰時電流可顯著增大。作為—實例，對 於曲線551之較低電壓，可基於曲線之斜率來約計該等 記憶體單元之電導率4於該電壓之某―部分可跨越其他 電路元件(例如，導引元件、位元線、字線)而出現，應把 此因數計算在内。在較高電壓下崩潰之—可能原因係該記 憶體單7C之金屬氧化物可在較高電壓下崩潰。可存在該崩 潰之其他原因。對於某些記憶體單元，可能期望使程式化 電壓在程式化期間保持在讀取區域中以避免金屬氧化物之 崩潰。此之一可能原因係金屬氧化物之電壓崩潰可對該記 憶體單元有破壞性。 一個I-V曲線551表示當該記憶體單元之電阻為高時該設 定過程之開端之一ϊ-ν關係。另一曲線552可表示在已施加 至少一個程式化信號之後的一〗·ν關係，且因此，該記憶 體單元之電阻較低。第三及第四曲線（553、554)可表示當 該記憶體單元之電阻仍然較低時該設定過程之稍後階段。 如由曲線551至554可看到，該讀取區域之斜率隨著該設定 操作進行而增大。此外，該崩潰區域隨著該記憶體單元之 電阻減小而出現在一較低程式化電壓下。 在某些貫施例中，設定期間使用之程式化電壓之量值隨 著該記憶體單元之電阻降低而減小。繪示四個實例性電壓 V1-V4。至於前述說明圖解解釋，對於某些裝置此可有助 154180.doc -21 - 201135731 於防止進入該記憶體單元之一崩潰區域。 在程式化之某些實施例期間，限制在程式化期間提供給 該記憶體單元之電流。此電流限制可在本文中稱作 「Icomp」。將重新參考圖6八以解釋此為何可對於某些裝置 係有利的。若一電壓V1施加至一記憶體單元，則其往往會 將該記憶體單元移至具有一較低電阻之一曲線。舉例而 言’比方說’ 一記憶體單元具有將把其置於曲線551之讀 取區域上之一電阻。若施加電壓V丨，則此電壓可將記憶體 單元之電阻移向一曲線（例如552或553)。然而，應注意， 朋凊電壓對於曲線553較對於曲線552出現在一較低電壓 下。因此’若該記憶體單元之電阻因施加V1而降低太多， 則可出現電壓崩潰。然而，將該電流限制至Ic〇mpl可有助 於防止該記憶體裝置之金屬氧化物電壓崩潰。換言之，可 將記憶體單元移至曲線552，但可防止其移至曲線553。繪 示四個貫例性補償電流Ic〇mpl至Ic〇mp4。在一個實施例 中，Icompl係在使用VI時使用，icomp2係在使用V2時使 用，依此類推》 在某些實施例中，該程式化信號係具有一量值及一寬度 之一脈衝。對於至少某些記憶體單元2〇〇，可存在電壓量 值與脈衝寬度之間的一關係。舉例而言，若使用一較窄脈 衝寬度’則可使用一較大量值電壓以達成相同之記憶體單 元電阻變化。圖12 Α係一個實施例之一電壓量值與脈衝寬 度之關係之一曲線圖β曲線1202表示可達成幾乎相同程式 化效應（例如，記憶體單元電阻變化）之點。舉例而言，對 154180.doc ^ • ζ2 - s 201135731 於「t」之一脈衝寬度，電壓〜可達成一既定程式化效 應。對於具有i〇t之一脈衝，可使用電壓Vb。對於具有 議之-脈衝，可使用電壓〜。因此，對於較長脈衝寬 度可使用-較低程式化電壓。對於某些實施例，該關係 可係約每十進位·25 V。然而，不同材料可表現出不同關 係。 圖12B以另一方式顯示程式化電壓與脈衝寬度之間的一 關係。在圖12B中，每一曲線表示一個程式化電壓量值。 舉例而言，曲線1230可對應於圖12A中之Vc，曲線122〇可 對應於圖12A中之Vb，且曲線121G可對應於圖Μ中之 Va。如可看到，可藉由對電壓量值進行適當選擇，使用不 同脈衝寬度來達成相同程式化效應。 一種解釋基於記憶體單元電阻及—演算法來程式化之益 處之方式在於傳送至該記憶體單元之功率位準更一致。舉 例而s ’隨著電流位準增大，減小之電壓位準⑷或較短 之脈衝寬度）可提供各程式化脈衝間一更值定功率位準。 前述說明指出該記憶體單元之各種性質可影響應隨著該 程式化操作進行而使用什麼程式化條件。因此，該記憶體 單;^之性質可影響程式化期間所使用之預定演算法應具有 之特性》 圖6B係基於該記憶體單元之電阻（及—預㈣算法）確定 一記憶體單元之-個或多個程式化條件之一過程600之一 個實施例之一流程圖。過程_亦確定該程式化操作是否 完成。因此過程600係圖4之步驟5〇4至5〇6之一個實施 154180.doc -23· 201135731 例。在一個實施例中，過程600係在形成一記憶體單元時 使用。在一個實施例中，過程6〇〇係在設定一記憶體單元 時使用。可對於金屬氧化物切換元件、碳切換元件或另一 類型之切換元件使用過程600。將使用圖6a之實例性曲 線以幫助解釋過程600。然而，應注意，過程6〇〇可適用於 具有不同類型之I-V曲線之裝置。 在過程600中，使用該記憶體單元之傳導電流以做出該 電阻確定。如上文所提到，該傳導電流可隨該記憶體單元 之電阻而變化。舉例而言，參見圖3，電壓▽“以可在—讀 取操作期間跨越該記憶體單元而施加。此電壓之一部分亦 可跨越該導引元件以及該選定字線及位元線。 在過程_中’將該記憶體單元之傳導電流（had)與四 個不同參考電流相比較H實施财，執行其中每次 將該記憶體單it傳導電流與—不同參考電流⑴至i4)相比 較之四個不同讀取操。可使用圖3之電路以針對每一讀取 操探測-不时考電流。在—個實施針，執行其中將該 傳導電流與四㈣同參考電流相比較之—單個讀取操作。〆 可修改圖3之電路以在同一讀取操作期間探測四個不同參 考電流。 通常’過程_描述其令將在施加一程式化脈衝之後（或 可此地在程式化開始之前）的記憶體單元傳導電流與一參 考電流相比較之-流程。過程_中之第—測試可對声於 用以確定記憶體單元之傳導電流是否很低（此對應於一高 電阻）之_測試。 154180.doc •24- 201135731 通常，過程600將該記憶體單元之傳導電流（Iread)與多 達四個不同參考位準（參見步驟6〇2、6〇6、61〇、614)相比 較。可使用不同數目個參考電流位準。過程6〇〇係按一記 憶體單元可經歷程式化之次序闡述。過程6〇〇係在該程式 化操作被用於降低該記憶體單元電阻時使用。因此，第一 測試（步驟602)係對於對應於一相對高的電阻之一相對低的 電流，下述步驟係對於越來越高的電流（越來越低的電 阻）。應注意，執行測試（步驟602、6〇6、61〇及614)之次序 可係锌意的。 過程600參考四個不同程式化電壓量值¥1至¥4。每一程 式化電壓對應於傳導參考電流（1丨至14)中之一者。在一個 實施例中’隨著該記憶體單元之電阻降低至下一位準，該 程式化電壓之量值可變小。然而，程式化電壓v丨至V4可 彼此呈任一關係。 過程600提及四個不同程式化電壓脈衝寬度wi至寬度 W4。此等寬度亦對應於傳導電流（11至14)中之每一者。在 一個實施例中，隨著該記憶體單元之電阻降低，該程式化 電壓之脈衝寬度變寬。然而，每一連續脈衝寬度可轉而變 窄。在一個實施例中，每一脈衝具有相同寬度。該等脈衝 寬度可彼此呈任一關係。 過程600提及四個不同程式化電流限制（ic〇mpi至 IC〇mp4)。此等電流限制亦對應於傳導參考電流（11至14)中 之每一者。在一個實施例中，隨著該記憶體單元之電阻降 低，该程式化電流限制變大。然而，每一連續電流限制可 154180.doc • 25- 201135731 轉而變小。在一個實施例中，每一電流限制相同。該等程 式化電流限制可與該記憶體單元之電阻呈任一關係。 该序列之電壓量值、脈衝寬度及程式化電流限制可被視 為一預疋演算法。該等程式化條件之各種值可儲存於控制 邏輯中之一表中或儲存於該記憶體裝置上之非揮發性儲存 70件中。該演算法可藉由對該記憶體裝置施以一組單元群 、’且來選擇，其中該組中之每一群組皆由測試控制硬體賦予 一不同演算法且一演算法係由該測試控制硬體選擇且編碼 成晶片上之非揮發性記憶體位元。 在步驟602中，做出傳導電流（Iread)是否大於一第一參 考電"il (11)之4 如所提到’ 11可係經設計以探測相 子南的電阻之相當低的參考電流。若iread小於Π，則執 仃步驟604以建立一個或多個程式化條件。換言之，若記 憶體單元電阻高於被探測之相對高的電阻，則執行步驟 604 ° 在步驟604中，可將該程式化信號設定至電壓量值νι。 在個實施例中，VI將係過程600中所使用之最高量值程 式化電壓。可將該脈衝寬度設定至Wl ^在一個實施例 中，W1將係過程600中所使用之最窄寬度。可將該電流限 制設定至Ic〇mpl。在一個實施例中，該電流限制將係過程 600申所使用之最小電流限制。過程6〇〇在執行步驟6⑽之 情況下完成。然後，可執行圖4之步驟5〇8以應用該一個或 多個程式化條件。 若傳導電流（Iread)不小於第一參考電流（11)，則將傳導 154180.doc

S -26- 201135731 電流（Iread)與一第二參考電流（12)相比較^第二參考電流 (I2)可大於第一（I1)，以使得一較低電阻正被探測。若傳導 電流（Iread)小於12，則在步驟608中建立一個或多個程式化 條件。可將該程式化信號設定至電壓量值V2。在一個實施 例中，V2小於VI。可將該脈衝寬度設定至W2。在一個實 施例中，W2窄於W1。應注意，電壓量值及寬度兩者可在 該過程期間變化。另一選擇係，一者可變化且另一者保持 固定（在至少某些步驟期間）^舉例而言，隨著電阻變低， 該記憶體單元可能需要一較小的電壓以進一步減小電阻。 若該等操作電壓隨著電阻降低而保持相同，則可使用一較 窄的脈衝寬度以提供圖12A中顯示之一較小有效電壓。可 將該電流限制設定至Icomp2。Icomp2可大於Icompl。過程 600於是完成。接下來，可執行圖4之步驟508以施加該程 式化信號。 若傳導電流（Iread)不小於第二參考電流（12)，則將傳導 電流（Iread)與一第三參考電流（13)相比較。若傳導電流 (Iread)小於13 ’則在步驟612中建立一個或多個程式化條 件。可將該程式化信號設定至電壓量值V 3。在一個實施例 中’ V3小於V2。可將該脈衝寬度設定至W3。在一個實施 例中’ W3窄於W2。可將該電流限制設定至ic〇mp3。 Icomp3可大於IC0mp2。過程600於是完成。接下來，可執 行圖4之步驟508以施加該程式化信號。 若傳導電流（Iread)不小於第三參考電流（13)，則將傳導 電流（Iread)與一第四參考電流（14)相比較。若傳導電流 154180.doc •27- 201135731 (Iread)小於14，則在步驟616中建立一個或多個程式化條 件。可將該程式化信號設定至電壓量值V4 ^在一個實施例 中，V4小於V3 ^可將該脈衝寬度設定至貿4。在一個實施 例中，W4窄於W3。可將該電流限制設定至Ic〇mp4。 Ic〇mP4可大於Ic〇mp3。過程600於是完成。接下來，可執 行圖4之步驟5 0 8以施加該程式化信號。 若傳導電流（Iread)不小於第四參考電流（14)，則此指示 不需要進一步程式化。換言之，該記憶體單元之電阻已減 小至該目標位準。因此，此條件係圖4之步驟5〇4之一個實 施例。 圖7Α係繪示在重設實例性記憶體單元時電流·電壓…ν) 關係之實例之一曲線圖。該實例可對應於其中切換元件係 一金屬氧化物之一個實施例。應注意，不同類型之記憶體 單π可具有不同之I-V關係。舉例而言，假若該切換元件 係碳，則I-V曲線可不同於圖7八之實例。亦應注意，不同 類型之金屬氧化物可表現出不同特性。此外，該記憶體單 元之其他元件（例如導引元件）可影響曲線之形狀。亦應注 意，某些記憶體單元可具有可影響Ι-ν曲線之形狀之一氧 化矽區域。 該曲線圖繪示四個I-V曲線751至754。每一曲線表示节 實例性記憶體單元之重設過程之一不同階段。對於該等曲 線之至少某一部分，可使用一〗_ν曲線之斜率以約計該記 憶體單7L之電導率H可存在出現在較高電壓下之某 一崩潰。舉例而言，對於曲線751之較低電壓，可基於^… 154180.doc •28- 201135731 曲線之斜率來約計該記憶體單元之電導率。由於該電壓之 某-部分可跨越其他電路元件（例如，導引元件、位元 線、字線）而出現，應把此計算在内。在較高電壓下崩潰 之-可能原因係該記憶體單元之金屬氧化物可在較高電壓 下崩潰。對於某些記憶體單元，彳能期望在程式化期間使 該程式化電壓保持在硬崩潰區域以下以避免金屬氧化物之 元全朋’貝此之原因係s亥金屬氧化物之電壓崩潰可係破 壞性的。 一個曲線751表示當該記憶體單元之電阻為低（如由讀取 區域中相對尚的斜率所指示）時該重設過程之開端之一 關係。另-曲線752表示在已施力口至少一個程式化信號且 因此，該記憶體單元之電阻變高（如由讀取區域中之稍微 較低斜率所指示）之後的一〗·ν關係。第三及第四曲線 (753、754)表不當該記憶體單元之電阻仍然較高時該重設 過程之稍後階段。如由曲線751至754可看到，該讀取區域 之斜率隨著該重設操作進行而減小。此外，該崩潰區域隨 著該記憶體單元之電阻增大而出現在一較高程式化電壓 下。 在某些實施例中，重設期間使用之程式化電壓之量值隨 著該記憶體單元之電阻增大而增大。此可有助於防止進入 該崩潰區域。 亦應注意，可調整Icomp以防止該記憶體單元太快地減 小電阻。此亦可有助於防止進入該崩潰區域。舉例而言， Icomp可在該重設過程期間減小。 154180.doc -29- 201135731 圖7B係基於該記憶體單元之電阻確定一記憶體單元之一 程式化信號之一過程640之一個實施例之一流程圖。過程 640可在增大該記憶體單元之電阻之一程式化操作期間使 用。在一個實施例中，過程640係在重設一記憶體單元時 使用。然而’過程640不僅限於重設。過程640亦確定該程 式化操作是否完成。因此，過程640係圖4之步驟504至506 之一個實施例。 通常’過程640描述其中在施加一程式化脈衝之後（或可 能地在程式化開始之前）的記憶體單元傳導電流與一參考 電流相比較之一流程。第一測試可對應於用以確定該記憶 體單元之傳導電流是否很高（此對應於一低電阻）之一測 試。 通常’過程640將記憶體單元之傳導電流（Iread)與多達 四個不同參考位準（II至M)相比較。應注意，此等並非係 與過程600相同之參考電流。過程640係按一記憶體單元通 常將經歷程式化之次序闡述。過程64〇係在使用程式化操 作以增大記憶體單元之電阻時使用。因此，第一測試（步 驟642)係對於對應於一相對低的電阻之一相對高的電流。 下述步驟係對於越來越低的電流（越來越高的電阻）。應注 意，執行測試（步驟642、646、65〇及654)之次序可係任意 的。應注意，過程64〇中之參考電流並非係與過程6〇〇相同 之參考電流。 過程640提及四個不同程式化過程量值（VI至V4)。應注 意，此等量值並非係與過程6〇〇相同之電壓。每一程式化 154180.doc 201135731 電壓對應於過程640中所使用之傳導電流（][丨至14)中之一 者。在一個實施例中，隨著該記憶體單元之電阻在該重設 操作期間增大至下一位準，該程式化電壓之量值可變大。 然而，程式化電壓VI至V4可彼此呈任一關係。 過程640提及四個不同程式化電壓脈衝寬度冒丨至貨々。此 等亦對應於傳導電流（11至14)中之一者。應注意，冒丨至界斗 並非係過程600中所使用之相同寬度。在一個實施例中， 酼著該圮憶體單元之電阻增大，該程式化電壓之脈衝寬度 變寬。然而，每一連續脈衝寬度可轉而變窄。在一個實施 例中，每一脈衝具有相同寬度。該等脈衝寬度可彼此呈任 一關係。 過程640提及四個不同電流限制（Ic〇mpl至此 等亦對應於傳導電流⑴至14)中之―纟。應注意，此等電 流限制並非係過程600中所使用之相同電流限制。在一些 實施例中，隨著該記憶體單元之電阻增大，該電流限制變 低。然而’每_連續電流限制可轉而變大。在—個實施例 中’每-電流限制相同。該等電流限制可與該記憶體單元 之電阻呈任一關係β 在步驟642中，做出傳導電流（Iread)是否大於一第一參 考電流⑼之m第—參考電流可係—相對高的電 流以探測-相對低的電阻4Iread大於π，則執行步驟 =以建立-個或多個程式化條件。換言之，料記憶體 h電阻低於被探測之相對低的電阻，則執行㈣644。 在步驟644中，可將該程式化信號設定至電壓量值… 154180.doc -31. 201135731 在一個實施例中，vi將係過程600中所使用之最低量值程 式化電壓。可將該脈衝寬度設定至W1。在一個實施例 中，W1將係過程640中所使用之最短寬度。可將該電流限 制设疋至Icomp 1。在一個實施例中，該電流限制將係過程 640中所使用之最大電流限制。過程64〇在執行步驟之 情況下完成。然後，可執行圖4之步驟5〇8以應用該一個或 多個程式化條件。 若傳導電流（Iread)不大於第一參考電流（n)，則將傳導 電流（Iread)與一第二參考電流（12)相比較，第二參考電流 (12)可小於第一（I1 )，以使得一較高電阻正被探測。若傳導 電流（Iread)大於12，則在步驟648中建立一個或多個程式化 條件。可將該程式化信號設定至電壓量值V2。在一個實施 例中’ V2大於VI。可將該脈衝寬度設定至W2。在一個實 施例中，W2寬於W1。可將該電流限制設定至ic〇mp2。 Icomp2可小於lC0mpi β過程64〇於是完成。接下來，可執 行圖4之步驟508以施加該程式化信號。 若傳導電流（Iread)不大於第二參考電流（12)，則將傳導 電流（Iread)與一第三參考電流（13)相比較。若傳導電流 (Iread)小於13，則在步驟652中建立一個或多個程式化條 件。可將該程式化信號設定至電壓量值V3。在一個實施例 中’ V3大於V2。可將該脈衝寬度設定至W3。在一個實施 例中’ W3寬於W2。可將該電流限制設定至Ic〇mp3。 Icomp3可小於lC0mp2。過程640於是完成。接下來，可執 行圖4之步驟508以施加該程式化信號。 154180.doc

S •32- 201135731 若傳導電流（Iread)不大於第三參考電流（13)，則將傳導 電流（Iread)與一第四參考電流（14)相比較。若傳導電流 (Iread)大於14 ’則在步驟656中建立一個或多個程式化條 件。可將該程式化信號設定至電壓量值V4 ^在一個實施例 中’ V4大於V3。可將該脈衝寬度設定至W4。在一些實施 例中，W4寬於W3。可將該電流限制設定至Ic〇mp4。 Icomp4可小於lC0mp3。過程640於是完成。接下來，可執 行圖4之步驟508以施加該程式化信號。 若傳導電流（Iread)不大於第四參考電流（14)，則此指示 不需要進一步程式化。如所提到，14可係一相對低的電流 以探測一相對高的電阻。因此，若Iread不大於14，則該記 憶體單it之電阻已增大至該目標位準。因&，此條件係圖 4之步驟504之一個實施例。 應注意’ m多個程式化條件可對於*同記憶體單 ::料而不同。換言之’可對於不同材料使用一不同預定 =法。舉例而言，可對於金屬氧化物較對於碳使用不同 :化條件。表!描述可對於具有一金屬氧化物切換元件 康=體早元使用之程式化條件。在_個實施例中，表】 :。於-重設。可將隨電阻增大之序列視為一預定演算

最低 第二最低 第三最低 最高 最低 第二最低 第三最低 最高 高高 最最 f取|高二三低 f讀/最第第最‘ 脈衝寬度 最短 第二最短 第三最短 最長 154180.doc •33· 201135731 表2描述可對於具有一碳切換元件之一記憶體單元使用 之程式化條件。在一個實施例中，表2應用於一重設。可 將隨電阻增大之序列視為一預定演算法。 讀取電流 最高 第二最高 第三最高 最低 電阻 第二最低 第三最低 最尚 表2 電壓量值 脈衝宽度 最高 最短 第二最高 第二最短 第三最高 第三最短 最低 _最長 圖8繪示具有可逆電阻率切換元件202之記憶體單元200 之一 s己憶體陣列之操作之一過程8〇〇之一個實施例。在過 程800中’使用二極切換。這樣意味設定之程式化電壓之 極性與重設相反。應注意，本文中所述之程式化技術不僅 限於雙極切換。通常’過程800描述記憶體單元之一初始 形成’後跟重設及設定之循環。在過程8〇〇中，形成係其 中使用第一極性之一個或多個程式化電壓以部分地減小該 記憶體單元電阻之一兩階段過程。然後，使用相反極性之 一個或多個程式化電壓以進一步減小該記憶體單元電阻從 而完成該形成過程。應注意，可使用其他形成過程。舉例 而言，可使用一單極性之一個或多個程式化電壓以完成該 整個形成過程。 被知式化之s己憶體單元200可具有導引元件2〇4。導引元 件204可係（但不限於）二極體、p-i_n二極體、穿通式二極 體、肖特基二極體、背對背肖特基二極體或FET^過程8〇〇 可由記憶體晶片t之嵌入式電路執行，或由一外部控制器 或製造測試硬體控制’或由嵌入式電路與一外部控制器共 -34- 154180.doc

S 201135731 同控制。 過程800可在最初要將一記憶體單元2〇〇自高電阻狀態改 變至低電阻狀態時起始。舉例而言，一主機裝置向一記憶 體裝置中之控制邏輯提供記憶體位址及一形成操作命令從 而起始對一選定單元群組之一程式化操作。在步驟8〇2 中，將一個或多個程式化電壓施加至一記憶體元件2〇2以 部分地形成記憶體元件202。使用術語「部分地形成」係 由於可使用具有相反極性之一個或多個電壓之施加以藉由 進一步將δ己憶體元件2 0 2之電阻降低至一目標電阻來完成 該形成。施加第一組之一個或多個電壓亦可稱作「軟形 成」。如該等實例之某些實例中所示，記憶體元件2〇2可與 用作一導引元件之二極體204串聯。在某些實施例中，第 一組之一個或多個電壓施正向偏壓於二極體2〇4。在某些 實施例中，當施加第一電壓時限制流過記憶體元件2〇2之 電流。 在步驟804中，將一第二組之一個或多個電壓施加至記 憶體元件202以進一步將該記憶體單元電阻減小至該目標 電阻。步驟804導致完成該記憶體單元之形成。第二組之 一個或多個電壓具有第一組之一個或多個電壓之相反極 性。舉例而言，若第一組之一個或多個電壓施正向偏壓於 一極體204，則第二組之一個或多個電壓施反向偏壓於二 極體204。應注意，第—組之一個或多個電壓施正向偏壓 於一極體204且第二組之一個或多個電壓施反向偏壓於二 極體204並非係一絕對要求。在某些實施例中，當施加第 154180.doc -35- 201135731 二組之一個或多個電壓時限制流過記憶體元件2〇2之電 流。 在步驟804之後，該初始形成記憶體單元2〇〇完成。應注 意’由於此時記憶體單元之電阻為低，此時該記憶體單元 可視為設定。在執行步驟806之前可經過一大致時間，如 由虛線箭頭指示。在步驟806中，做出應重設該記憶體單 兀之一確定。此確定可回應於將新的資料儲存於記憶體單 元200中之一請求做出。 在步驟808中，對記憶體元件2〇2施加一組之一個或多個 電壓以重設記憶體元件202。此組可具有與在步驟802中用 於部分地形成記憶體元件202之第一組之一個或多個電壓 相同之極性。在某些實施例中，此組之一個或多個電壓施 正向偏壓於二極體204。在某些實施例中，當施加此組之 一個或多個電壓時限制流過記憶體元件2〇2之電流。應注 意’如與形成記憶體元件202之後的電阻相比，重設記憶 體元件202可導致增大記憶體元件2〇2之電阻。 在步驟808之後在執行步驟81 〇之前可流逝一大致時 間’如由虛線箭頭指示。在步驟810中，做出應設定該記 憶體單元之一確定。此確定可回應於將新的資料儲存於記 憶體單7L 200中之一請求做出。在步驟8丨2中，藉由對記憶 體元件202施加一組之一個或多個電壓來設定該記憶體單 元。此組電壓可具有與用於重設之電壓相反之極性。在某 些實施例中，此組之一個或多個電壓施反向偏壓於二極體 2〇4。應注意，重設記憶體元件2〇2可導致與在重設記憶體 154180.doc

S •36· 201135731 元件202之後的電阻相比減小記憶體元件202之電阻。過程 800然後基於應改變記憶體單元2〇〇之狀態之確定繼續重設 及設定記憶體單元200。應注意，藉助彼此呈相反極性之 電壓在過程800中完成重設及設定。因此，過程5〇〇使用記 憶體單元200之雙極切換。 圖9A繪示用於部分地形成一記憶體單元2〇〇之一陣列偏 壓方案之一個實施例’該記憶體單元具有可逆電阻率切換 元件202及作為一導引元件之二極體2〇4。實例性陣列偏壓 方案可在實施來自圖8中之過程8 〇〇之步驟時使用。在 此實例中，施正向偏壓於選定記憶體單元2〇〇(「s」）之二 極體204。在此偏壓方案中，對所選定位元線施加 Vsoft—form而將所選定字線（WL)接地。電壓Vs〇ft—化⑽可 基於該記憶體單元電阻（或讀取電流）且可能地基於一預定 演算法確定。舉例而言，可使用圖4之過程5〇〇。未選定字 線各自具有施加至其等之Vuxe在一個實施例中，Vux係 約Vsoft一form至0.7 Ve此導致約〇7 v跨越沿所選定位元 線之未選定記憶體單元2GG ^未選定位元線各自具有施加 至其等之Vub。在-個實施例中，Vub係約Q 7 v。此導致 約〇·7 V跨越沿所選定字線之未選定記憶體單元·。可施 反向偏壓於沿-未選定字線及—未選定位μ兩者之記憶 體單元200之二極體2〇2。在—個實施例中，此等記情體單 元200具有跨越其等（自位元線至字線）之約·(％〇行^〇啦至 1·4 V) 〇應&意’ $等電壓係作為實例而提供且可使用其 他電壓。 ^ 154180.doc •37· 201135731 圖9B繪示用於完成形成過程或用於設定一記憶體單元 200之一陣列偏壓方案之一個實施例，該記憶體單元具有 可逆電阻率切換元件202及作為一導引元件之二極體2〇4。 該實例性陣列偏壓方案可用於實施來自圖8中之過程8〇〇之 步驟804。該實例性陣列偏壓方案亦可用於實施來自圖8中 之過程800之步驟812。在此實例中，施反向偏壓於所選定 s己憶體單元200之二極體204。在此偏壓方案中，對所選定 字線（WL)施加Vset而將所選定位元線（BL)接地^ Vset之特 性（例如量值及脈衝寬度）可基於該記憶體單元電阻（或讀取 電流）確定。舉例而言，可使用圖4之過程5〇〇。未選定字 線各自具有施加至其等之Vux。在一個實施例中，Vux係 約Vset/2。未選定位元線各自具有施加至其等之。在 一個實施例中，Vub係約Vset/2。 圖9C繪示用於重設一記憶體單元2〇〇之一陣列偏壓方案 之個實施例，該記憶體單元具有可逆電阻率切換元件 202及作為一導引元件之二極體2〇4。該實例性陣列偏壓方 案可用於貫施來自圖8中之過程8〇〇之步驟8〇6。在此實例 中，施正向偏壓於所選定記憶體單元2〇〇(「s」）之二極體 2〇4。在此偏壓方案中’對所選定位元線施加而 將所選疋字線（WL)接地。Vreset之特性（例如量值及脈衝寬 度）可基於該記憶體單元電阻（或讀取電流）確定。舉例而 a，可使用圖4之過程50〇。未選定字線各自具有施加至其 等之Vux。在一個實施例中，vuH^^Vreset至〇.7 ν。此導 致約0.7 V跨越沿所選定位元線之未選定記憶體單元2〇〇。 154180.doc

S •38· 201135731 未選定位元線各自具有施加至其等之Vub。在一個實施例 中’ Vub係約0.7 V。此導致約0.7 V跨越沿所選定字線之未 選疋§己憶體單元200。可施反向偏壓於沿一未選定字線及 一未選定位元線兩者之記憶體單元200之二極體204 〇在一 個實施例中，此等記憶體單元200具有跨越其等（自位元線 至字線）之約-(Vreset至1 ·4 V)。 圖9D繪示用於讀取一記憶體單元200之一陣列偏壓方案 之一個實施例，該記憶體單元具有可逆電阻率切換元件 202及作為一導引元件之二極體204。在此實例中，在讀取 時施正向偏壓於所選定記憶體單元2〇〇(「S」）之二極體 204 ;然而，正向偏壓並非係一絕對要求❶在此偏壓方案 中，將Vread施加至所選定位元線（bL)而將所選定字線 (WL)接地。作為一實例，vread可係約2.0 V。然而， Vread可係較高或較低。在某些實施例中，可對於程式化 過程之不同部分使用一不同Vread。舉例而言，vread之特 ί生（例如量值及脈衝寬度）可基於該記憶體單元電阻（或先前 讀取電流）確定。在此實例中，未選定字線各自具有施加 至其等之Vread。此導致約〇 V跨越沿所選定位元線之未選 定記憶體單元200。在此實例中，將未選定位元線接地。 此導致約0 V跨越沿所選定字線之未選定記憶體單元2〇〇。 可施反向偏壓於沿一未選定字線及一未選定位元線兩者之 記憶體單元200之二極體204 ^在一個實施例中，此等記憶 體單元200具有跨越其等（自位元線至字線）之約-(…⑶幻。 接下來，將論述執行過程8〇〇之程式化操作之更多細 154180.doc •39· 201135731 節。圖1QA描述可用於部分形成（步獅2)之—過程之一個 實施例。圖10B描述可用於完成形成或設定(步驟8〇2、 812)之一過程之一個實施例。圖1〇c描述可用於重設（步驟 808)之一過程之一個實施例。在圖1〇八至i〇c中一個或多 個程式化條件基於該記憶體單元之電阻。該-個或多個程 式化條件可藉由應用可隨該記憶體單元電阻而變化之一預 定演算法確定。該預定演算法可隨該記憶體單元之性質而 變化》 圖10A係圖解說明形成一記憶體元件2〇2之一第一部分之 一過程900之一個實施例之一流程圖。過程9〇〇係圖8之過 程800之步驟8〇2之一個實施方案。在步驟9〇1中將一迴 圈計數初始化至零。該迴圈計數用於限制嘗試部分形成之 次數。最大嘗試數目可建立處於包括一單個嘗試之任一值 下。 在步驟902中，藉助一正向電壓來讀取記憶體單元2〇〇以 碟疋5己憶體元件200之一正向電壓電流（ire ad)。在其中導 引元件係二極體之實施例中，施正向偏壓於二極體2。 可使用圖9D之用於讀取記憶體單元之實例性偏壓方案。舉 例而言，對所選定位元線施加Vread而將所選定字線接 地°亦可對未選定字線施加Vread而將未選定位元線接 地。Vread之一實例係2.0 V。圖3之電路可用於感測正向偏 壓電流（Iread)。 在步驟904中，將正向電壓電流（iread)與一「軟形成電 流」相比較。該軟形成電流係指示該記憶體單元2〇〇之電 154180.doc -40- 201135731 阻疋否處於一部分地形成之記憶體單元2〇〇之一目標電阻 下之一值。該軟形成電流通常係小於「接通電流」（其可 稱作「I〇n」）之一值。如先前所論述，設定記憶體元件202 降低其電阻’且因此增大針對一既定讀取電壓之電流。電 流Ion可被界定為指示該記憶體單元2〇〇之電阻係處於用於 被设定之一目標值處之一電流。應注意，在某些實施例 中’用於設定之目標電阻與完全形成之一記憶體單元2〇〇 之目標電阻相同，但此並非一要求。由於在部分地形成該 s己憶體單元之後的該目標電阻高於用於設定之目標電阻， Iform通常低於1〇11。 若正向電流（Iread)已大於lform，則不需要執行部分形成 且》亥過程進行至圖8之步驟8〇4。換言之，記憶體單元 之電阻已處於用於部分形成之目標電阻下；因此，不需要 施加該電壓以部分地形成該記憶體單元。然而，若正向電 流（Iread)小於iform，則該過程在步驟9〇6處繼續。 在步驟906中，基於該記憶體單元電阻確定一個或多個 程式化條件。該一個或多個程式化條件確定亦可基於可隨 該記憶體單元電阻而變化之一預定演算法。舉例而言，基 於該記憶體單元電阻確定一程式化電壓量值、一程式化電 壓脈衝寬度及/或一電流限制中之一者或多者。可使用諸 如圖6B之一過程以確定該一個或多個程式化條件。為了說 明之目的’在步驟906中確定軟體形成電壓「 rm」及電 流限制「IC0mp_f0rm」。確定Vform可包括確定包括（作不 限於）電壓量值、脈衝寬度及躍遷率之任何特性。 154I80.doc -41 . 201135731 在步驟9G7中’對位元線及字線施加偏壓電壓。舉例而 言，可對字線施加Vux且可對位元線施加vube 在步驟908中’將—「軟形成電壓」施加至記憶體元件 202。舉例而言’可對所選定位元線施加Vsoft一form而將所 選疋子線接地。該軟形成電壓之一實例性範圍係在約4.5 V至7 V之間。然而’該軟形成電壓可更高或更低。在軟形 成期間，供應至記憶體元件2〇2之電流可限於一電流 Icomp_f〇rm。在一個實施例中，對於步驟9〇7至9〇8使用圖 8A中所繪示之偏壓方案。 在步驟910中，重新感測正向電流（jread) ^在步驟912 中，將正向電流（iread)與軟形成電流If〇rm相比較。若正向 電流（Iread)大於軟形成電流If〇rm，則該軟形成係成功的且 該過程在步驟922處繼續。換言之，記憶體單元2〇〇之電阻 已減小為等於或低於用於部分形成之一目標電阻。 若在步驟912中確定正向電流（Iread)小於軟形成電流 Ifom，則可嘗試軟形成之另一嘗試。在步驟914處，遞增 該迴圈汁數。若該迴圈計數尚未達到最大值（步驟918)，則 該過程回到步驟906以確定下一反覆之一個或多個程式化 條件。 :¾•該迴圈計數已在步驟918處達到最大，則可在步驟930 中’對該§己憶體早元施加相反極性之一個或多個脈衝。舉 例而言，不是使用圖9Α中所指示之極性，而是可使用類似 於圖9Β之一偏壓方案。可使用任一合適之電壓量值及脈衝 持續時間。可使用任一合適之電流限制。在一個實施例 42· 154180.doc

S 201135731 中’基於該記憶體單元之電阻確定一個或多個程式化條 件。然而’不要求程式化條件基於該記憶體單元之電阻。 在步驟930之後，該過程回到步驟906以確定下一反覆之一 個或多個程式化條件。應注意，該程式化信號之極性現已 恢復正常。舉例而言，可重新使用圖9 A之偏壓方案。 叙定步驟912碟定正向電流（iread)大於Iform，則該過程 在步驟922處繼續。在步驟922中’感測反向電流（irv)。 在步驟922中，藉助一反向電壓來讀取記憶體單元2〇〇以確 疋§己憶體元件200之一反向電流（irv)。在其中導引元件係 二極體之實施例中，施反向偏壓於二極體2〇4。舉例而 言’將Vread施加至所選定字線而將所選定位元線接地。 在一個實施例中，將VreacUfe加至未選定字線而將未選定 位元線接地。圖3之電路可用於感測該反向電流（IRV)。 在步驟924中，將反向電流（IRV)與一最大允許之反向電 流（IRV_max)相比較。若反向電流（IRV)小於最大允許之反 向電流（IRV_max)，則在步驟926處將該部分形成記錄為成 功。然後過程900結束。應注意，步驟922及924係可選 的。在某些實施例中，二極體損壞有限或不存在，且由其 他測s式步驟偵測到或根本彳貞測不到。 另一方面’若反向電流（IRV)大於該最大允許之反向電 流IRV_max，則此可指示二極體2〇4被損壞。該過程進行 至步驟920，其中用旗標標記記憶體單元2〇〇以使得其不被 使用。然後過程900結束。 圖10B係圖解說明減小一記憶體元件2〇2之電阻之一程式 154180.doc -43- 201135731 化操作之一過程1000之一個實施例之一流程圖。舉例而 °過程1000可用於設定一記憶體單元。其亦可在一形成 過程期間使用。過程1000係圖8之過程800之步驟8〇4之一 個實施方案。因此，過程1000可在成功完成如圖8中所繪 示之軟形成或部分形成之後執行。應注意，過程丨〇〇〇亦可 用於设定一記憶體單元200。因此，過程1 〇〇〇亦可用於實 施過程800之步驟812。應注意，完成該記憶體單元之形成 了被。心為重a又該s己憶體單元。因此，將藉由參照設定該記 隐體單元來.論述過程1 〇〇〇。應理解，此可參照過程5 〇 〇之 步驟804或812。 在步驟1001中，將一迴圈計數初始化至零。該迴圈計數 用於限制嘗試設定之次數。最大設定嘗試數目可建立處於 包括一單個嘗試之任一值下。 在步驟1002中’感測該記憶體單元之電流。可使用圖9d 之實例性偏壓。如本文中所提到，該電流可係對該記憶體 單元電阻之一指示。 在步驟1004中，基於該記憶體單元電流確定一個或多個 程式化條件。此確定亦可基於可隨該記憶體單元電阻而變 化之一預定演算法。圖6B之過程可用於基於在步驟1〇〇2中 所偵測到之電流確定該一個或多個程式化條件。應注意， 可與描述該記憶體單元之初始部分形成之圖i 〇A之過程相 比較使用一不同演算法（及不同電流參考）。可在步驟1 1 〇4 中確定一設定電壓「Vset」及一電流限制「Icomp_set」。 在步驟1006中，對位元線及字線施加偏壓電壓。舉例而 • 44- 154180.doc

S 201135731 吕，可對字線施加Vux且可對位元線施加Vub。在一個實 施例中，步驟1GG6包括將至該等字線之電壓自接地升高至 Vux，且將至該等位元線之電壓自接地升高至—。應注 意，在步驟1_中可將所選定字線及所選定位元線與未選 定字線及位元線進行相同處理。在其中導引it件係-p_i_n 一極體之實施例中，Vux可係約5 乂且Vub可係約5 v。在其 中導引元件係一穿通式二極體之實施例中，Vux可係約3 v 且Vub可係約5 V。可使用其他電壓。 在步驟1008中，嘗試記憶體元件2〇2之一「設定」。施加 至記憶體元件202之設定電壓可能已在步驟1〇〇4中確定。 在一個實施例中’圖9B中所繪示之偏壓方案係在步驟1〇〇8 期間使用。舉例而言’可對所選定字線施加Vset施加而將 所選疋位元線接地。在設定期間，可將施加至記憶體元件 202之電流限制至可能已在步驟1〇〇4中確定之一電流 Ic〇mp。應注意，在此實施例中，該設定可係一反向設定 (例如’施反向偏壓於二極體）。然而，在其他實施例中， 在設定期間施正向偏壓於該二極體。 在步驟1010中，感測正向電流（Iread)。在一個實施例 中，感測Iread包括施偏壓於如圖9D中所繪示之陣列。然 而’可使用其他偏壓方案。 在步驟1012中’將正向電流（Iread)與一接通電流I〇n相 比較。如先前所論述，設定記憶體單元2〇〇降低該電阻， 且因此增大針對一既定讀取電壓之電流，接通電流（I〇n)可 界定為指示該記憶體單元2〇〇之電阻係處於一足夠低的值 154180.doc •45· 201135731 下之一電流。若正向電流（Iread)大於I〇n，則記憶體元件 202之電阻係足夠低且該過程在步驟1022處繼續。在一個 實施方案中，圖3之電路用於將Iread與I〇n相比較。 若正向電流（lread)小於Ion ’則可做出額外嘗試以設定 該記憶體單元。在步驟1 〇 14中，遞增該迴圈計數。若該迴 圈計數不等於最大允許之嘗試數目（步驟1〇18)，則該過程 回到步驟1004以確定一個或多個程式化條件。此等條件可 基於在步驟1010中確定之Iread。 然而’右已達到最大設定嘗試數目，則可在步驟中 對S亥S己憶體施加相反極性之一個或多個脈衝。舉例而言， 不是使用如圖9B中所指示之極性’而是可使用類似於圖 9A或9C之一偏壓方案。可使用任一合適之電壓量值及脈 衝持續時間。可使用任一合適之電流限制。在一個實施例 中，基於該記憶體單元之電阻確定一個或多個程式化條 件。然而’不要求程式化條件基於該記憶體單元之電阻。 在步驟1030之後，該過程回到步驟1〇〇4以確定下一反覆之 一個或多個程式化條件。應注意，該程式化信號之極性現 已恢復正常。舉例而言，可重新使用圖9B之偏壓方案。 假定步驟1012確定Iread大於Ion ’則該過程在步驟1〇22 處繼續。在步驟1022中’感測反向電流（irv)。在步驟 1024中，將反向電流（IRV)與一最大允許之反向電流 (IRV-max)相比較《若反向電流（IRV)小於最大允許之反向 電流（IRV_max) ’則在步驟1026處將該設定記錄為成功。 然後’該過程結束。應注意，步驟1 〇22及1024係可選的。 154180.doc

S -46· 201135731 另一方面’若反向電流（irv)大於最大允許之反向電流 IRV—max ’則此可指示二極體2〇4被損壞。該過程進行至 步驟1020 ’其中用旗標標記記憶體單元2〇〇以使得其不被 使用。然後’該過程結束》 圖ioc係圖解說明重設一記憶體元件202之一過程11〇〇之 一個實施例之一流程圖。過程1丨00係圖8之過程8〇〇之步驟 808之一個實施方案。因此，過程11〇〇可在做出應重設一 s己憶體單元2〇〇之一確定之後執行。在步驟11〇1中，將一 迴圈汁數初始化至零^該迴圈計數用於限制嘗試重設之次 數。最大嘗試數目可建立處於包括一單個嘗試之任一值 下。 在步驟110 2中，感測該記憶體單元之一傳導電流。可使 用圖9D之實例性偏壓。如本文中所提到，該電流可係對該 記憶體單元電阻之一指示。 在步驟1104中，基於該傳導電流確定一個或多個程式化 條件。此確定亦可基於可隨該記憶體單元電阻而變化之一 預定演算法。圖7B之過程可用於確定該一個或多個程式化 條件。應注意，可使用一與圖1〇A及1〇B之過程相比較不 同之演算法（及不同之電流參考）。可在步驟11〇4中確定一 重設電壓「Vreset」及一電流限制rIc〇mp_reset」。 在步驟1106中’對未選定位元線及未選定字線施加偏壓 電壓。舉例而δ，可對字線施加Vux且可對位元線施加 Vub。 在步驟1108中，對記憶體元件2〇2施加一「重設」電 154180.doc •47- 201135731 壓°在一個實施例中’對所選位元線施加一重設電壓。在 一個實施例中’在重設步驟丨i 08期間使用圖9c中所繪示之 偏壓方案。舉例而言’可對所選位元線施加Vreset而將所 選字線接地。應注意，該重設電壓可與該設定電壓係相反 極性。在重設期間，可將供應至記憶體元件202之電流限 制至一電流 Icomp_reset。 在步驟1110中，感測正向電流（Iread)。在步驟1112中， 將正向電流（Iread)與一關斷電流（Ioff)相比較。如先前所論 述’重設記憶體單元200會增大電阻，且因此減小針對一 既定讀取電壓之電流。該關斷電流（Ioff)可界定為指示該 記憶體單元200之電阻係在一足夠高以考慮被重設之值處 之一電流》若正向電流（iread)小於關斷電流（I〇ff)，則記憶 體元件202之電阻足夠高且該過程在步驟1122處繼續。 若正向電流（Iread)大於I〇ff，則可做出額外嘗試以重設 記憶體單元200。在步驟U14中，遞增該迴圈計數。若該 迴圈計數不等於最大允許之嘗試數目（步驟1118)，則該過 程回到步驟1104以基於記憶體單元電流（或電阻）確定一個 或多個程式化條件。可使用步驟111〇中所感測到之電流。 如上文所提到，過程6B可在步驟11〇4期間使用。 然而，若已達到最大重設嘗試數目，則可在步驟丨13〇中 對該記憶體單元施加相反極性之一個或多個脈衝。舉例而 言，不是使用如圖9C中所指示之極性，而是可使用類似於 圖9B之一偏壓方案。可使用任一合適之電壓量值及脈衝持 續時間了使用任—合適之電流限制。在一個實施例十， 154180.doc

S -48- 201135731 基於該記憶體單元之電阻確定一個或多個程式化條件。然 而’不要求程式化條件基於該記憶體單元之電阻。在步驟 1130之後，該過程回到步驟11〇4以確定下一反覆之一個或 多個程式化條件。應注意，該程式化信號之極性現已恢復 正常。舉例而言，可重新使用圖9C之偏壓方案。 假疋在步驟1112中確定正向電流（Iread)小於l〇ff，則該 過程在步驟1122處繼續。在步驟1122中，感測反向電流 (IRV) °在步驟U24中，將反向電流（IRV)與一最大允許之 反向電流（IRV一max)相比較。若反向電流（irv)小於最大允 許之反向電流（IRV一max)，則在步驟1126處將該軟形成記 錄為成功。然後’該過程結束。應注意，步驟1122及1124 係可選的。在某些實施例中，二極體損壞有限或不存在， 且由其他測試步驟偵測到或根本偵測不到。 另一方面’若反向電流（IRV)大於最大允許之反向電流 IRV-max，則此可指示二極體204被損壞。該過程進行至 步驟1120 ’其中用旗標標記記憶體單元2〇〇以使得其不被 使用。然後，該過程結束。 應注意，本文中所述之程式化技術不僅限於圖8中所述 之實例性操作。在另一實施例中，形成該記憶體單元使用 具有一單極性之程式化信號。在此種情況下，用於該設定 操作之程式化信號可具有與對於形成相同之極性。用於該 重設操作之程式化信號可具有與對於設定及形成相反之極 性。圖11係操作其中形成使用一單極性且使用雙極切換之 一記憶體陣列之一過程1150之一個實施例之一流程圖。 154180.doc -49- 201135731 在步驟11 52中，對該記憶體單元施加一第一極性之一個 或多個電壓以嘗試減小該記憶體單元之電阻。此第一電壓 可施正向偏壓於該記憶體單元中之一導引元件，但此並非 係一要求。由於此係該記憶體單元程式化之初始時間，此 操作可稱作形成。可基於該記憶體單元之電阻及一預定義 演算法確定一個或多個程式化條件。舉例而言，可使用諸 如過程500或600之一過程。 在步驟1156中’做出應重設該記憶體單元之一確定。在 步驟1158中，對該記憶體單元施加一第二極性（與第一極 性相反）之一個或多個電壓以嘗試增大該記憶體單元之電 阻（重設）。此第二電壓可施反向偏壓於該記憶體單元中之 一導引兀件，但此並非係一要求。可基於該記憶體單元之 電阻及一預定義演算法確定一個或多個程式化條件。舉例 而言，可使用諸如過程5〇〇或640之一過程。 在步驟1160中，做出應設定該記憶體單元之一確定。在 步驟1162中，對該記憶體單元施加第一極性之一個或多個 電壓以增大該記憶體單元之電阻（設定）。此第一電壓可施 正向偏壓於該記憶體單元中之—導引元件，但此並非係一 要求。可基於該記憶體單元之電阻及一預定義演算法確定 個或多個程式化條件。舉例而言，可使用諸如過程彻 或600之一過程。 應'主意冑於圖8及圖11之過程，闡述基於該記憶體 70電阻確定形成、设定及重設之一個或多個程式化條件 然而’不要求對於所有該等程式化操作都這樣做。舉例 154180.doc

S •50· 201135731 言’對於某些裝置’可不基於該記憶體單元之電阻破定重 設程式化條件（作為一個實例）。 應注意，儘管某些實施例已閣述其中在設定與重設之循 環之前使㈣成該記憶體單元之—過程，但形成該記憶體 單元並非在所有情況下皆係一要求。舉例而言，可存在不 對其執行一初始化形成過程之某些記憶體單元。 圖13係程式化非揮發性儲存器之一過程13〇〇之一個實施 例之一流程圖。過程1300可用於具有可逆電阻率切換材料 之記憶體單元。在過程1300中，若已達到一程式化操作重 試限制’則施加具有-與在—程式化操作中所使用相反之 極性之-個或多個信號。㈣，可重試該程式化操作。作 為實例’該程式化操作可係形成、設定或重設。在步驟 13 01中’將一重試限制設定至零。 在步驟1302中，對具有一可逆電阻率切換材料之一記憶 體單元施加具有一第一極性之一個或多個程式化信號。可 基於該記憶體單元之電阻確定一個或多個程式化條件，但 此並非必須。在一個實施例中’對該記憶體單元施加具有 第極1±之電壓脈衝。此第一極性可施正向偏壓於或施 反向偏壓於一導引元件。 在步驟1 304中，回應於施加該一個或多個程式化信號做 δ程式化操作疋否元成之一確定。舉例而言，讀取該記 隐體單以確定其電流，且將其電流與一參考電流相比 較過程13〇〇在程式化完成之情況下結束。 在步驟1306中，做出是否已達到程式化嘗試之—重試限 154180.doc -51 - 201135731 制之一確定。該重試限制可係任_量。若尚未達到該重試 限制，則在步驟Π07中遞增該重試限制。然後，在步驟 U02中對該記憶體單元施加具有第一極性之一個或多個額 外程式化信號。 若該程式化操作未完成（步驟13〇4=否）且若尚未達到該 重試限制（步驟1306 =是），則在步驟13〇8中對該記憶體單 兀施加具有與第一極性相反之一第二極性之該一個或多個 信號。可基於該記憶體單元之電阻確定一個或多個程式化 條件，但此並非必須。在一個實施例中，對該記憶體施加 具有第二極性之一電壓脈衝。此第二極性可施正向偏壓於 或施反向偏壓於一導引元件。 在施加具有第二極性之該一個或多個信號之後，可執行 步驟1301以將該重試限制重設至零◎然後，藉由在步驟 1302中對該記憶體單元施加具有第一極性之一個或多個額 外程式化彳§號來重試該程式化操作。過程13〇〇在步驟丨3〇2 之後繼續。應注意，此時可使用一不同重試限制。過程 1300可具有一額外整體重試限制以在步驟1308執行太多次 之情況下停止該程式化過程。 本文中所揭示之貫施例達成一更低反向偏壓操作電壓減 小、更精確形成電流位準分佈及一更穩定記憶體單元。該 操作電壓之減小及一精確分佈降低對支援電路（例如CM〇s 裝置）之電壓及電流要求，從而導致密度增大、節電且可 簡化高電壓CMOS之過程。為用作一導引元件，一較短及 較高耐久PIN二極體因電壓及電流減小而產生。其他類型 154180.doc

S -52- 201135731 之導引元件亦容易開發且以較低電壓及電流製造。藉助該 步階初始化方法達成之良好受控特性可達成具有金屬氧化 物、碳及其他類型之電阻材料之一較低成本RRAM。 一個實施例包括一種操作非揮發性儲存器之方法，該方 法包括如下。確定指示具有一可逆電阻率切換記憶體元件 之一記憶體單元之電阻之資訊。基於該資訊做出一程式化 操作是否完成之一確定。欲應用於該記憶體單元之一個或 多個程式化條件係基於該資訊及一預定演算法確定該預 定演算法基於具有該可逆電阻率切換記憶體元件之該記憶 體單元之性質。該確定一個或多個程式化條件係在該程式 化操作尚未完成之情況下執行。在該程式化操作尚未完成 之it况下對該圮憶體單元應用該一個或多個程式化條件。 重複確定指示電阻之該資訊、確定該操作是否完成、確定 個或夕個程式化條件及應用該一個或多個程式化條件直 至確定該程式化操作完成。 一個實施例包括-種儲存线，該儲存系統包含複數個 ^揮發性記憶體單元及與該複數個非揮發性記憶體單元通 信之-個或多個管理電路。個別記憶體單元具有—可逆電 阻率切換記憶體^件。作為—程式化操作之—部分，該一 個或多個管理電路確定指示該等記憶體單元中之一第2記 憶體單元之電阻之資訊。該—個或多個管理電路基於該資 訊確定針對該記憶體單元該程式化操作是否完成。該一個 :::管理電路基於指示電阻之資訊及一預定演算法確定 用於料㈣單元之―料化㈣，該敎演算法基 154I80.doc •53· 201135731 於具有該可逆電阻率切換記憶體元件之該記憶體單元之性 質。該確定一程式化信號係在該程式化操作尚未完成之情 況下執行。該一個或多個管理電路在該程式化操作尚未完 成之情況下對該記憶體單元施加該程式化信號。該一個或 多個管理電路繼續確定指示電阻之資訊、確定該程式化操 作是否完成、確定一程式化信號並施加該程式化信號直至 確定針對該記憶體單元該程式化操作完成。 一個實施例包括一種操作非揮發性儲存器之方法，該方 法包括如下。作為一程式化操作之一部分確定指示該等記 憶體單元中之個別記憶體單元之電阻之資訊。基於每一記 憶體單元之該資訊做出針於每一記憶體單元該程式化操作 是否完成之一確定。在針對該記憶體單元該程式化操作尚 未完成之情況下確定欲應用於該等記憶體單元中之個別記 憶體單元之一程式化脈衝。該程式化脈衝之一個或多個特 性基於指示該記憶體單元之電阻之該資訊。該確定一程式 化脈衝包括應用基於具有該可逆電阻率切換記憶體元件之 該記憶體單元之性質之一預定演算法。該預定演算法隨該 記憶體單元之電阻而變化。將該程式化脈衝施加至該等記 憶體單元中之適當記憶體單元。重複該確定指示電阻之該 資訊、確定該程式化操作是否完成、確定一程式化脈衝及 施加該程式化脈衝直至確定針對該等記憶體單元該程式化 操作完成。 一個實施例包括一種儲存系統，該儲存系統包含複數個 非揮發性記憶體單元及與該複數個非揮發性記憶體單元通 154180.doc .54·

S 201135731 信之一個或多個管理電路。個別記憶體單元包括一可逆電 阻率切換記憶體元件。作為一程式化操作之一部分，該一 個或多個管理電料定指示該等記憶體單元中之個別記憶 體單元之電阻之資訊。該—個或多個f理電路基於指示每 -記憶體單元之電阻之該資訊確定該程式化操作是否對於 每-記憶體單s完成。該—個或多個管理電路在針對該記 憶體單7G該程式化操作尚未完成之情況下確定欲應用於該 等記憶體單元中之個別記憶體單元之_程式化脈衝。該程 式化脈衝之一個或多個特性基於該記憶體單元之該電阻及 -預定演算法，該預定演算法基於具有該可逆電阻率切換 。己隐體元件之- δ己憶體單元之性質。該一個或多個管理電 路將該程式化脈衝施加至該等記憶體單元中之適當記憶體 單元。該-個或多個管理電路繼續確定指示電阻之該資 訊、確㈣程式化操作是否完成、確定—程式化脈衝並施 加該程式化脈衝直至確定針對該等記憶體單元該程式化操 作完成。 -個實施例包括-種操作非揮發性儲存器之方法，該方 法包括如下。對具有-可逆電阻㈣換材料之—記憶體單 元施加具有-第-極性之—個或多個程式化信號。回應於 施加該-個或多個程式化信號做出—程式化操作是否完成 之-確定。在該程式化操作尚未完成之情況下且在尚未達 到-重試限制之情況下對該記憶體單元施加具有第一極性 之-個或多個額外程式化信號。在已達到該重試限制之情 況下對該記憶體單元施加具有與第一極性相反之一第二極 154180.doc -55- 201135731 性之一個或多個額外程式化信號。藉由在施加具有第二極 性之該一個或多個額外程式化信號之後對該記憶體單元施 加具有第一極性之一個或多個額外程式化信號來重試該程 式化操作》 一個實施例包括一種儲存系統，該儲存系統包含複數個 非揮發性記憶體單元及與該複數個非揮發性記憶體單元通 k之一個或多個管理電路。個別記憶體單元具有一可逆電 阻率切換§己憶體元件。該一個或多個管理電路對該等記憶 體單元十之一第一記憶體單元施加具有一第一極性之一個 或多個程式化信號。該一個或多個管理電路回應於施加該 一個或多個程式化信號確定一程式化操作是否完成。該一 個或多個管理電路在該程式化操作尚未完成之情況下且在 尚未達到一重試限制之情況下對第一記憶體單元施加具有 第一極性之一個或多個額外程式化信號。該一個或多個管 理電路在已達到該重試限制之情況下對第一記憶體單元施 加具有與第一極性相反之一第二極性之一個或多個額外程 式化信號。該一個或多個管理電路藉由在施加具有第二極 性之該一個或多個額外程式化信號之後對該第一記憶體單 元施加具有第一極性之一個或多個額外程式化信號來重試 該程式化操作。 出於闡釋及說明之目的，本文提供了對本發明之前述詳 細說明》本文並不意欲包羅無遺或將本發明限制於所揭示 之精確形式》根據上文之教示亦可能做出諸多修改及變 化。所闡述之實施例經選取以最佳地解釋本技術之原理及 -56- 154180.doc

S 201135731 其實際應用，以藉此使其他熟習此項技術者能夠以適合於 所預期之特定使用的各種實施例及各種修改來最佳地使用 本技術。本技術之範疇意欲由本發明所隨附之申請專利範 圍來界定。 【圖式簡單說明】 圖1A係具有一導引元件之一記憶體單元之一個實施例之 一簡化透視圖； 圖1B係由圖1A之複數個記憶體單元形成之一第一記憶 體層級之一部分之一簡化透視圖； 圖1C係三維記憶體陣列之一部分之一簡化透視圖； 圖1D係三維記憶體陣列之一部分之一簡化透視圖； 圖1E繪示使用FET作為導引元件之一記憶體陣列之一部 分之一個實施例； 圖2係一記憶體系統之一個實施例之一方塊圖； 圖3繪示可讀取一記憶體單元之狀態之一電路； 圖4繪示程式化具有一可逆電阻率切換元件之一記憶體 元件之一過程之一個實施例； 圖5 A、圖5B及圖5C係記憶體單元之實施例； 圖6 A係繪示在設定實例性記憶體單元時電流_電壓（Ι-ν) 關係之實例之一曲線圖； 圖6Β係在降低一記憶體單元之電阻時確定一個或多個程 式化條件之一過程之一個實施例之一流程圖； 圖7Α係繪示在重設實例性記憶體單元時電流_電壓（J—V) 關係之實例之一曲線圖； 15418〇,d〇c •57- 201135731 圖7B係在增大一記憶體單元之電阻時確定—個或多個程 式化條件之一過程之一個實施例之一流程圖； 圖8繪示操作具有可逆電阻率切換元件之記憶體單元之 一記憶體陣列之一過程之一個實施例； 圖9A、圖9B、圖9C及圖9D繪示陣列偏壓方案； 圖10A描述可用於部分形成之一過程之一個實施例； 圖10B描述可用於完成形成或設定之一過程之一個實施 例； 圖10C描述可用於重設之一過程之一個實施例； 圖11係操作其中形成使用一單極性且使用雙極切換之一 記憶體陣列之一過程之一個實施例之流程圖； 圖12A係程式化電壓量值與程式化電壓脈衝寬度之間的 一關係之一個實施例之一曲線圖； 圖12B係在恆定電壓量值之情況下程式化效應與程式化 電壓脈衝寬度之間的一關係之一個實施例之一曲線圖；及 圖13係程式化非揮發性儲存器之一過程之一個實施例之 一流程圖。 【主要元件符號說明】 200 記憶體單元 202 可逆電阻率切換元件 204 導引元件 206 第一導體 208 第二導體 213 電極 154180.doc

S _58· 201135731 214 記憶體陣列 216 單體式三維陣列 218 第一記憶體層級 220 第二記憶體層級 230 可逆電阻率切換材料 232 頂部電極 234 底部電極 237 Si02 層 238 可選氧化鈦區域 242 區域 244 區域 246 區域 300 記憶體系統 302 記憶體陣列 306 行控制電路 308 輸出 310 行控制電路 312 行解碼器 314 陣列端子接收器或驅動器 316 區塊選擇電路 320 列控制電路 322 列解碼器 324 陣列端子驅動器 326 區塊選擇電路 154180.doc -59- 201135731 330 系統控制邏輯電路 450 記憶體單元 452 記憶體單元 454 記憶體單元 456 記憶體單元 458 電晶體 460 寫入電路 462 464 466 468 電晶體 箝位控制電路 比較器 資料鎖存器 •60· 154180.doc

S

Claims (1)

1. 201135731 七、申請專利範圍： 1· -種操作非揮發性儲存器之方法該方法包含： 確定指示具有一可逆電阻率切換記憶體元件之—記憶 體單元之電阻之資訊； 基於該資訊確定-程式化操作是否完成； 基於δ亥資Λ及-預定演算法確定欲應用於該記憶體單 元之-個或多個程式化條件，該預定演算法基於具有該 可逆電阻率切換記憶體元件之該記憶體單元之性質，該 確疋個或多個程式化條件係在該程式化操作尚未完成 之情況下執行； 在該程式化操作尚未完成之情況下將該一個或多個程 式化條件應用於該記憶體單元；及 、重複該確定指示電阻之該資訊'該確定該操作是否完 成該確疋一個或多個程式化條件及該應用該一個或多 個程式化條件直至確定該程式化操作完成。 2.如請求項1之方法，其中該基於指示電阻之該資訊確定 欲應用於該記憶體單元之-個或多個程式化條件包括： 在指示電阻之該資訊介於-第-值與-第二值之間的 月、下確《第-程式化信號且在指示電阻之該資訊介 於該第二值與一第三值之間之情況下確 信號。 4.如請求項3之方法，其中該第 3·如請求項2之方法’其中該第二程式化信號具有不同於 °玄第秩式化信號之一電壓量值之—電壓量值。 號具有不同於 154180.doc 201135731 該第一程式化信號之一脈衝寬度之一脈衝寬度。 5.如请求項1之方法，其中該確定-程式化信號包括基於 才曰不電阻之該資訊確定一電壓脈衝之一個或多個特性。 6·如請求項1之方法，其中該程式化操作包括設定、重設 及形成。 7·如請求们之方法，其中該可逆電阻率切換記憶體元件 包括—金屬氧化物。 8.如請‘求項i之方法，纟中該可逆電阻率切換記憶體元件 包括碳。 9· 如請求項1之方法，其中該預定演算法係基於用於該可 逆電阻率切換記憶體元件之材料之類型。 其中該記憶體單元包括一導引元 10 ·如請求項1之方法， 件0 11.如請求们之方法，#中該基於指示電阻之該資訊確定 欲應用於該記憶體單s之-個或多個程式化條件包括： 在將-程式化信號施加至該記憶體單元之同時確定該 記憶體單元之-電流限制，該電流限制縣於指示電阻 之該資訊。 請求項！之方法，其中該預定演算法係基於該程式 操作期間之一電流-電壓關係。 13.如請求項1之方法，其進一步包含： 確定是否已達到用於嘗試該程式化操作之次數之一 試限制，該程式化操作包括將具有一第―極性之一信 施加至該記憶體單元；及 " 154180.doc S 201135731 將具有與該第一極性相反之一第二極性之一個或多個 程式化電壓施加至該記憶體單元。 14. 一種儲存系統，其包含： 複數個非揮發性記憶體單元，個別記憶體單元包括一 . 可逆電阻率切換記憶體元件；及 與該複數個非揮發性記憶體單元通信之一個或多個管 理電路，作為一程式化操作之一部分該一個或多個管理 電路確定指示該等記憶體單元中之一第一記憶體單元之 電阻之資訊，該一個或多個管理電路基於該資訊確定針 對該記憶體單元該程式化操作是否完成，該一個或多個 管理電路基於指示電阻之該資訊及一預定演算法確定欲 應用於該記憶體單元之一程式化信號，該預定演算法基 於具有該可逆電阻率切換記憶體元件之該記憶體單元之 性質，該確定一程式化信號係在該程式化操作尚未完成 之情況下執行，該一個或多個管理電路在該程式化操作 尚未元成之情況下將該程式化信號施加至該記憶體單 元，該一個或多個管理電路繼續確定指示電阻之該資 訊、確定該程式化操作是否完成、確定一程式化信號且 ' 施加該程式化信號直至確定針對該記憶體單元該程式化 操作完成。 15. 如請求項14之儲存系統，其中作為確定一程式化信號之 一部分，該一個或多個管理電路基於指示電阻之該資訊 確定一電壓脈衝之一個或多個特性。 16. 如請求項15之儲存系統’其中該等特性包括該脈衝之一 154180.doc 201135731 電壓量值° 17·如請求項15之儲存系統’其中該等特性包括—脈衝寬 度。 18. 如請求項14之儲存系統’其中該程式化操作包括設定、 重設及形成。 19. 如請求項14之儲存系統，其中該可逆電阻率切換記憶體 元件包括一金屬氧化物。 20·如請求項14之儲存系統，其中該可逆電阻率切換記憶體 元件包括碳。 21. 如請求項14之儲存系統’其中該一個或多個管理電路將 一程式化信號施加至該記憶體單元之同時確定該記憶體 單元之一電流限制，該電流限制係基於指示電阻之該資 訊。 22. 如請求項14之儲存系統，其中該預定演算法係基於該程 式化操作期間之一電流-電壓關係。 23·如請求項14之儲存系統，其中該一個或多個管理電路確 定已達到用於嘗試該程式化操作之次數之一重試限制， 該程式化操作包括將具有-第—極性之—信號施加至該 記憶體單元’該-個或多個管理電路回應於確定已達到 該重試限制而將具有與該第一姉相反之一第二極性之 個或多個程式化電壓施加至該記憶體單元。 24· —種操作非揮發性儲存器之方法，該方法包含： 作為-程式化操作之一部分確定指示該等記憶體單元 中之個別記憶體單元之電阻之資訊； 154180.doc -4- 201135731 基於每一記憶體單元之該資訊確定針對每一記情體單 元該程式化操作是否完成； 在針對該記憶體單元該程式化操作尚未完成之情;兄下 確定欲應用於該等記憶體單元中之個別記憶體單元之— 程式化脈衝，該程式化脈衝之一個或多個特性係基於指 示該記憶體單元之電阻之該資訊，該確定一程式化脈衝 包括應用基於具有可逆電阻率切換記憶體元件之該記憶 體單元之性質之-預定演算法，該預定演算法隨該記憶 體單元之電阻而變化； 將該程式化脈衝施加至該等記憶體單元中之適當記憶 體單元；及 重複該確定指示電阻之該資訊、確定該程式化操作是 否完成、4定一程式化脈衝且施加該程式化脈衝直至確 定針對該等記憶體單元該程式化操作完成。 25·如請求項24之方法’其中該確定電阻包括確定該等記憶 體單元中之—第—記憶體單元之—電流在複數個電流位 準範圍中之哪-範圍内，衫該等第—記憶體單元之一 程式化脈衝包括基於該第—記憶體單元之該電流在該複 數個電流位準範圍中之哪-範圍内來選擇該-個或多個 特性。 26. 如請求項24之方法，盆中钕过— L ，、τ該確定一程式化脈衝包括在 重設操作期間針對較高電 ^ $ π 于又门电I丑選擇一較低電壓量值。 27. 如請求項25之方法，其中嗲竑〜 <』，〆 、Τ涿確疋一程式化脈衝包括在 重設操作期間針對較高雷 门电阻選擇一較長脈衝持續時間。 154180.doc 201135731 28. 如請求項26之方法，其中該可逆電阻率切換記憶體元件 包括碳。 29. 如請求項24之方法，其中該確定一程式化脈衝包括在一 重設操作期間針對較高電阻選擇一較高電壓量值。 30. 如請求項29之方法，其中該確定一程式化脈衝包括在一 重設操作期間針對較高電阻選擇一較長脈衝持續時間。 31. 如請求項29之方法，其進一步包含在一重設操作期間針 對較高電阻減小一限制電流。 32. 如請求項31之方法，其中該可逆電阻率切換記憶體元件 包括金屬氧化物。 3 3. —種儲存系統，其包含·· 複數個非揮發性記憶體單元，個別記憶體單元包括— 可逆電阻率切換記憶體元件；及 與該複數個非揮發性記憶體單元通信之一個或多個管 理電路，作為一程式化操作之一部分該一個或多個管理 電路確定指示該等記憶體單元中之個別記憶體單元之電 阻之資訊，該一個或多個管理電路基於指示每一記憶體 單7L之電阻之該資訊確定針對每一記憶體單元該程式化 操作是否完成，該一個或多個管理電路在針對該記憶體 單7L该程式化操作尚未完成之情況下確定欲應用於該等 記憶體單元中之個別記憶體單元之一程式化脈衝，該程 式化脈衝之一個或多個特性係基於該記憶體單元之該電 阻及一預定演算法，該預定演算法係基於具有該可逆電 阻率切換記憶體元件之一記憶體單元之性質，該一個或 154180.doc S 201135731 34. 35. 36. 37. 38. 多個管理電路將該程式化脈衝施加至該等記憶體單元 之適當記憶體單元’該一個或多個管理電路繼續確= 不電阻之該資訊、確定該程式化操作是否完成、確定」 程式化脈衝且施加該程式化脈衝直至確定針對該等全 體單元該程式化操作完成。 。己隐 如叫求項33之儲存系統，其中作為確定指示電阻之資訊 之—部分該一個或多個管理電路確定該等記憶體單元°中 之一第一記憶體單元之一電流在複數個電流位準範圍中 之那—範圍内，該一個或多個管理電路基於該第一記情 體早7L之該電流在該複數個電流位準範圍中之哪—範 内來選擇該一個或多個特性。 如*月求項33之儲存系統，其中該可逆電阻率切換記憶體 几件包括碳，該一個或多個管理電路在一重設操作期間 針對較高電_擇-較低電壓量值及—較長脈衝持 間。 、 如。月求項33之儲存系統，其中該可逆電阻率切換記憶體 儿件包括金屬氧化物，該一個或多個管理電路在—重設 刼作期間針對較高電阻選擇一較高電壓量值及一較長脈 衝持續時間。 如凊求項33之儲存系統，其中該一個或多個管理電路在 叹疋操作期間針對較低電阻選擇一較低電壓量值及一 較短脈衝持續時間。 一種操作非揮發性儲存器之方法，該方法包含： 將個或多個程式化信號施加至具有一可逆電阻率切 154180.doc 201135731 換材料之一記憶體單元，該一個或多個程式化信號具有 一第一極性； 回應於施加該一個或多個程式化信號確定一程式化操 作是否完成； 在该程式化操作尚未完成之情況下且在尚未達到一重 試限制之情況下將具有該第一極性之一個或多個額外程 式化信號施加至該記憶體單元； 在已達到該重試限制之情況下將具有與該第一極性相 反之一第二極性之一個或多個信號施加至該記憶體單 疋，及 藉由在施加具有言亥第二極性之該一個s戈多㈣號之後 將具有該第-極性之—個或多個額外程式化信號施加至 該記憶體單元來重試該程式化操作。 39. —種儲存系統，其包含： 複數個非揮發性記憶體單元，個別記憶體單元包括一 可逆電阻率切換記憶體元件；及 與該複數個非揮發性記憶體單元通信之一個或多個管 理電路，該一個或多個管理電路將具有一第一極性之一 個或多個程式化信號施加至該等記憶體單元中之一第一 記憶體單元，該一個或多個管理電路回應於施加該一個 或多個程式化信號而確定一程式化操作是否完成，該一 個或多個㈣電路在該程式化操作尚未完成之情況下且 在尚未達到一重試限制之情況下將具有該第一極性之一 個或多個額外程式化信號施加至該第—記憶體單元，該 154180.doc S 201135731 一個或多個管理電路在已達到該重試限制之情況下將具 有與該第一極性相反之一第二極性之—個或多個信號施 加至该第一記憶體單元，該一個或多個管理電路藉由在 施加具有該第二極性之該—伽充玄如 > 咏 t 入個或夕個信號之後將具有該 第一極性之一個或多個領外 貝外程式化k旒施加至該第一記 憶體早元來重試該程式化操作 154180.doc -9.