TW201133490A - Programming memory with sensing-based bit line compensation to reduce channel-to-floating gate coupling - Google Patents

Description

201133490 六、發明說明： 【發明所屬之技術領域】 本技術係關於非揮發性記憶體。 本申請案係關於與其一起申請之題目為「Programming Memory With Bit Line Floating To Reduce Channel-To-

Floating Gate Coupling」之美國專利申請案____(檔案號： SAND-01426US0)及與其一起申請之題目為「Programming Memory With Direct Bit Line Driving To Reduce Channel-

To-Floating Gate Coupling」之美國專利申請案____(檔案 號：SAND-01447US0)，該兩個申請案皆以引用的方式併 入本文中。 【先前技術】 半導體記憶體已愈來愈普遍地在各種電子裝置中使用。 舉例而言，非揮發性半導體記憶體係用於蜂巢式電話、數 位相機、個人數位助理、行動計算裝置、非行動計算裝置 及其他裝置中。電可抹除可程式化唯讀記憶體（EEPROM) 及快閃記憶體即在最受歡迎的非揮發性半導體記憶體之 中。與傳統的全功能型EEPROM相比，快閃記憶體（其亦係 一類EEPROM)可在一個步驟中抹除整個記憶體陣列或記憶 體之一部分的内容。 傳統EEPROM及快閃記憶體兩者皆利用一浮動閘極，該 浮動閘極係位於一半導體基板中之一通道區域上面並與該 通道區域絕緣。該浮動閘極係位於源極區域與汲極區域之 間。一控制閘極係提供於該浮動閘極上方並與該浮動閘極 151971.doc 201133490 '邑緣#此形成之電晶體之臨限電壓（v峨由該浮動閘極 上所保持之電何量控制。亦即，在電晶體接通以準許其源 極與沒極之間的傳導之前必須施加至控制間極之最小電壓 量係由該浮動閘極上之電荷位準控制。 某些EEPROM及快閃記憶體裝置具有一儲存元件或胞（其 具有用於儲存兩個範圍之電荷的一浮動閘極），且因此， 可在兩個狀態(例如，一經抹除狀態及一經程式化狀態)之 間程式化/抹除該儲存元件。此一快閃記憶體裝置有時稱 為二進制快閃記憶體裝置，此乃因每—儲存元件可儲存一 個資料位元。 限電壓範圍 置。每一不 ^藉由識別多個不同之允許/有效經程式化臨 來實施一多狀態（亦稱為多位準）快閃記憶體裝 同之臨限電|範圍對應於在該記憶體裝置中編碼之該組資 料位兀之一預定值。舉例而言，當可將每一儲存元件置於 對應於四個不同臨限電塵範圍之四個離散電荷帶中之一者 中時，該元件可儲存兩個資料位元。 ^常在私式化操作期間施加至控制閘極之一程式化 電麼或脈衝VPgm係作為量值隨時間增加之—連串脈衝而 施加。可將該程式化電廢施加纟一選定字線。在一個可行 之方法中，該等脈衝之量值隨每一連續脈衝而增加一預定 長（例如，0.2 V至〇·4 V)。Vpgm可施加至快閃記憶體元 件之控制開極。在該等程式化脈衝之間的週期中，執行驗 α操作。亦即，在連續程式化脈衝之間讀取正並行程式化 之一儲存元件群組中之每一元件之程式化位準以判定其等 151971.doc 201133490 於還是大於正將該元件程式化至之— ' 蛾。立位準。對於多狀 態快閃記憶體元件陣列，可斜斟_ _ τ疋件之每—狀態執行一 驗證步驟以判定該元件是否已達 運到其資料相關聯驗證位 準。舉例而言，能夠將資料儲在盔 ㈣存為四種狀態之-多狀態記 憶體元件可需要針對三個比較點執行驗證操作。 此外，當程式化一 EEPROM或快路触壯 又的冈圮憶體裝置（諸如，一 NAND串中之一 NAND快閃記愔驴酤m、士 门己隐體裝置）時，通常將Vpgm施 加至控制祕且使位元線接地，“歧電子自—儲存元 件之通道注人至浮動閘極中。當電子在浮動閘極中累積 時，該浮動閘極變為帶負雷葙H兮μ ^ 市貝电何且該儲存兀件之臨限電壓提 升使得其被視為處於一經程式化狀態中。 然而’記憶體裝置變得越小時，電容麵合效應在程式化 期間越成問題。 【實施方式】 提供其中在程式化期間減少耦合效應(包含通道對浮動 閘極電容麵合）之-方法及非揮發性儲存系統。 。己隐體裝置變得越小時’電容耦合效應越成問題。特定 而吕’在程式化期間，藉由通過在來自區塊中之所有字線 及-洋動通道之幫助下進行❹而使__相關聯基板通道區 域之通道電位提升來抑制已完成程式化之儲存元件（亦稱 為未選、經鎖定或受抑制儲存元件）。藉由來自一增加之 位元線電>1 (Vbl)之調變來達成該浮動通道。然而，此增加 之通道電位可耦合至仍在進行程式化之一附近儲存元件 (亦稱為-選储存^件）之浮動閘極，從而無意地使浮動 151971.doc 201133490 閘極之電位提升。此稱為通道對浮動閘極電容_合。因 此，程式化速度可經增加超過用於選定儲存元件之—所需 位準，且其等之臨限電壓（Vth)分佈變寬。 . 此增加之㈣化速度可係由以快慢程式化模式或慢程式 化模式（其等由一控制設定）的儲存元件經歷。通常，一選 疋位凡線（與一選定儲存元件相關聯）之VM係保持在〇 v處 以在儲存元件之Vth遠離一目標vth時提供快程式化模式。 隨後，在儲存元件之Vth接近於該目標Vth時藉由使提 升至約G.6 V至〇·8 ¥以使程式化減慢但並不完全抑制程式 化而使用慢程式化模式。 —用於避免此麵合之-個方法係允許位元線針對選定儲存 元件浮動》然而，此並不允許使用其中Vbl需要在一規定 非零位準處之慢程式化模式。本文中所提供之各種解決方 案提供以-最佳方式驅動及/或浮動位元線之感測電路及 程式化技術。 在-個方法中，提供-程式化減慢而無需額外驗證操作 及實施控制之快程式化模式或慢程式化模式。相反，可使 用-個狀態t目標驗證位準來使正藉由浮動一冑定儲存元 •狀位元線而程式化至下一較高狀態之該選定儲存元件的 • 冑式化減慢。係貫穿地傳遞至通道之Vbl的通道電位因自 未選相鄰位元線（與未選儲存元件相關聯）之升高的耦合而 增加，藉此使程式化速度減慢。此方法在存在更多位1線 對位70線耦合時自動地且自適應地提供更多變慢，且用作 對於因通道對浮動閘極耦合所致之通道電位增加的一對 151971.doc 201133490 策。 在另一方法中，於以一慢程式化模式之一選定儲存元件 中補償通道對浮動閘極電容耦合。在此方法中，藉助耦合 至選疋位7G線且傳送至相關聯通道之一電壓升高 選位元線《由Vb丨判定之通道電位可係在〇 8 v至丨2 v之範 圍中（此高於其等之先前位元線偏壓），藉此補償選定储存 元件之較高浮動閘極電位。因在匕，針對選定儲#元件在不 具有任何加速之情形下以既定低速執行慢程式化模式，在 不具有此補償之情形下否則將經歷該加速。可針對一選定 儲存元件以一快程式化模式提供一類似補償（其中其通= 最初係接地的，然後因位元線耦合而被加偏壓），使得^ 不具有任-加速之情形下以既定快度執行程式化，在不具 有此補償之情形下否則將經歷該加速。雖然，對以―快程 式化模式之選定儲存元件之補償一般不如對慢程式化模 儲存元件之補償關鍵。此方法及其他方法之—變化形 關於相對於將通過電壓施加至字線之時將vM傳遞至通道 :時序。亦可最佳化用於調整一汲極選擇閘極電壓之 序。 在另方法中，作為一程式化操作之部分，一 經執行以判定一選定儲存元件(及其位元線，稱為二：定 =線:是否：鄰於一個或多個未選儲存元件(及其等之位 ^線’稱為未選位元線）一未選位元線係與一選定字線 之未選儲存元件相關聯之一# & @ " 鱼一選"之仏線。-選定位元線係 ”選疋子線上之-選定儲存元件相關聯之—位元線。通 151971.doc 201133490 道對浮動閘極耦合（自相同字線上之一未選儲存元件之通 道至一選疋儲存元件之浮動閘極）在選定儲存元件毗鄰於 經歷通道升壓之一個或兩個未選儲存元件時係最強的。可 使用感測來判疋何時存在此情況’以在需要時提供適當補 償及在不需要時不提供補償。 在另一方法中’僅將一補償電壓經由其位元線直接提供 至一選定儲存元件之通道或將一補償電壓與一慢程式化模 式偏壓組合地經由其位元線直接提供至一選定儲存元件之 通道。 一合適δ己憶體系統之一項實例使用NAND快閃記憶體結 構，該NAND快閃記憶體結構在兩個選擇閘極之間_聯配 置多個電晶體。串聯之該等電晶體及該等選擇閘極稱為一 NAND串。圖la係顯示一個NAND串90之一俯視圖。圖ib 係其一等效電路。所繪示之NAND串包括串聯且夾在一第 一選擇閘極12 0與一第二選擇閘極12 2之間的四個電晶體 100、102、104及106。選擇閘極120將該NAND串連接至位 元線126。選擇閘極122將該NAND串連接至源極線丨28。控 制選擇閘極120及122係藉由分別對控制閘極120CG及 122CG施加適當之電壓來加以控制。電晶體1〇〇、1〇2、 104及106中之每一者皆具有一控制閘極及一浮動閘極。電 晶體100具有控制閘極100CG及浮動閘極l〇〇FG。電晶體 102包含控制閘極i〇2CG及浮動閘極102FG。電晶體1〇4包 含控制閘極極104CG及浮動閘極104FG。電晶體1〇6包含一 控制閘極106CG及浮動閘極106FG。控制閘極l〇〇CG、 151971.doc -9· 201133490 102CG、104CG及106CG分別連接至字線WL3、WL2、 WL1及WL0。在一項實施例中，電晶體i〇〇、1 〇2、1 〇4及 106各自係記憶體胞。在其他實施例中，該等記憶體胞可 包含多個電晶體或者可不同於所繪示者。選擇閘極12〇及 122分別連接至没極側選擇線SGD及源極側選擇線SGS。 圖2提供上文所闡述之NAND串之一剖視圖。該NAND串 之電晶體形成於p井區域140中。該p井區域又可位於一 p型 基板144之一 η井區域142内。每一電晶體包含一堆疊式閘 極結構’該堆疊式閘極結構由一控制閘極（1〇〇CG、 102CG、104CG 及 106CG)及一浮動閘極（ioofg、102FG、 104FG及106FG)組成》該等浮動閘極形成於氧化物膜或其 他電介質膜之頂部上之P井之表面上。控制閘極位於浮動 閘極上面’其中一多晶石夕間電介質層將控制閘極與浮動閘 極分開。記憶體胞（1 〇〇、1 02、104及106)之控制閘極形成 字線。在相鄰胞之間共用N+經摻雜層或區域13〇、132、 134、136及138’藉此使該等胞彼此串聯連接以形成一 NAND串。此等N+經摻雜層形成該等胞中之每一者之源極 及汲極。舉例而言，N+經摻雜層130充當電晶體122之汲極 及電晶體106之源極’ N+經摻雜層132充當電晶體1〇6之汲 極及電晶體104之源極，N+經摻雜層134充當電晶體1〇4之 汲極及電晶體102之源極，N+經摻雜層13 6充當電晶體1 〇2 之汲極及電晶體100之源極，且N+經摻雜層138充當電晶體 100之汲極及電晶體120之源極^ N+經摻雜層125連接至該 NAND串之位元線126，而N+經摻雜層128連接至多個 J51971.doc 10 201133490 以類比或 之非揮發 NAND串之一共同源極線。每一記憶體胞可儲存 數位形式表示呈一個或多個位元之資料。 亦可使用除N A N D快閃記憶體以外之其他類型 性記憶體。 作為-程式化操作之部分’可升壓與一未選儲存元件及 例如-未選NAND$9_關聯之基板之—通道區域之電 位。-未選儲存元件或NAND串可稱為一受抑制或鎖定儲 存元件或NAND串，因為其在一程式化操作之一給定程式 化反覆中受抑制或被鎖定以免受進行程式化。舉例而言， 通道區域141可在由控制閘極及浮動閘極1〇〇cg/i〇〇fg、 102CG/100FG、104CG/104FG及 106CG/106FG提供之儲存 元件中之任一者係一程式化操作中之一未選儲存元件時 (例如，在NAND串90係一未選NAND串時）提供於基板144 之P井140中。通道區域141表示該基板中之延伸於經摻雜 區域130、132、134、136及138中及之間的一傳導路徑。 升壓可以不同方式達成。舉例而言，在一預充電操作（其 在一通過電壓施加至一未選字線之前進行）中，供應於位 疋線126上之一電壓可經由汲極側選擇閘極電晶體12〇CG 傳遞至通道141。 在一個可能情形下，在一適當Vbl之情形下，當汲極側 電晶體之控制閘極被加偏壓於Vdd+Vth(其中Vdd係至感測 電路之供應電壓且Vth係汲極側選擇閘極電晶體之臨限電 壓）下時’汲極側選擇閘極電晶體將為Vbl之一電壓提供至 通道作為一預充電電壓。當控制閘極電壓上升時，通道升 151971.doc • 11 - 201133490 壓至一較高電位。隨後可使汲極側選擇閘極電晶體不導電 使得將位元線與通道141切斷，且在通道中維持升壓電 位。亦可藉由將通過電壓施加至字線及使通道浮動來達成 通道升壓。該等通過電壓耦合至通道，從而使其電位提 升。 圖3係繪示三値NAND串之一電路圖。用於使用一 NAND 結構之一快閃記憶體系統之一典型架構將包含數個NAND 串。舉例而言，在具有更多NAND串之一記憶體陣列中顯 示三個NAND串320、340及360。該等NAND串中之每一者 皆包含兩個選擇閘極及四個儲存元件。雖然出於簡明之目 的而圖解說明四個儲存元件，但現代NAND串可具有多達 例如32個或64個儲存元件。 舉例而言，NAND串320包含選擇閘極322及327以及儲存 元件323至326，NAND串3 40包含選擇閘極342及347以及儲 存元件343至346，NAND串360包含選擇閘極362及367以及 儲存元件363至366。每一NAND串藉由其選擇閘極（例如， 選擇閘極327、347或367)而連接至源極線370。使用一選 擇線SGS來控制源極側選擇閘極。各個NAND串320、340 及360分別藉由選擇閘極322、342、362中之汲極側選擇電 晶體連接至各別位元線321、341及361。此等選擇電晶體 係由一汲極選擇線SGD控制。在其他實施例中，選擇線未 必需要在NAND串之中共用；亦即，可針對不同NAND串 提供不同選擇線。可在基板中產生分別與NAND串320、 340及300相關聯之實例性通道區域329、330及331 〇注 151971.doc •12· 201133490 意，儲存元件及通道區域經綠示仿佛其等自其等之實 置旋轉90度一般。 字線係按以下方式連接至儲存元件之控制間極： WL3(儲存元件323、343及363)、—（儲存元件似、⑷ 及364)、WL1(儲存元件325、345及叫及w叫儲存元件 326 346及366)。每_字線皆連接該列中每_储存元件之 控制閘極。或者，控制閘極可由字線自身提供。 當程式化-快閃儲存元件時，例如經由—相關聯字線對 儲存元件之控制間極施加一程式化電壓，並使與儲存元件 相關聯之位元線接地。將來自通道之電子注入至浮動閘極 中。當電子在浮動閉極中累積時，㈣閘極變為帶負電荷 且儲存元件之Vth提升。 —圖圖解說明一⑽仙儲存元件（例如圖h及圖^中所顯 示之彼等nand儲存元件）陣列彻之一㈣。沿每一行γ 一位元線406輕合至NAND串45〇之沒極側選擇間極之没極 端子426。沿NAND串之每一歹,卜一源、極線4〇4可連接該等 NAND串之源極選擇閘極之所有源極端子似。 該儲存元件陣列被劃分成大量儲存元件區塊。通常對於 快閃EEPROM系統而言’區塊係抹除單位。亦即，每一區 塊含有一起抹除之最小數目個健存元件。每一區塊通常被 劃分為若干個頁…頁係程式化之最小單位。一個或多個 資料頁通常儲存於一個健存元件列中。舉例而言，一列通 令3有數個交錯頁’或其可構成一個頁。將一起讀取或程 式化-頁之所有儲存元件。大量頁形成一區塊，例如自8 151971.doc -13- 201133490 個頁至多達32個、64個、128個或更多個頁不等。在某些 實施例中，NAND串之一列包括一區塊。 實例性感測電路410、412、414分別與位元線4〇6、4〇7 及4 0 8連通。s亥專感測電路分別在由一個或多個電源4 〇 5提 供之Vdd、Vdd-AV及Vcomp下與電源線4〇ι、4〇2及4〇3連 通。下文進一步闡述此等電壓。該等感測電路亦與一個或 多個控制電路通信用以交換控制信號及資料。 圖5係使用單個列/行解碼器及讀取/寫入電路之一非揮發 性s己憶體系統之一方塊圖。根據一項實施例，一記憶體裝 置596具有用於並行讀取及程式化一頁儲存元件之讀取/寫 入電路。記憶體裝置596可包含一個或多個記憶體晶粒 598。記憶體晶粒598包含二維儲存元件陣列4〇〇、控制電 路510及讀取/寫入電路565。在某些實施例中，儲存元件 陣列可係三維的。記憶體陣列4〇〇可經由一列解碼器53〇藉 由字線且經由一行解碼器560藉由位元線定址。讀取/寫入 電路565包含多個感測區塊5〇〇(通常，每—感測區塊包含 一組感測電路或感測放大器，每一位元線一個）且允許並 行讀取或㈣化-頁儲存元件q文進—步詳細地闕述實 例性感測電路。通常’一控制器55〇與一或多個記憶體晶 粒598係包含於相同之記憶體裝置596(例如，一可抽換式 儲存卡）中。命令及資料係經由線52〇在主機與控制器“Ο 之間傳送且經由線518在控制器與一個或多個記憶體晶粒 598之間傳送。 控制電路510與讀取/寫入電路565協作以對記憶體陣列 151971.doc 201133490 400執订記憶體操作。控制電路51〇包含一狀態機η〗、一 日日片上位址解碼器514及一功率控制模組516。片大態機川 提供對δ己憶體操作之晶片級控制。晶片上位址解碼器… 在主機或5己憶體控制器所使用之位址與解碼器53〇及56〇 所使用之硬體位址之間提供—位址介面。功率控制模組 516控制在記憶體操作期間供應至字線及位元線之功率及 電壓’且可包含圖4之電源405。 在某些實施方案中，可組合圖5之組件中之某些組件。 在各種设計中，可將除儲存元件陣列400以外之組件中之 一者或多者（單獨地或組合地）視為一管理或控制電路。舉 例而。，個或多個管理或控制電路可包含以下裝置中之 任一者或其一組合：控制電路51〇、狀態機512、解碼器 514/560功率控制模組5 16、感測區塊5 〇 〇 (包括下文進一 步淪述之感測電路）、讀取/寫入電路565、控制器55〇及諸 如此類。 在另一貫施例中，一非揮發性記憶體系統使用雙列/行 解碼器及讀取/寫入電路。各種周邊電路對記憶體陣列4〇〇 之存取係在該陣列之相對側上以一對稱方式實施。 圖6係繪示一感測區塊之一實施例之一方塊圖。一個別 感測區塊500係分割成一核心部分（稱為一感測模組58〇)及 一共同部分590。在一實施例中，針對每一位元線存在一 單獨感測模組580且針對一組多個感測模組580存在一個共 同部分590。在一實例中，一感測區塊將包含一個共同部 分590及八個感測模組580 ’每一者類似於下文進一步論述 151971.doc •15- 201133490 之感測電路。一群組中之感測模組中之每一者將經由一資 料匯流排572與相關聯共同部分連通。 感測模組580包括判定一所連接位元線中之一傳導電流 咼於還是低於一預定臨限位準之感測電路57〇。感測模組 580亦包含一用於設定所連接位元線上之電壓條件之位元 線鎖存器582。舉例而言，鎖存於位元線鎖存器582中之一 預定狀態將導致該所連接位元線被拉至指定程式化抑制之 一狀態。 共同部分590包括一處理器592、一組資料鎖存器594及 耦合於該組資料鎖存器594與資料匯流排52〇之間的一 1/() 介面596。處理器592執行計算。舉例而言，其功能之一係 判定儲存於所感測儲存元件中之資料並將所判定之資料儲 存於該組資料鎖存器中。該組資料鎖存器594係用於在一 讀取操作期間儲存由處理器592判定之資料位元。其亦用 於在一程式化操作期間儲存自資料匯流排52〇輸入之資料 位元。所輸入資料位元表示意欲程式化至記憶體中之寫入 資料。1/0介面596在資料鎖存器594與資料匯流排520之間 提供一介面。 在讀取或其他感測期間，一狀態機512控制不同控制閘 極電壓至所定址儲存元件之供應。在感測模組58〇步進穿 過對應於記憶體所支援之各種記㈣狀態之各種預界定控 制間極電壓時’其可在此等電壓中之—者處跳脫且一輸出 將經由匯流排572自感測模組580提供至處理器592。彼 時’處理器592藉由考量感測模組之跳脫事件及關於經由 15197l.doc •16- 201133490 輸入線593自狀態機施加之控制閘極電壓之資訊來判定所 得記憶體狀態。處理器592然後計算該記憶體狀態 制編碼並將所得資料位讀存至資料鎖存器594中。❹ 心部分之另-實施例中，位元線鎖存器如既充當用於鎖 存感測模組⑽之輸出之-鎖存器亦充當如上文所閣述之 一位元線鎖存器。 在程式化或驗證_，欲程式化之資料係自f料匯流排 520儲存於該組資料鎖存器594中。在該狀態機之控制下， 該程式化操作包括絲至所定址料元件之㈣問極之一 連串程式化電壓脈衝。每-程式化脈㈣續接著_回讀 (驗證），以判定是否已將該储存元件程式化至所需記憶體 狀態。處理器592相對於所需記憶體狀態來監控該所回讀 之記憶體狀態。當二者一致時’處理器592設定位元線鎖 存器582以便致使位元線被拉至指定程式化抑制之—狀 態。此抑制耦合至該位元線之儲存元件進一步進行程式 化，即使在程式化脈衝出現於其控制閘極上時。在其他實 施例中，該處理器初始地載入位元線鎖存器582且感測電 路在驗證過程期間將該位元線鎖存器設定至一抑制值。 資料鎖存器堆疊594含有對應於感測模組之一資料鎖存 器堆疊。在一項實施例中，針對每一感測模組58〇存在三 個貝料鎖存器。該等資料鎖存器可實施為一移位暫存器使 得將儲存於其中之並行資料轉換為資料匯流排520之串列 資料，且反之亦然。對應於„!個儲存元件之讀取/寫入區塊 之所有資料鎖存器可鏈結在一起以形成一區塊移位暫存 151971.doc •17· 201133490 器，使得可藉由串行傳送來輸入或 ώ *掏出—貧料區塊。特定 m取/寫入模組之記憶庫經調適使得其資料鎖存器 =中之每—者將依序將資料移人或移出資料匯流排，仿佛 其係用於整個讀取/寫入區塊 移位暫存器之一部分一 般0 圖7a繪示其中每一儲存元件儲存兩個資料位元之四狀態 記憶體裝置之-實例組臨限f壓分佈。針對經抹師狀 態）儲存元件提供-第-Vth分佈7〇〇。三個㈣分佈7〇2、 704及7〇6分別表示其中補償通道對浮動閘極耗合之經程式 化狀態A、B及C。由於通道對浮動間極麵合，經程式化狀 態a、b&c分別發生變寬之vth分佈7〇3、7〇5及7〇7。此耦 〇增加選疋儲存元件之浮動閘極上之電位使得其程式化 速度（例如，表示為每程式化脈衝vth之一改變）經加速高於 一既定程式化速度，從而導致Vth分佈在上尾端上變寬。 在一項實施例中，E狀態中之臨限電壓為負的，且A狀 態、B狀態及C狀態中之臨限電壓為正的。 亦提供讀取參考電壓Vra、Vrb及Vrc用以自儲存元件讀 取資料。藉由測試一給定儲存元件之臨限電壓高於還是低 於Vra、Vrb及Vrc，系統可判定儲存元件所處於之狀態， 例如’程式化條件。 此外’提供驗證參考電壓Vva、Vvb及Vvc。當將儲存元 件程式化至A狀態、B狀態或C狀態時，系統將分別測試彼 專儲存元件是否具有大於或等於Vva、Vvb或Vvc之一臨限 電壓》 15197l.doc -18· 201133490 在全序列程式化中，可將儲存元件自£狀態直接程式化 至經程式化狀態A、B或C中之任一者。舉例而言，可首先 抹除欲程式化之一儲存元件群體使得該群組中之所有儲存 兀*件皆處於E狀態中。例如圖8中所繪示之一連串程式化脈 衝用於將儲存元件直接程式化至A狀態、⑽態及c狀態 十。雖然某些儲存元件係狀態程式化至A狀態，但其 他儲存元件係自E狀態程式化至B狀態及/或自E狀態程式化 至C狀態。 一慢程式化模式之一項實例針對一個或多個資料狀態使 用It (偏移）及尚（目標）驗證位準。舉例而言，針對A狀態， L及Vva刀別係偏移及目標驗證位準，且針對b狀態， VvbL及Vvb为別係偏移及目標驗證位準。在程式化期間， 田正程式化至作為一目標狀態之A狀態之一儲存元件（例 如，一A狀態儲存元件）之vth超過^虬時，使其程式化速 度變慢’例如藉由使提升至介於一標稱程式化或非抑 制位準（例如，0 V)與一完全抑制位準（例如，2V至3 之 間的-位準(例如’ 〇.6 乂至0.8 v)。此藉由避免懸之大步 幅增加而提供更大精確性。當Vth達到Vva時，儲存元件經 鎖定以免進—步進行程式化。類似地，當-B狀態儲存元 件之Vth超過VvbL時，其程式化速度變慢，纟當讀達到 Vvb時，儲存元件經鎖定以免進一步進行程式化。在一個 方法中’並不針對最高狀態使用一慢程式化模式，此乃因 某二過冲通常係可接受的。相反，慢程式化模式可用於高 於經抹除狀態且低於最高狀態之經程式化狀態。 151971.doc -19- 201133490 圖7b圖解說明程式化儲存兩個不同頁（一下部頁及一上 部頁）之資料的一多狀態儲存元件之兩遍技術之一實例。 藉由自圖7a重複臨限電壓分佈7〇〇、7〇2、7〇4及7〇6來繪示 四個狀態。此等狀態及其等表示之位元係：E狀態（丨丨）、A 狀態（10)、B狀態（00)及C狀態（〇1)。對於E狀態，兩個頁皆 儲存一「1」。對於A狀態，下部頁儲存一「〇」，而上部頁 儲存一「1」。對於B狀態，兩個頁皆儲存「〇」。對於^狀 態，下部頁儲#「1」而上部頁儲存「〇」。注意，雖然已 給該等狀態中之每一者指派特定位元型樣，但亦可指派不 同之位元型樣。 在一第一遍程式化中，根據欲程式化至下部邏輯頁中之 位元來設定儲存元件之臨限電壓位準。若彼位元係一邏輯 「1」，則該臨限電壓不改變’此乃因其因較早已被抹除而 處於適當狀態中。然而，若欲程式化之位元係一邏輯 「〇」，則該儲存元件之臨限位準增加至A狀態，如箭頭73〇 所顯示。從而結束第一遍程式化。 在一第二遍程式化中，根據正程式化至上部邏輯頁中之 位元來設定儲存元件之Vth。若上部邏輯頁位元將儲存一 邏輯「L ’則不進行程式化，此乃因該儲存元件相依於下 部頁位元之程式化而處於狀態£或八（其二者皆攜載—上部 頁位7G「1」）中之-者中。若該上部頁位元將係一邏輯 「〇」’則移位Vth。若第一遍導致儲存元件保持在£狀離 中’則在第二階段中程式化儲存元件使得將vth增加至在^ 狀態内’如箭頭720所繪示。若儲存元件已因第一 151971.doc •20- 201133490 化而程式化至A狀態中，則在第二遍中進—步程式化錯存 疋件使得將Vth增加至在b狀態内，如箭頭71〇所繪示。第 二遍之結果係將儲存元件程式化至經指定以針對上部頁儲 存-邏輯「0」而不改變下部頁之資料的狀態令。 注意，一慢程式化模式亦可與此技術一起使用。 在個方法中，若寫入足夠資料以填滿一整頁，則可設 置-系統來執行全序列寫入。若針對一整頁寫入不足資 料，則該程式化過程可程式化下部頁，用所接收之資料程 式，下部頁。當接收到後續資料時，該系統將接著程式化 上部頁。在再一實施例中，,亥系統可在程式化下部頁之模 弋下開始寫入，且若隨後接收到足以填滿一整個字線（或 其大部分)之儲存元件之資料時則轉換至全序列程 式。 ' 在另一可行之程式化技術中，在一第一步驟中，程式化 下P頁右下。卩頁欲保持資料1，則儲存元件狀態保持處 於E狀態。若該資料欲程式化至Q，則使儲存元件之電壓之 限值提升以使得儲存元件程式化至延伸於狀態A與狀態 B之間的一中間分佈。 一 在程式化上部頁時，若儲存元件處於E狀態且上部頁欲 保持處於1，則儲存元件將保持處於E狀態❶若儲存元件處 於E狀態且其上部頁資料欲程式化至〇，則儲存元件之臨限 電壓將提升使得儲存元件處於A狀態《若儲存元件處於中 間她分佈且上部頁資料欲保持處於1 ’貝1J儲存元件將程式 化至目標B狀態。若儲存元件處於中間Vth分佈且上部頁資 151971.doc -21 - 201133490 料欲變為資料〇，則儲存元件之臨限電壓將提升使得健存 元件處於C狀態。 雖然該等程式化實例繪示四個資料狀態及兩個資料頁， 仁所教示之概念可適用於具有多於或少於四個狀態及多於 或少於兩個頁之其他實施方案。舉例而言，具有每储存元 件8個或16個狀態之記憶體裝置當前正在計劃或生產中。 此外，在所論述之實例性程式化技術中，一儲存元件之 Vth隨著該儲存元件程式化至一目標資料狀態而提升。然 而，可使用其中一儲存元件之Vth隨著該儲存元件程式化 至一目標資料狀態而降低之程式化技術。亦可使用量測儲 存元件電流之程式化技術。本文中之概念可適合於不同程 式化技術。 圖8繪示在一程式化操作期間施加至一選定字線之一連 串程式化脈衝及驗證脈衝。一程式化操作可包含多個程式 化反覆，其中每一反覆皆對一選定字線施加一個或多個程 式化脈衝（電壓）’後續接著一個或多個驗證電壓。在一個 可行之方法中’在連續反覆中升高程式化電壓。此外，程 式化電壓可包含具有一通過電壓（Vpass)位準（例如，6 V至 8 V)之一第一部分，後續接著一程式化位準（例如，12 v 至25 V)下之一第二部分。舉例而言，第一、第二、第三 及第四程式化脈衝800、802、8〇4及806分別具有Vpgmi、 Vpgm2、一 Vpgm3及Vpgm4之程式化電壓，等等。可在每 一程式化脈衝之後提供一組808 —個或多個驗證電壓，例 如Vva、Vvb及Vvc。在某些情形下，一個或多個初始程式 151971.doc •22· 201133490 化脈衝不後續接著驗證脈衝，此乃因不預期任何儲存元件 已達到最低程式化狀態（例如，A狀態）。隨後，例如，程 式化反覆可針對A狀態使用驗證脈衝，後續接著針對a狀 態及B狀態使用驗證脈衝之程式化反覆，後續接著針對b 狀態及C狀態使用驗證脈衝之程式化反覆。 在一個選項中，使用偶數-奇數程式化脈衝。在此情形 下，於一單次程式化反覆中，使用一個程式化脈衝來程式 化偶數數目之位元線之選定儲存元件，後續接著用於程式 化奇數數目之位元線之選定儲存元件的另一程式化脈衝， 後續接著用於偶數數目之位元線與奇數數目之位元線兩者 的一個或多個驗證脈衝。 圖9繪示針對一組儲存元件之一多遍程式化操作。所繪 示之組件可係—更大組儲存元件n及位am + 組。在-個方法中，在—第一遍程式化中程式化上 之儲存元件，例如儲存元件9G2、904及90^此步驟由 厂1」表示。接下來（「2」），在―第一遍程式化中程式化 WLn上之儲存兀件’例如儲存元件912、914及916。在此 實例中、’在選擇一字線來進行程式化時，在每-程式化脈 衝之後進订驗證#作。在對WLn之驗證操作期間，對机打 施加一個或多個驗證電壓㈣剩餘字線（包含WLn^ )把加通過電壓。該等通過電壓用於接通（使盆導電） ^選儲存元件使得可㈣敎字線進L操作接下 :(」）S第二遍程式化中程式化WLn-l上之儲存元 下來（4」），在一第一遍程式化令程式化冒“^上 151971.doc •23· 201133490 之儲存元件。接下來（「5」）’在一第二遍程式化中將WLn 上之儲存元件程式化至其等之各別目標狀態。 圖l〇a繪示NAND串之一剖視圖，其顯示通道對浮動閘極 耦合及浮動閘極對浮動閘極耦合。一位元線或NAND串方 向去向頁中，且一子線方向由左向右。一字線1000跨越多 個NAND串延伸。一第一 NAND串包含一通道區域 (CH)l〇i6。亦參見結合圖2及圖3所論述之通道區域。第一 NAND串中之一儲存元件1〇1〇包含係字線1〇〇〇之一部分之 一控制閘極（CG)1012、及一浮動閘極（FG)1〇14。一第二 NAND串包含一通道區域1〇26。第二nand串中之一儲存 元件1020包含係字線1 〇00之一部分之一控制閘極〗〇22、及 一浮動閘極1024。一第三NAND串包含一通道區域1〇36。 第三NAND串中之一儲存元件1030包含係字線丨〇〇〇之一部 为之一控制閘極1032、及一浮動閘極1034。 隨著記憶體裝置按比例縮小，儲存元件對儲存元件干擾 發揮著日益重要的作用。如一開始所提及，此等干擾中之 一者係在程式化期間發生之通道對浮動閑極耦合。在所有 位元線程式化中，考量經歷程式化之一選定字線1〇〇〇之一 選定儲存元件1020。當相同字線1000上之一毗鄰位元線之 一毗鄰儲存元件（例如，1010及/或1〇3〇)達到其目標資料狀 態時，將其鎖定以免受進一步程式化，因此，在下一程式 化反覆中，使經鎖定或未選儲存元件之一基板通道區域 (例如，1016及/或1036)升壓以防止未選儲存元件之浮動間 極（例如，1014及/或1034)在將一程式化脈衝施加至選定字 151971.doc • 24· 201133490 線1000時增加。然而，若通道1026保持在一固定電壓（例 如0 V)下’則通道（例如，1016及/或1〇36)中之經升壓電位 向上輛合至選定儲存元件1020之浮動閘極1〇24，從而導致 浮動問極1024與通道1〇26之間的有效電場在施加一程式化 脈衝時增加。耗合之量相依於通道電位及耦合係數。此導 致比所期望的情形大之選定儲存元件之Vth之一跳躍。因 此’储存元件之Vth分佈不既定地變寬，如圖7a中所顯 示0 除通道對浮動閘極耦合以外，浮動閘極對浮動閘極耦合 亦可增加一選定儲存元件經歷之有效Vpgm。此由自浮動 閘極1014及/或1〇34至浮動閘極1〇24之耦合表示。 舉例而5，右將具有〇·2 V之一步長的一程式化電壓施 加至字線1000 ’則由於自通道1〇16之耦合，浮動閘極1024 之電位可增加在該步長已較高（例如〇·3 V)且不存在自通道 1016之耦合之情形下將預期的一量。自通道1〇36之耗合可 類似地不既定地增加浮動閘極1 〇 2 4之電位使得其比預期程 式化得更快》此主要涉及其中同時程式化毗鄰位元線/Nand 串之一所有位元線（ABL)程式化技術。在ABL之情形下， 一相鄰儲存元件可係在開始程式化時具有〇 V下之—通道 的一程式化儲存元件。隨著程式化繼續進行，該相鄰儲存 元件改變為具有高達（例如）8V之一經升壓通道電壓的—受 抑制儲存元件。此突然之改變可致使相鄰儲存元件經斤程 式化電場之一突然增加。 ABL程式化之一個特性在於程式化完成點可係完全隨機 151971.doc -25- 201133490 且不可預測的。在上文所論述之偶數/奇數程式化技術 中，在程式化偶數數目之NAND鏈時不選擇奇數數目之 NAND鏈，且反之亦然《通常自程式化序列之開始將該未 選NAND通道升壓於一高電位下。通道對浮動閘極耦合有 效地使選定儲存元件經歷一較高程式化電場，但僅以其中 經歷該較尚％之第一程式化脈衝較快地程式化選定儲存元 件。後續程式化脈衝不受自未選相鄰通道之恆定耦合之影 響且因此將不存在進行一穩定狀態程式化之選定儲存元件 之突然Vth改變。即使偶數/奇數程式化技術具有不存在通 道對浮動閘軸合側效應之優點，但其效能僅為概程式 化之-半。因此，具有用於ABL程式化而不存在一效能損 失之補償技術是值得的。 在ABL程式化之情形下，為克服選定儲存元件上之突 電場改變’可給選定儲存元件之通道補償某-電壓(例 〇.5 V)用以減少跨越浮動閘極至通道之有效電壓。此通 偏壓可透過選Μ極SGD透過位元線供應，如圖3 示。可藉由㈣極_ 342提升至—適當” 上之電:傳遞至通道330。位元線對位元 : 強’此乃因位元線之間彼此極為接近。可利 ： 得調變通道電位所需要之位元線電位。 圖10b、.會不自未選位元線至一選定位元線之耗人 m合可自未選位元線至選定: 在兩舰鄰未選位元線皆輕合至^生此輕 的。此位元線耦合可用 疋立兀線時係最 τ用於補償及控制選定儲存元件之通 151971.doc -26 - 201133490 電壓。 一般而言，由一選定位元線經歷之該耦合相依於一個或 多個相鄰位元線之一型樣。舉例而言，可自一個或多個不 毗鄰位元線經歷耦合。在一脈動效應中，耦合效應亦可跨 越一位元線鏈傳送。考量具有以下型樣之一連串毗鄰位元 線.U1-S2-S3-S4-U5，其中！；及8分別表示未選位元線及選 定位70線。對於S3，可自U1及U5接收耦合，即使其等係 不毗鄰位το線。毗鄰位元線之間的耦合比可相對較高例 如45% ;另一5%係來自下下相鄰耦合或接地。自作為遠離 另一位兀線之兩個位元線的一位元線之耦合係45%χ45%= 20.25%，其係顯著的。因此，s3可總共接收耦合之 40.5%，此極接近於其中一選定儲存元件在一個側上具有 一田比鄰未選相鄰者之情形。存在既枝非故意麵合效應。 自U5至S4之耦合或自⑴至“之耦合係既定耦合，其等將 提供一減慢效應以補償自175至84之通道耦合效應及自⑴ 至si之通道耦合效應，自⑴與仍兩者之s3位元線耦合（例 如，40.5%)極接近於45%之直㈣合效冑，且係、一非故意 耦合效應且導致一不期望程式化減慢。S3不受自其直接： 鄰者（亦即’ S2及S4)之輕合之料，此乃因其等並不使受 抑制通㈣合升高與S3相關聯之選定儲存元件之浮動閑 ° 、用於減少通道對浮動閘極輕合之各種方法包含上文所論 述之偶數_奇數程式化脈衝之使用H此導致一效能 損失。亦可提供料選儲存元件之較少升壓，但此增加程 151971.doc -27- 201133490 式化干擾之風險。以慢程式化模式之一浮動位元線技術亦 係可打的，但難以有效地進行實施。可由慢程式化模式位 元線（與一慢程式化模式選定儲存元件相關聯之一位元線） 耦合在此一實施方案中浮動之抑制位元線，且受抑制vm 中之最終升高可不足以使慢程式化模式位元線耦合升高以 使程式化充分減慢。另一方法係一較小程式化脈衝步長之 使用。然而’此亦導致一效能損失。 圖1 la繪示使用偏移及目標驗證位準且減少耦合效應之 一實例性程式化技術中之臨限電壓分佈11〇〇、11〇2、ιι〇4 及1106 。 在一個方法中，當其等之Vth接近各別目標驗證位準 時，首先以一快程式化模式並然後以一慢程式化模式程式 化A狀態及B狀態儲存元件。c狀態儲存元件並不具有減慢 以增強效能。如結合圖7a所論述，可使用慢程式化模式及 快程式化模式來達成較緊Vth分佈。可以快程式化模式初 始地將其中其位元線係在〇 V下之一儲存元件自經抹除狀 態程式化至一較高狀態。由於該儲存元件遠離其目標驗證 位準，因此可忽略耦合效應，此乃因由耦合引起之突然 Vth跳躍可不過程式化該儲存元件超過所需Vth範圍。當該 儲存元件之vth通過分別自目標驗證位準Vva或Vvb偏移之 一偏移驗證位準（例如VvaL或VvbL)時，該儲存元件進入其 中每一程式化脈衝之vth之增加速率減小（例如藉由使vbi 提升至（例如）Vslow=0.6 V至0.8 V)之一慢程式化模式。 當該儲存元件係在慢程式化模式下且因此接近於其目標驗 15I'97I.doc -28 - 201133490 證位準時，應補償耦合效應此乃因需要精確控制。除既定 減慢以外還需要一額外減慢用以補償通道耦合效應。此技 術可係稱為一雙重減慢（DSD)。用於提供一額外減慢之一 個方法係在使Vbl提升至Vsl〇w之後使位元線浮動。當儲存 元件之vth通過目標驗證位準時，藉由使其VM提升而鎖定 儲存元件以免進一步進行程式化。 在某些情況下’具有一既定減慢之最終程式化技術在接 近目標時可係不需要的。 另一方法使用一個程式化速度模式，但仍在偏移及目標 驗也位準下執灯驗證操作。在此情形下，當達到—資料狀 態之—偏移驗證位準時’針對待程式化至該資料狀態之選 定儲存元件m線浮動。與某些其他方法㈣此可在 無需將Vbl驅動得較高之衿私丁 4 ^ 之匱形下進仃。當達到該資料狀態 之目標驗證位準時，鎖定彼等選定儲存元件之位元線。 可考量偏移驗證位準vvaavvaB作為錄態儲存元件及 B狀態儲存元件之分則艇议 別觸發位7L線浮動及/或設定

Vbl=Vsi〇w之觸發驗證位準。 失然而’此等方法使用額外驗證操作，因此導致—效能損 圖11 b繪示在其中在聲個去口今儿丨。t ^ ^ Μ -V- « - %式化刼作中僅使用一個程 <速料式及母狀態-個驗證位準之㈣下 :例性程式化技術之臨限電壓分佈。在此情形下, 存兀件係以快程式化模式 動間極搞合，可在不…叫式。為補償通道對 在不添加任何額外驗證操作之 151971.doc •29· 201133490 vth窗劃分為三個區域（假定使用四個資料狀態）。在一第一 區域（低於Vva)中，Β狀態及C狀態儲存元件將係在一快程 式化模式下此乃因其等遠離其等之目的地。若需要，則可 藉由使其等之相關聯位元線浮動來使入狀態儲存元件減 慢。可藉由相鄰位元在該等相鄰者受抑制時耦合浮動位元 線。在A狀態儲存元件通過Vva之後，抑制該等儲存元 件。 在一第二區域（自Vva至Vvb)中，當B狀態儲存元件通過 Vva時，使其等之相關聯位元線浮動以接收自相鄰受抑制 位元線之耦合使得其等減慢以防止過程式化。在一第三區 域（高於Vvb)中，在B狀態儲存元件通過8驗證位準（Vvb)之 後，抑制此等儲存元件。c狀態儲存元件係在快程式化模 式下直至其等達到Vvc為止。可考量目標驗證位準乂”及

Vvb作為B狀態儲存元件及〇狀態儲存元件之分別觸發位元 線浮動之觸發驗證位準。 此方法允許自一個或多個毗鄰或其他相鄰未選位元線耦 合（若存在）以減小一程式化操作之所有部分或一選定部分 之一選定位元線之程式化速度。注意，此方法並不需要知 曉是否存在-個或多個眺鄰未選位元線，使得避免用於獲 得此資訊之步驟及相關聯效能損失。程式化速度與存在: 耗合之量成比例地自動減小。特定而言’使一選定位元線 洋動將允許該&元線II由相鄰未選位元線而耗合得較高。 在大約3 PF之-大電容之情形下，該位域可充當用於相 關聯通道之―電源’其具有—極小電容（大概有3奸之 I51971.doc •30- 201133490 1%)。對於具有一耦合電壓之位元線，通道係在與位元線 相同之電壓下。一受抑制位元線之電壓相對於通道浮動且 與該位元線分離之通過電晶體SGD足夠高。該等浮動通道 輔後藉由使字線電壓上升而耦合並達成一高經升壓電壓以 防止進一步進行程式化。 如下文進—步論述，可藉由在一 UDL鎖存器中設定一 「減慢」位元來實現一選定儲存元件應使其位元線浮動且 藉此經受變慢之程式化作為一形式之補償之一指示。 理想地，在目標驗證位準之前應將經由一浮動位元線之 減慢進行約500 mV(假定一最壞情形通道對浮動閘極耦合 為500 mV)。提供如針對八狀態儲存元件及b狀態儲存元件 所論述之經由浮動位元線之—減慢可導致約兩個額外驗證 脈衝然而’不招致額外程式化脈衝，此乃因該等程式化 脈衝為C狀態程式化所共用。c狀態储存元件之減慢可導 致約兩個額外程式化脈衝 '然而，此等折衷導致較緊vth 为佈。為減少效能損失，一項實施方案將不使c狀態儲存

:件減慢。〇狀態實際上比其他兩個狀態A及B具有通道對 浮動閘極耦合效應之—彳A 从 愿之低可施性，此乃因當C狀態儲存元 件繼續程式化時程式化盆 抑制。此外，若在c"二Γ 赌存元件受到 右在C狀態儲存疋件達到其等之 前抑制相鄰儲存亓杜4夕 。立位準之 人 4存70件❹程式化脈衝，通道對浮 σ現象將不使Vth分佈變寬。 甲耦 期注Γ當相對較多位元線接地時，在程式化操作中之早 較不可能存在跨越位元㈣合，此乃因-接地:： 151971.doc •31 - 201133490 線一般停止此耦合。 進一步詳細地，假定如在圖8中使用一階梯狀增加 Vpgm »通常，使用一第一組程式化脈衝來程式化a狀態儲 存元件’使用重疊之一第二組程式化脈衝來程式化B狀態 儲存元件’且使用重疊之一第三組程式化脈衝來程式化C 狀態儲存元件。假定由於位元線浮動而在A狀態階段剛開 始時存在某一減慢。此導致稍後與不具有減慢之一情形比 較地完成A狀態程式化階段。此外，若對於b狀態具有一 減慢’亦將稍後與不具有減慢之一情形比較地完成B狀態 程式化階段。然而，由於儲存元件共用相同程式化脈衝， 因此A狀態儲存元件及b狀態儲存元件花費較長時間來程 式化及執行較多驗證操作係可接受的，此乃因總程式化時 間不增加。總程式化時間係基於最高狀態之程式化時間。 因此，當C狀態儲存元件減慢時，總程式化時間存在一 損失。一般而言，注意’通道對浮動閘極耦合效應涉及在 相鄰位元線鎖定時一位元線幾乎鎖定之一可能性（此相 對較不頻繁地發生）。c狀態中之此罕見事件之組合係一更 罕見事件。減慢c狀態儲存元件可增加總程式化時間（例 如）兩次程式化反覆。 圖11c繪示與圖11a及圖llb有關之一實例性程式化過 程。一程式化操作在步驟1120處開始。一程式化反覆在步 驟1122處開始。 在一個選項中，對應於圖lla，在步驟1124處，針對尚 未達到其等之偏移驗證位準（其係比選定儲存元件之目標 15I971.doc -32· 201133490 驗證位準低之一驗證位準)之選定儲存元件使位元線接 地，且使位元料動以提供對已達到其等之偏移驗證位準 之選疋儲存70件的補償。舉例而言，Vvbi^、— b狀態儲存 元件之偏移驗證位準，|中目標資料狀態係靴態且目標 驗證位準係Vvb。一選項係在使位元線浮動之前設定 Vb卜vslow(例如）使得其等在稍微高於Vsi〇w之一位準下浮 動否則，在使位元線浮動之前Vbl=0 V(例如）使得其等在 稍微高於0 V之一位準下浮動。 在另一選項中，對應於圖llb，在步驟1126處，針對尚 未達到比其等之目標資料狀態低之一特定資料狀態之目標 驗證位準（其係比其等之目標驗證位準低之一驗證位準）的 選定儲存元件使位元線接地，且使該等位元線浮動以提供 對已達到該特定較低資料狀態之目標驗證位準之選定儲存 元件的補償。舉例而言’ Vva係比B狀態之一目標資料狀 態低之一資料狀態之一目標驗證位準。亦即，A狀態係比 B狀態低之一個狀態。在具有狀態Er(指示與較高£狀態不 同之一抹除狀態）、A、B、C、D、E、F及G之一八階裝置 中，狀態D係低於狀態F之兩個狀態（舉例而言）。 步驟113 2包含使未選位元線上之電壓升高以使浮動位元 線耦合升高。在步驟1134處施加一程式化脈衝。 步驟1128包含使未選字線上之Vpass提升。此可發生於 選定位元線之浮動之開始之前或之後。步驟113 〇包含在使

Vpass提升或使選定位元線浮動之前或之後使vsgd升高。 可在使Vpgm提升時（當通道升壓依賴於Vpass時在Vpgm之 151971.doc -33- 201133490 前’或在通道升壓依賴於Vpgm時在Vpgm之後）使Vsgd升 高。此在其中抑制位元線並不具有升高之正常程式化中係 一選用之步驟。下文進一步論述之圖15圖解說明圖iic之 步驟中之某些步驟。舉例而言，其顯示一接地位元線之 Vbl(1524)、一浮動位元線之Vbl(1522)，其中浮動在“處 開始，未選位元線之Vbl之升高（1518)在t8處開始，在選定 位元線之浮動（在t8處）之前（在t7處）開始使未選字線上之

Vpass提升（1529)，在選定位元線之浮動（在t8處）之後（在t9 處）開始使未選字線上之Vpass提升（1528)，且在使Vpass提 升之後（分別在t7至t9處）開始使Vsgd升高（1530或1531，分 別在t9或110處）。Vsgd係提供於一儲存元件與一各別位元 線（例如，圖3中之321、341及361)之間的一汲極選擇電晶 體（例如，圖3中之322、342及362)之閘極電壓。 步驟1136包含執行驗證操作。使用驗證操作之一結果來 鎖定達到其等之目標驗證位準之選定儲存元件之位元線。 步驟1138包含基於驗證操作之該等結果更新感測電路中之 鎖存器。若在決策步驟114〇處存在下一程式化反覆，則在 下一程式化反覆中於步驟U 22處繼續進行處理。若決策步 驟1140為假，則程式化操作在步驟1142處結束。 注意，步驟1124、ιι28、113〇、1132及1134可至少部分 地在時間上重疊。類似地，步驟1126、1128、113〇、ιΐ32 及1134可至少部分地在時間上重疊。一般而言應在使未 選位元線升高之前使欲耦合升高之一位元線浮動。此外， 應在施加VPgm時建立所需位元線及SGD電壓。 151971.doc •34· 201133490 注意，可藉助一控制電路中之適當邏輯來實施本文中所 闡述之各種程式化技術。 圖lid繪示用於各別位元線之資料鎖存器。如所提及， 可使用資料鎖存器來儲存一減慢位元。該位元可具有一個 值（1) ’其指示一相關聯儲存元件應藉由在一程式化操作之 至少一部分期間使其位元線浮動而經受一減慢。該位元可 八有另值（0)，其指示該相關聯儲存元件不應經受一減慢 且替代地應藉由在一程式化操作之至少一部分期間使其位 元線接地而經文快程式化。該位元值可在該程式化操作期 =發生改變且由控制電路讀取用以適當地控制位元線（通 常經由一相關聯感測電路）。 般而言，可針對每一位元線提供各自儲存一個資料位 疋之多個資料鎖存ϋ。該等鎖存器識別—相關聯儲存元件 何時已達到-程式化操作中之某些里程碑。舉例而言，鎖 存器可識別一儲存元件尚未完成程式化（例如，其vth低於 例如VVa、Vvb或Vvc之一目標驗證位準），或者已完成程 式化（例如’其Vth南於-目標驗證位準）。鎖存器亦可識別 一儲存元件之Vth低於一偏移驗證位準（例如，VvaL4 VVbL) ’高於一偏移驗證位準（例如，VvaL或VvbL)但低於 -目標驗證位準（例如，Vva、Vvb或Vve)，例如在一慢程 式化模式下，或高於該目標驗證位準。 一第一組鎖存器1201(稱為XDL鎖存器 、-、跡讓及⑽。„職鎖存器^ 儲存例如一下部資料頁。一 χητ雜六„ |貝丁寸貝 XDL鎖存益在一下部頁位元^ 151971.doc -35- 201133490 储存於一相關聯儲存元件中時翻轉。一第二組鎖存器 1211(稱為UDL鎖存器）包含鎖存器121〇、m2、1214、 1216及1218。在一項可行之實施方案中，_UDL鎖存器在 一相關聯儲存元件係處於一慢程式化模式下時（例如，在 其Vth介於偏移驗證位準與目標驗證位準之間時）翻轉。在 圖Ua之實施方案中，該UDL鎖存器儲存在一相關聯儲存 兀件自其中其通道浮動之一慢程式化模式轉變至其中其通 道接地之一快程式化模式時發生翻轉的一位元。一第三組 鎖存器1221(稱為LDL鎖存器）包含鎖存器1220、1222、 1224、1226及1228。該等鎖存器係連接至代表性位元線 BU-2、BLM、BL、BLi + aBU+2。該等道鎖存器可用 於儲存例如-上部資料頁…LDL鎖存器在—相關聯儲存 元件完成程式化時（例如，在其Vth超過例如¥”、Vvb或 Vvc之一目標驗證位準時）翻轉。 圖lie繪示針對圖lld之鎖存器之位元指，艮。㈣示經抹 除狀態。Af、Bf及Cf分別指示其中通道接地之A狀態儲存 疋件B狀態儲存％件及c狀態健存元件之快程式化模 式。As、Bs及。分別指示其中使位元線浮動之a狀態儲存 兀件B狀態儲存兀件及c狀態儲存元件之變慢程式化模 式Am、Bin及Cm分別指示八狀態儲存元件、B狀態儲存 元件及C狀態儲存元件之受抑制模式。^㈣及⑽㈣分 才曰示來自貝料鎖存器用於控制感測電路中之位元線之第 資料傳送及第—資料傳送。該第—傳送將資料置於感測 節點中’其中-電容器作為一動態鎖存器，並然後將該資 151971.doc -36· 201133490 ㈣送至該等鎖存器，且該第二傳送將某_資料重新置於 器上’如下文進一步論述。此等資料傳送提供用於 控制感測電路中之電壓的—方式^舉例而t，可使用一個 電壓用於進行抑制並使用_個電壓用於進行減慢。可使用 lockoutl來指示—位元線是否係在一慢程式化模式下。 在此實施方案中，祖=1指示該慢程式化模式實際上用 於A,態、B狀態及c狀態。在程式化期間，控制電路讀取 一選定儲存元件之鎖存器資料且，回應於該資料判定是否 應在其位元線浮動或接地之情形下程式化選定儲存元件。 然後，控制電路將對應資料傳送至感測電路中。 、圖12繪示-資料狀態針料具有補償之—快程式化模 式、具有補償之-慢程式化模式及—鎖定/抑制條件之臨 限電壓範圍一般而言，當需要對vth之增加速率之較精 確控制時，通道對浮動閘極辆合對處於—慢程式化模式下 之儲存it件最有關係。最高狀態（例如，⑽態）可不使用 慢程式化模式，此乃㈣通道料動閘_合之補償不如 對其他狀態之補償重要。因此不使c狀態程式化減慢且不 導致一總效能損失。A狀態及崎態之慢程式化模式招致 一損失，例如一耦合需要更多驗證操作。因此，對於B狀 態作為-實例’可具有其中發生快程式化(其中通道接地) 且不存在對通道對浮動閘極耦合之補償的一臨限電壓範圍 1254。範圍1254向上延伸至VvbL。提供其中慢程式化發 生（具有對通道對浮動閘極耦合之補償）且對應於一 vth分佈 1250之一臨限電壓範圍1256。範圍1256自延伸至 15197l.doc -37- 201133490

Vvb。亦提供其中b狀態儲存元件係處於一經鎖定/抑制條 件下之向於Vvb且對應於一 vth分佈1252的一臨限電壓範圍 1258。該論述亦可推廣至其他狀態。 一潛在缺點在於，接近於範圍1256(例如，接近於且剛 剛低於VvbL)之儲存元件有受通道對浮動閘極耦合影響且 使其等之vth跳躍至vth分佈1252之上尾從而致使vth分佈 變寬的危險。 一替代方法係使快程式化模式儲存元件之位元線浮動以 使其等之程式化減慢，不論目標狀態如何。可在一記憶體 裝置中實施兩個選項以判定哪一者係最佳的。 下文詳細論述提供對通道對浮動閘極耦合之補償的各種 程式化技術。 圖13繪示用於程式化一組非揮發性儲存元件之一方法， 其中使用兩個驅動電壓使受抑制位元線之一電壓升高以誘 發對相鄰位元線之補償叙合。一程式化操作開始於步驟 U00處。該程式化操作之一反覆開始於步驟13〇2處。步驟 1304識別一第一群組受抑制（未選）儲存元件、處於一慢程 式化模式下之-第二群組儲存元件及處於—快程式化模式 下之-第三群組儲存元件。該第一群組表示未選儲存元 件，且該第二群組及該第三群組表示選定儲存元件。可由 控制電路藉由（例如）讀取鎖存器資料來實現此識別。該第 -群組包含與H元線連通之—第—儲存元件，該第 二群組包含與一第二位元線連通之一第二儲存元件，且該 第三群組包含與一第三位元線連通之一第三儲存元件。該 151971.doc •38· 201133490 等儲存元件及位元線在一記憶體陣列中可係處於彼此相對 之任何位置中。 步驟1306包含在一第一時間週期中使用Vdd_AV(一初始 位準）下之一電源預充電第一群組之位元線，且使第二群 組及第三群組之位元線接地。Δν表示隨後將誘發自一未 選位元線至一選定位元線之耦合以抵消由選定儲存元件經 歷之通道對浮動閘極耦合的一電壓升高。亦即，對於一選 定儲存元件，至少部分地藉由使其位元線電位提升來補償 因通道對浮動閘極耦合所致之經提升浮動閘極電位。 步驟1308包含在第一時間週期之後的一第二時間週期中 將第二群組之位元線預充電至Vsl〇w。在此步驟中，為防 止不期望之輕合效應’可期望主動地對抑制位元線及接地 位元線加偏壓使得其等不處於浮動狀態。 步驟1310包含在第二時間週期之後的一第三時間週期 中’使用Vdd(—經升高位準）下之一電源驅動第一群組之 位元線’使第二群組之位元線浮動，且使第三群組之位元 線浮動或接地。 在相同週期中，步驟1309包含在浮動開始之前或之後使 未選字線上之Vpass提升，在此步驟之後，步驟1311包含 在使Vpass提升之前或之後或者在開始浮動之後（例如當在 選定字線上使Vpgm提升時）使Vsgd升高。步驟1309及步驟 13 11可相對於步驟13 1 0之時序在各種時間處起始。在某些 情形下，可在步驟1310之前起始步驟1309，其中在未選位 元線之電壓升高之前使未選字線上之Vpass提升。在另一 151971.doc •39· 201133490 情形下，可在步驟1310之後起始步驟1309，其中未選位元 線改變其等之電壓且然後使未選字線上之Vpass提升以達 成通道升壓。在另一情形下’可在步驟1310前面起始步驟 1309之後的步驟1311，其中將首先使未選浮動通道升壓， 然後將未選位元線提升至最終Vdd位準且然後使Vsgd提 升。在使步驟13 09升壓之後起始步驟1310在以下方面可係 有利的：經補償位元線（其係藉由相鄰未選位元線而輕合 升高）之通道將不面臨無意地使其相關聯通道升壓之可能 性（其中程式化停止而非變慢）。 此外，可針對不同選定字線使用不同技術，其中相依於 所使用之升壓模式藉由未選Vpass電壓（稱為Vpass升壓）使 與某些字線相關聯之浮動通道升壓，並藉由選定字線 Vpgm(稱為Vpgm升壓）使與某些其他字線相關聯之浮動通 道升壓。步驟1309可包含Vpass升壓與Vpgm升壓情形兩 者。對於Vpass升壓情形，步驟1309表示使Vpass提升之時 間。對於Vpgm升壓情形，步驟1309表示使Vpgm提升之時 間。 藉由使第一群組之位元線自Vdd-Δν提升至Vdd，基於 AV之量值及位元線之型樣將Δν之一升高自第一群組之位 元線耦合至第二群組及第三群組之位元線。選定字線及未 選子線上之字線電壓將使浮動位元線搞合升高用於對第一 群組之儲存元件進行抑制。第二群組及第三群組儲存元件 之浮動位元線充當相關聯位元線之一電壓偏壓且此等位元 線並不藉由字線而耦合升高。此主要係因位元線與通道之 151971.doc •40· 201133490 間的電容差而引起’其中位元線(具有一大電容)充當通道 (具有—小電容）之儲集器（reserv〇ir)。 自第一群組位7C線之耦合使第二群組位元線之電位提升 至高於Vslow有〇χΔν，其中Cr係一耗合比。類似地，當 使第三群組位元線浮動時，自第一群組位元線之麵合基於 △V及一耦合比使其等之電位提升至高於〇 V。然而，當使 第三群組之位元線接地時，在另一可行之方法中，其等保 持在0 V下且不觉Δν升高之影響。由一給定選定位元線經 歷之麵δ之里相依於（例如）至經升高位元線之距離及經升 尚位元線之數目。 步驟1312包含針對第二群組及第三群組中之選定儲存元 件執行一個或多個驗證操作.步驟1313包含鎖定達到一目 標資料狀態之位元線。在決策步驟1314處，若存在下一程 式化反覆，則在步驟1302處繼續進行處理；否則，程式化 操作在步驟13 16處結束。 作為一實例，可使用圖14之感測電路及圖15之時間線來 實施圖13之過程。舉例而言，第一時間週期可對應於圖1 $ 中之t3至t6 ’第：時_期可對應於16至17或16^8，且第 三時間週期可對應於t7至。 圖14繪示供與圖13之方法一起使用之其中驅動電壓用於 對位元線加偏壓的一感測電路。可使用各種感測電路組 態。可基於其等之共同說明來理解本文中所闡述之各種感 測電路之操作’注意，相同命名之組件可執行共同功能。 大量感測電路（例如，一平面中64K個感測電路）通常接收 151971.doc -41 · 201133490 共同控制k號（除非另外指示）且存取一個或多個共同電 源。參見（例如）圖4中之一共同電源4〇5。舉例而言，下文 進一步闡述例如BLX、BLC、CLK、咖、Lc〇及⑽之共 同控制信號。一感測電路本端之信號之實例係下文進一步 闡述之則、SEN、LAT及FLG。關於電源，由位於大感 'J電路群，，且邊緣處之全局電路提供感測電路中之電晶體閘 °電壓此等電壓可係南電壓，例如。由於以電 容方式載入閘極，因此該等閘極使用一高電壓。然而，對 於感測電路汲極/源極電壓，可將電力限制至YU以避免消 耗大量電流。 了針對母一位元線提供感測電路丨49〇之一單獨複製，且 根據位it線是否與受抑制以免進行程式化之—儲存元件相 關聯、是在一慢程式化模式下還是在一快程式化模式下而 以不同方式組態該等感測電路。一個或多個控制電路可將 命令遞送至每一感測電路用以組態該等命令，以及交換資 料’例如讀取及寫入資料。 感測電路可表徵為：其提供若干鎖存器用以儲存資 料，且其可將若干電壓提供至一位元線。本文中所提供之 技術最佳地促進該感測電路之能力發生改變同時允許該感 測電路盡可能地緊致及有效。一實例性實施方式包含兩個 鎖存器且可將三個電壓提供至一位元線，亦即〇 V、一慢 程式化模式電壓Vslow及Vdd。參見圖例1491，其指示使 用哪些組分來設定哪些電壓。一個鎖存器1471係[八丁 148〇 及其互補節點INV 1462處之一整個鎖存器，且另一鎖存器 151971.doc -42- 201133490 係由具有SEN 1454處之儲存節點及作為一接地板之一時脈 (CLK)節點1453之電容器1452提供之一動態電容器鎖存 器。 感測電路中之電晶體在本文中可包含（例如）nMOSFET (nMOS)及 pMOSFET(pMOS)。一 NAND 串 1450連接至感測 電路1490，且包含分別與（例如）字線WL63, WL62,…，WL0 連通且經由一 SGD電晶體1442與一位元線（BL)1440連通之 儲存元件1444、1446及1448。NAND串1450亦包含連接至 用於多個NAND串之一共同源極線145 1的一源極選擇閘極 SGS 1449。位元線1440與一BLS電晶體1438及一 BLC(位元 線箝位器）電晶體1428(其耦合至一 C0M1路徑1426)連通。 BLS電晶體1438係可將具有低電壓電晶體之感測電路與記 憶體陣列之高電壓隔離的一高電壓電晶體。在感測期間， BLS係導電的。BLC電晶體可藉由控制其閘極電壓及在該 電晶體之汲極上供應一足夠高電壓（例如Vdd)而將一電壓 箝位於一位元線上。 BLC電晶體1428具有一源極（S)側及一汲極（D)側。至一 INV電晶體1430之一輸入係至一 LAT電晶體1432之一輸入 的一逆向情形，該LAT電晶體經由用於pMOS 1432之η井的 一端子1434接收一電源Vdd。此等電晶體連接至一源極接 地（SRCGRD)節點1436。類似地，至一 LAT電晶體1420之 一輸入係至一 INV電晶體1424之一輸入的一逆向情形，該 INV電晶體經由用於pM0S 1424之η井的一端子1422接收 Vdd。 151971.doc •43· 201133490 在一個路徑中’一 BLX電晶體1412在一 COM2路徑 1418、一 COM3路徑1411及一 QSW電晶體1406之間延伸， 該QSW電晶體又連接至一電源端子14〇4。在另一路徑中， 一 HLL電晶體1414及一 XXL電晶體1416在COM2路徑1418 與一 SEN電晶體1410之間延伸，該SEN電晶體又連接至一 電源端子BCP 1408。HLL電晶體1414在一感測操作開始時 設定SEN節點1454處之一初始電壓以將該電壓設置於該 SEN節點上。XXL、SET及BUS在感測操作中經控制用於 相依於BUS 1468上之電壓判定在一放電週期之後SEN是已 放電（例如）至0 V還是維持在Vdd下。電容器1452可用於儲 存藉由將電晶體1410控制在一導電狀態中、允許節點14〇8 與位元線連通而判定是否應主動地將位元線加偏壓於Vbcp 下之資料。此外，如下文進一步論述，Vbcp針對一未選位 元線自Vdd-AV至Vdd之一升高可用作用於判定選定位元線 是否需要辆合補償之一過程的一部分。 在一個可行之方法中，Vbcp節點1408連接至一開關 1402 ’其選擇提供Vdd下之一輸出或驅動電壓的一第一電 源1401或者提供Vdd-Δν下之一輸出或驅動電壓的一第二 電源1403。該等電源可係在例如1>7 v至2.5 V之範圍中。 a玄專電源可係早獨的’或者可提供使用兩個輸出之一個電 源。可使用一控制信號SW來控制開關1402。可將電源及 作為用於所有感測電路之全局控制之開關置於感測電路群 組之邊緣處。感測電路1490可經控制以藉由vdd或Vdd-AV 直接驅動NAND串1450(表示一未選NAND串）之位元線1440 151971.doc -44- 201133490 以提供Δν升高，使得可在不具有使位元線浮動之可能性 之情形下提供對至選定位元線之Δν耦合之精確控制。 在一項可行之實施方案中，將一共同控制信號SW發送 至一受抑制位元線之每一感測電路用以經由一開關選擇 1401或1403。可在各別路徑中將一共同Vdd或Vdd-AV提供 至未選位元線之每一感測電路。注意，在SEN之控制下， 電晶體1410判定Vdd或Vdd-AV是否可傳遞至位元線。 若將Vbcp固定在Vdd下，則可藉由nMOS箝位（例如藉由 BLC電晶體1428)來控制Vbl。nMOS箝位提供與BLC閘極電 壓（Vgs)成比例之一位準下之Vbl。一般而言，BLC箝位可 用於在不使位元線浮動之情形下將一電壓設定於一位元線 上。然而，在某些情況下，一經箝位BLC可係切斷的。舉 例而言，在位元線充電至設定電壓之過程期間，當相鄰位 元線充電時可使Vbl耦合升高。一旦該電壓經耦合高於設 定電壓，則在Vgs降至Vth以下時可切斷BLC電晶體，使得 位元線處於浮動狀態。一浮動位元線並非係在一受控位準 下進行驅動，但假定基於（例如）浮動之前的一過去驅動位 準及效應（例如電容耦合）的一位準。 特定而言，若藉由對BLC電晶體1428之閘極加偏壓（例 如，分別加偏壓於Vdd-AV+Vth及Vdd+Vth下）而給一未選 位元線供應Vdd-Δν及然後Vdd，則該未選位元線可在其等 之位元線充電至Vslow之初始位準時經由自慢程式化模式 儲存元件之位元線之位元線耦合而耦合升高。此可致使 BLC電晶體1428切斷。若其閘極電壓超過其臨限電壓（Vth) 151971.doc •45· 201133490 與其源極電壓（Vbl)之總和則BLC電晶體1428將係導電的》 若使未選位元線之電壓提升，則BLC閘極電壓將並不高至 足以保持BLC電晶體處於一導電狀態。 解決此浮動問題之一種方式係藉由提供一可切換供應 Vbcp之電源1401或1403而單獨地控制BLC電晶體之汲極電 壓。最初，對於一未選位元線，BLC電晶體之汲極電壓係 在Vdd-AV下，且在BLC閘極電壓對於BLC較高足以用作一 通過閘極時將此傳送至通道。預充電峰值電流Icc亦可係 藉由電壓供應斜升率進行控制。隨後使BLC電晶體之汲極 電壓提升高達Vdd。SEN節點1454在升高之CLK 1453之幫 助下較高足以通過電晶體1410處之Vdd。應記住，AV在一 未選位元線上之升高可用於故意地誘發至選定位元線之耦 合以使其等之程式化變慢。 對於一慢程式化模式下之一選定位元線，一 SET電晶體 1466可經由 INV 1424、LAT 1420、BLC 1428及 BLS 1438 電晶體將Vslow提供至位元線1440。COM2路徑1418經由 SET電晶體1466連接至一匯流排端子1468用於資料自SEN 節點1454之輸入及輸出。SEN節點1454經由電容器1452連 接至CLK端子145 3。SEN節點1454亦經由一電晶體1456耦 合至一 INV路徑1462，且INV路徑1462經由一重設 (RST_NCO)電晶體1464耦合至匯流排端子1468。電晶體 1456經由在感測期間接收一選通信號之一 STBn電晶體 1458耦合至一電源節點1460。INV路徑1462亦經由一 STBn 電晶體1484及一下拉電晶體i486耦合至接地。SEN節點 151971.doc -46- 201133490 1454可在STBn 1458去往〇 V時逆向傳送至INV節點1462。 INV節點1462可在BUS M68係在Ο V下時透過電晶體 RST—NCO 1464而初始化為〇 V。另一方面，若INV節點需 要初始化為一高電位（例如Vdd)，則SEN節點1454將在BUS 1468係在0 V下時經由路徑XXL 1416及SET 1466而初始化 為0。 在鎖存器1471中’一LAT路徑1480係INV路徑1462之一 逆向情形。LAT 1 480經由一電晶體1478耦合至一電源節點 1476，且經由一電晶體1474及一 RST_PCO電晶體1472耦合 至一電源節點1470。LAT 1480亦經由一下拉電晶體M82耦 合至接地。具有閘極STBn之電晶體1484切斷上拉路徑 1456及1468對下拉路徑1484及1486之間的一「對抗」。電 晶體RST_PCO 1472係用於在INV需要透過RST_NCO路徑 1464更新為0時切斷上拉路徑。 圖15繪示與圖14之感測電路相關聯之一時間線。繪示時 間點t0至tl 1。時間線並非按比例繪製。該時間線在涵蓋多 次反覆之一程式化操作之一單次反覆上延伸’且一個或多 個驗證操作（未繪不）可接續在每一反覆之時間線所涵盖之 週期之後。 該等波形對應於圖14中之相同命名之組件。在所顯示之 時間週期中QSW、HLL及XLL=0 V。波形1502係用於 BLX/BLC電晶體閘極偏壓之電壓。波形1 504係用於SET電 晶體閘極偏壓之電壓。波形1506係用於BUS之電壓。波形 1508係用於RST_NCO之電壓。波形1509係用於感測節點 •47- 151971.doc 5 201133490 SEN之電廢。波形⑽係用於STBn之電壓。波形i5i2係用 於·之電|。波形1514係用於咖之電廢。波形測係 Vbcp。波形1518係用於未選位元線之州。波形152〇係用 於以-慢程式化模式之具有補償之選定位元線之物。波 形1522係在位元線浮動時用於以一快程式化模式之選定位 元線之具有補償之vbi。虛線表示一浮動電壓。波形1524 係在位几線接地時用於以一快程式化模式之不具有補償之 選定位το線之Vbl。可藉由考量三個代表性位元線來理解 該時間線：與-受抑制或未選儲存元件（一第一儲存元件） 相關聯之一第一位元線；與一慢程式化模式儲存元件（一 第二儲存元件）相關聯之一第二位元線；及與一快程式化 模式儲存元件（一第三儲存元件）相關聯之一第三位元線。 波形1526係選定字線電壓（Vwi)，且波形1528係未選字 線電壓（針對其中Vpass提升之在t8處之Δν升高之後的情 形）。Μ係Vpass之一上升時間。波形1527係選定字線電 壓，且波形1529係未選字線電壓（針對其中Vpass提升之在 t8處之Δν升高之前的情形）。波形153〇或1531係Vpass提升 時之分別在t8處之Δν升高之後或之前的汲極選擇閘極電壓 (Vgsd)。 在tl處，RST一NCO變高，從而允許接地之匯流排節點 1468與INV路徑1462連通，從而有效地將…乂 1462重設為〇 V。在t2處’ SET在第0號至第7號感測電路中連續變高。在 此貫施方案中’一個電路（例如一感測區塊5〇〇之共同部分 590(圖·6))在一匯流排上連續地將電壓提供至八個感測電路 151971.doc •48· 201133490 (每一者類似於感測模組580)，且每一感測電路又接吹 SET電壓。 允許SEN節點1454在BUS對於某些感測電路位於0處時| 電或者在BUS對於其他感測電路保持為高時不放電。< 1510處，STBn變低，且在INV節點M62處節省SEN節點 之反相值。 在t3處，波形1516指示Vbcp自0 V提升至Vdd-AV，〜初 始位準。同時，波形1502指示BLX/BLC控制閘極電壓自〇 V提升至一位準Vsg(例如4 V至5 V)，其較高足以致使 BLX/BLC電晶體用作通過閘極，從而將Vdd-AV傳遞至未 選位元線（波形1518)。與其中使用BLC箝位來設定Vbl之情 形相比，不存在使未選位元線浮動之風險。若Vblc較低， 則將箝位及浮動位元線，如所提及。具體而言，CLK在t3 處之上升使SEN節點1454升壓至一高位準以接通SEN電晶 體1410使得未選位元線被驅動於Vdd-Δν下。SEN電晶體 1410及SGD 1442用作通過閘極。對於在t3處透過包含電晶 體1430及1432之接地路徑的選定位元線（波形1520、1522 及 1524)，Vbl = 0 V。 在t4處，SGD降至在Vbl足夠低時允許汲極選擇閘極導 電（從而允許位元線與通道連通）或在Vbl足夠高時不導電之 一位準，藉此使通道浮動，此乃因其自位元線切斷。 在t5處，RST_NCO及INV提供一資料傳送《對於慢程式 化模式位元線，使SET電晶體提升至Vslow+Vth使得Vslow 在SET電晶體與位元線在t6處連通時被提供至位元線。 151971.doc •49· 201133490 在t6處’ BUS上升至Vdd(波形1506)，且慢程式化模式位 元線之Vbl上升至vsi〇w(波形1520)。 在t7處，在一個選項中，Vwl(波形1529)開始在一時間 週期At期間上升’且在以處達到vpass。可如先前在圖13中 步驟1309及1310中所闡述，相對於位元線浮動時間t8來調 整Vpass上升時間t7。 在t8處’ Vdd(波形1516)下之電壓供應經啟動以驅動未 選位元線，從而致使一 升高。控制信號sw可控制開關 1402選擇Vdd電源1401而非Vdd-AV電源1403。因此，慢程 式化模式儲存元件之位元線被耦合得較高（波形152〇)。如 所論述，此係有益的，此乃因其抵消至慢程式化模式儲存 疋件之通道對浮動閘極耦合。給慢程式化模式儲存元件之 位兀•線提供不可由其等之感測電路以其他方式直接提供之 一補償。 八 右兀矸快程式化模式儲存〜⑺如藉 由使SRCGND浮動），則此等位元線及通道亦被麵合得較^ (波形1522)。此亦係有益的，此乃因其抵消至快程式化模 式儲存元件之通道對浮㈣極麵合1快程式化模式儲存 元件之位元線接地（波形1524)，則其等保持在〇 v下。此係 可接受的’此乃因抵消至快程式化模式儲存元件之通道對 浮動閘軸合通常並不關鍵。姆可針對m貝型之 記憶體裝置最佳地進行設定以提供_所⑽合 計參數。 將程式化脈衝施加至選 在達成所需通道電位之情形下 I5I97I.doc 201133490 定字線（波形1527)，且程式化既定在補償通道對浮動閘極 輕合之情形下發生。 在其中先前不施加Vpass之情形下，可在t9處施加 Vpass(波形1528)，且在tlO處施加Vpgm(波形1526)。

Vsgd可保持恆定而不具有如t9或tlO處所繪示之一升 高。然而，在Vpass於t9(波形1531，在使用Vwl波形1529 及1527時）或tlO(波形1530，在使用Vwl波形1528及1526時） 處上升之後使Vsgd升高存在某一益處，此乃因Vsgd係在判 定可自位元線傳遞至通道之電壓（當Vsgd-Vth>Vbl時 Vchanne卜Vbl)的一位準下。在Vsgd較高之情形下，更多 電壓可自位元線傳遞至通道，因此將達成更多減慢。但， 右Vsgd太尚，則可誘發經升壓通道之浪漏，其中Vsgd之功 能將切斷通道與位元線之間的連接。通道電容係如此之小 使得自通道至位元線之一小電荷洩漏將係不利的並導致程 式化干擾。對於受抑制位元線升高，初始Vsgd應較低足以 在Vdd-AV下阻止自通道至位元線之洩漏❹在設定vSgd以 防止經升壓通道之通道洩漏中必須考量相鄰字線麵合對 SGD之效應。在使通道升壓之後，使位元線提升至vdd。 亦可使Vsgd提升至Vsgd(初始）+ Δν。此提供將更多電壓自 位元線提供至通道而無需擔心經升壓通道洩漏（此乃因位 元線電壓已提升至Vdd)之益處。 一般而言，在施加Vpass時Vsgd需要處於一規定位準 下。藉由通道升壓機制來判定Vpass及Vpgm時序。若 Vpass支配通道升壓，則Vpass在其處上升之時間相對於 151971.doc 51 201133490

Vsgd時序而5係重要的。類似地’若Vpgm支配通道升 壓’則Vpgm在其處上升之時間相對於vSgd時序而言係重 要的。Vsgd應足夠高使得位元線可與一選定儲存元件之一 通道連通’然而足夠低使得位元線可自一未選儲存元件之 通道切斷。然而’ Vsgd自t5至t9或tlO可低於此規定位準以 避免經由SGD電晶體自受抑制位元線洩漏電壓，及確保切 斷通道。此外’可在使Vpass提升之時間與使Vsgd提升之 時間之間提供一延遲，以允許通道升壓穩定。用於Vsgd之 此控制技術亦可與本文中所提供之其他實施例一起使用， 包含圖16b、17b-d及18b之彼等實施例。 SGD電晶體之Vth可受自相鄰通道之耦合的影響。在來 自未選經升壓通道之此柄合之情形下，用於使電晶體導電 之Vth可較低。因此，SGD電晶體在因增加之耦合而需要 額外電壓時將自動地將更多電壓自位元線傳遞至通道。由 於Vsgd係施加於所有選定汲極電晶體之閘極上，因此若經 升壓通道緊挨著另一經升壓通道則其亦可使經升壓通道茂 漏至位元線。一折衷解決方案係在位元線低時保持％#為 低’且在位元線電壓高時使Vsgd提升。

圖16a繪示一替代感測電路丨699。此實例性實施方案包 含兩個鎖存器且可將三個電壓（亦即，（a)〇 V、（b)Vsl〇w、 Vslow+comp或Vcomp及（c)Vdd-AV)提供至一位元線。參見 圖例1691 ’其指示使用哪些組分來設定哪些電壓。一個鎖 存器1619包含反相器162〇及1622、LAT路徑1621及ΙΝΤ路 徑1623 ’且另一鎖存器1635包含反相器1634及1632、FLG 15197I.doc -52- 201133490 路徑1629及INV路徑1635。LAT路徑1621係位於鎖存器 1619之一非反相側處，且FLG路徑1629係位於鎖存器1635 之一非反相側處。 一 NAND串1650連接至感測電路，且包含分別與（例如） 字線WL63，WL62，…，WL0連通且經由一 SGD電晶體1642 與一位元線（BL)1640連通之儲存元件1644、1646及1648。 NAND串1650亦包含連接至用於多個NAND串之一共同源 極線1651的一源極選擇閘極SGS 1649。位元線1640與一 BLS電晶體1616及具有一源極S及汲極D之一 BLC電晶體 1614連通。BLC電晶體1614連接至一 BLY電晶體1612，該 BLY電晶體又連接至一匯流排1 624。BLY電晶體1612亦經 由一 COM路徑1645連接至一 FLA電晶體1604，該FLA電晶 體又連接至一 FLG電晶體1602。Vdd下之一電源節點1600 係連接至FLG及FLA電晶體。 一 HLL電晶體1606連接至一感測（SEN)節點1611，且在 一感測操作期間提供一初始電壓。SEN節點亦經由一電容 器1609連接至一時脈（CLK)節點1608，且連接至一電晶體 1613之一閘極。電晶體1613經由一 STR(選通）電晶體1 61 5 連接至匯流排1624，且連接至CLK節點1608。在一通過閘 極1643之後的匯流排1624經由一 LC0電晶體16 18與鎖存器 1619連通。匯流排1624以經由一 ICO電晶體1626及一 FC0 電晶體1628與鎖存器1635連通。一隔離（ISO)電晶體1617 在涉及鎖存器之一資料傳送發生時將包含鎖存器1619及 1635之右手側之電路與左手側之電路1699及位元線隔離。 151971.doc -53· 201133490 具體而言’該ISO電晶體將BUS 1624與COM節點1645隔 離。此將自BUS 1624至L AT 1621之一資料傳送與一位元線 偏壓隔離’該位元線偏壓係經由BLY 1612及BLC 1614自 FLG 1629提供用於更有效時操作。針對進一步資訊參見圖 17d中之波形1791。 在感測期間’ 一位元線偏壓可經由BLY 1612及BLC 1614自FLG 1629提供至位元線BL。舉例而言，可藉由控 制BLC來提供一非零偏壓，例如Vbl=0.4 V。此外，BLY路 徑至位元線電壓（例如，〇·4 V)可不同於來自BUS之電壓（0 或Vdd)。透過STR 1615路徑而非HLL 1606路徑來進行感 測。該HLL路徑用於透過LAT鎖存器使SEN電壓數位化並 返回至SEN。舉例而言，LAT鎖存器可在一 2.5 V電壓供應 之情形下使其跳脫點處於1.2 V處。SEN節點上之電壓可係 0與2.5 V之間的任一值。若sen電壓高於1.2 V，則其將被 鎖存至2.5 V。類似地，低於12 v之一 SEN電壓在LAT鎖存 器中將被鎖存至0 V。將一連續電壓範圍傳送至兩個離散 電壓之此過程係稱為數位化。一數位化電壓將在至及自 LAT鎖存器之此傳送之後儲存於SEN節點上。該STR路徑 係用於使用電流感測之更精確感測。 一路徑1641用於透過BUS將lockout資料傳送至FLO。 flg=o用於抑制’且INV=0用於程式化。一路徑1637用於 針對受抑制位元線透過FLG pM〇s路徑（丨6〇2)將位元線充 電至Vdd。ICO 1626保持為高以為在快程式化模式下之選 定儲存元件提供一直接接地。在ICO=0 V之情形下，一路 151971.doc -54· 201133490 徑1639用於將lockoutl資料自BUS 1624傳送至LAT路徑 1621。 特定而言，鎖存器1619具有一個閘控裝置，其係LC〇電 晶體1618 ^匯流排1624可透過LC〇 1618將資料傳送至鎖存 器1619之LAT路徑1621。或者該匯流排可透過IC〇電晶體 1626將資料傳送至鎖存器1635之反相側處之INV節點 1631，或經由FC0電晶體1628傳送至鎖存器1635之正側處 之FLG節點1629。 對於一慢程式化模式儲存元件’ LCO 1 61 8可具有為 Vslow+Vth之一閘極電壓用於提供為Vsi〇W2 一偏壓位準以 給位元線充電。一般而言，LC0可經箝位以獲得一所需供 應電壓。作為另一實例，LC0可具有為Vslow+comp+Vth 之一閘極電壓用於乂供為Vslow+comp之一偏壓位準，盆 補償通道對浮動閘極耦合（對於一慢程式化模式儲存元件 之位元線）。Vslow可係例如〇.6 v至0_8 V，且Vcomp可係 相當的’例如0.2 V至0.6 V。Vslow+comp因此可係0.8 v至 1.4 V。Vfast+comp可等於快程式化模式之vconlp。 注意’在一感測操作期間，經由STR及FC0自SEN傳送 至FLG 1629之資料使其邏輯值翻轉。舉例而言，若 SEN=1(高），則FLG=0(低）。此係具有一反相之感測。另一 方面，經由HLL自SEN傳送至LAT 1621之資料並不使其邏 輯值翻轉。舉例而言’若SEN=1(高），則LAT=1(高）。此係 不具有一反相之感測。 圖16b繪示用於與圖16a之感測電路相關聯之程式化的一 151971.doc -55- 201133490 時間線。在此實例性控制技術中，BLC電晶體1614用於將 來自感測電路之高達Vdd之一電壓傳遞至位元線，且以不 提供耦合補償之一方式操作感測電路。該時間線繪示受抑 制位元線之電壓（Vbl(抑制））、不具有補償之慢程式化位元 線之電壓（Vbl(慢））及不具有補償之快程式化位元線之電壓 (Vbl(快））。波形1660繪示BLC電晶體之一電壓。波形1662 繪示t0至t2處之一 BUS 1624至FLG路徑1629資料傳送及t3 至t4處之一 BUS 1624至LAT路徑1621資料傳送。波形1664 繪示一受抑制位元線之一位元線電壓Vbl(抑制）。當FLG=0 時Vbl(抑制）係設定為Vdd。波形1666繪示藉由使用 LAT=0(低）而設定為0 V之Vbl(快）。波形1667繪示藉由與 FLG=1(高）組合地使用LAT=1(高）而設定為高達Vslow之 Vbl(慢）。波形1668繪示施加至選定字線之一電壓，且波形 1670繪示施加至未選字線之一電壓。波形1672繪示施加至 ICO電晶體之電壓，其更新鎖存器1635及FLG節點。波形 1674繪示施加至LCO電晶體用於更新一慢程式化模式位元 線之LAT鎖存器的電壓。LCO電壓在t3至t4處上升至一滿 邏輯位準可更新LAT鎖存器。t4與t7之間的LCO電壓將位 元線電壓供應箝位為一指定位準，例如Vslow。此處， LCO電壓係將一電壓（例如0.2 V至1·4 V)傳遞至位元線之一 類比電壓位準。 自t0至t2，FCO(波形1676)變高，從而允許BUS至FLG傳 送發生。自tl至t3，ICO變高。在t2處，BLC上升至 Vdd+Vth，使得 Vbl(抑制）=Vdd。自 t2 至 t3，Vbl(快）及 151971.doc •56· 201133490

Vbl(lf)係在〇 v下。自t3至t4，LCO變高使得bus至LAT資 料傳送發生。在BUS至LAT傳送期間，自似⑷吏·(快） 及vbi(慢）浮動。在14處’ Vbl(慢）提升至vsi⑽。在t5處， 施加vpass(波形1670)且在16處，施加Vpgm(波形1668)。 圖m綠示用於感測敎位元線以判^在後續程式化中 是否需要輕合補償之一方法。如所提及，由一選定儲存元 件經歷之通道對浮動閉極耦合相依於相鄰儲存元件之一資 料型樣。在同一字線上之兩個毗鄰儲存元件皆係未選之情 形下，耦合將大於僅一個毗鄰儲存元件位於同一字線上之 情形下或最近未選儲存元件不赴鄰於選定儲存元件之情形 下的耦合。藉由感測由每一選定位元線經歷之實際耦合7 可關於是否將提供補償及/或提供一補償位準作出一^智 決策。以引用方式併入本文中之美國專利7,215,574提供二 Vbl偏移作為是鎖定—個還是兩個相鄰位元線之-函數。 用於-給定位元之一感測放大器自左右側相鄰位元線之感 測放大器接收控制信號用以判定是否鎖定該等位元線。铁 而，此方法需要額外電路及佈局區以允許該等感測放大；| 彼此連通。本文中所提供之—解決方案可克服此等缺點。 在一個方法中，使未選位元線之電壓升高以誘發對任何 =鄰選定位元線之輕合，且感測選定位元線以判定輕合 量。若耗合量超過一臨限i，則將指示選定位元線應藉由 在程式化期間使Vbl提升-規定量而接收補償之資料料 於:鎖存器或其他位置十。可將補償施加至慢程式化模式 位元線及/或快程式化模式位元線。 15197l.doc -57· 201133490 在一實例性過程中，一程式化操作開始於步驟1700處。 該程式化操作之一反覆開始於步驟1702處。步驟17〇4包含 使未選位元線之電壓升高同時使選定位元線浮動。控制電 路可讀取位元線之鎖存器以判定不選擇哪些位元線並指令 感測電路使Vbl提升。類似地’控制電路可讀取位元線之 鎖存器以判定選擇哪些位元線並指令感測電路使位元線浮 動。步驟1706包含感測選定位元線上之電壓以判定自未選 位元線之耦合之程度。可使用任一類型之感測技術，包含 電壓或電流感測。步驟17〇8包含識別每一選定位元線需要 補償還是不需要補償。可將此資訊儲存於感測電路之鎖存 器或另一位置中。需要補償之耦合之一臨限位準（τ)可係 基於在不選擇一選定位元線之一 元線之一個或多個毗鄰位元線時實 現之一耦合量。

_〜〜一〜外狄’丨穴僴頂。隹一個方法中，考 量三種情況：（1)兩個毗鄰位元線皆受抑制；僅一個晚 鄰位元線受抑制；或（3)無晚鄰位元線受抑制。針對每一情 況提供一位元線偏壓。舉例而言，針對第一情形、第二情 形及第三情形可分別使敎5 V、Q25 ¥及0 ^對於H

• 1 V、0.85 V或 0.6 V。 15I97I.doc •58· 201133490 步驟1 7 12包含將一程式化脈衝與所提供之補償—起施加 至選定儲存元件。步驟1714包含針對選定位元線執行一 ^ 證操作。步驟17!6包含鎖定達到—目標資料狀態之位元 線。 在決策步驟1718處，若存在下一程式化反覆，則在步驟 1702處繼續進行處理。若不存在下—程式化反覆，則在步 驟17 2 0處結束該程式化操作。 作為一實例，進一步參照圖16a之感測電路以及圖17b及 圖17 c之時間線來解釋圖17 a之過程。 圖17b繪示用於與圖16a之感測電路相關聯之感測及程式 化的一時間線。注意，本文中各種圖中之圖式並非必須按 比例或彼此成比例地繪示。此係控制感測電路丨699感測是 否需要補償並（例如）經由LCO電晶體1 6 1 8(BLC電晶體僅係 一通過閘極）提供此補償之一實例。該等時間線繪示受抑 制位元線及選定位元線之電壓。針對圖16a之感測電路中 之相同命名之組件提供波形。在此情形下，在施加Vpgm 時不使Vbl(波形1734、1736及1737)浮動。然而，不提供慢 程式化模式與快程式化模式兩者。 波形1730表示BLC電晶體之閘極電壓。波形1732表示自 BUS 1624至FLG路徑1629及自SEN至LAT路徑1621之一資 料傳送。波形1734表示受抑制位元線夂Vbl(Vbl(抑制））。 波形1736表示選定位元線之vbl(Vbl(無補償）），其中藉由 感測判定不需要補償（c〇mP)。在此情形下，LAT=0。波形 1737表示選定位元線之vbl(vbl(補償u，其中藉由感測判 151971.doc -59- 201133490 定需要補償。在此情形下，LAT=1。波形1738表示施加至 一選定字線之電壓。波形1739表示施加至一未選字線之電 壓。波形1742表示施加至BLZ電晶體之一閘極用以針對自 t5至t6之感測判定SEN節點與經耦合位元線之間之電荷共 用的一電壓。波形1 744表示施加至CLK節點1 608之一電 壓，其中其經升高以增強用於進行感測之SEN節點。波形 1746表示施加至LCO電晶體之一閘極用以自t7至t8引起 SEN至LAT資料傳送的一電壓。波形1748表示施加至FCO 電晶體之一閘極用以自t0至t3引起BUS至FLG資料傳送的 一電壓。 在t0至t3處之BUS至FLG資料傳送之後，BLC在t3處上升 至Vdd-AV+Vth。因此，Vbl(抑制）上升至Vdd-AV。在t4 處，BLC上升AV，至Vdd+Vth。因此，Vbl(抑制）上升至 Vdd。如所論述，受抑制位元線中之電壓升高耦合至正在 浮動選定位元線，從而基於Δν及一耦合比亦增加該等選 定位元線之電壓。舉例而言，波形1736提供其中將Vbl耦 合至低於一臨限值T之一位準之一情形，而波形1737提供 其中將Vbl耦合至高於臨限值T之一位準之一情形。關於波 形1 73 6，T係可使用之一第二臨限值之一實例。可感測一 選定位元線是否已經歷不同耦合臨限位準，在此情形下可 提供對應不同補償位準，例如，耦合越多時補償亦越多。 舉例而言，一較低耦合臨限值（T)可僅對應於一個®比鄰未 選位元線，在此情形下於程式化期間施加一第一位元線偏 壓，且一較高耦合臨限值（τ')可對應於兩個毗鄰未選位元 151971.doc -60- 201133490 線’在此情形下於程式化期間施加一較高第二位元線偏 壓。 透過感測電路供應不同補償電壓且可需要類似於LaT鎖 存器1619及LCO電晶體1618之更多鎖存器電路。為簡明起 見，圖16a中所圖解說明之電路可不提供一個以上補償電 壓。相反，圖14及15中所圖解說明之電路及時間線可提供 覆蓋自〇至達成完全補償所需要之一最大電壓的一電壓範 圍之一連續補償電壓。下文進一步論述之圖17c中所提供 之方法提供更多受控及數位化補償而在程式化期間不具有 不受控耦合。 虛線表示一浮動電壓。BLZ電晶體經導通用於自d至 之感測。在LAT=H(高）之情形下鎖㈣合升高i高於丁之 位元線，且在LAT=0(低）之情形下並不鎖存耦合升高至高 於τ之位元線。經由與STR(選通）路徑i6i5不同之hll 祕、助1617及咖1618達成對圖-中之I路徑 1621之更新以防止資料極性翻轉。 該感測可使用判定（例如）在與電容器16〇9連接之SEN 點位元線之-電容之間是否發生電荷丘用的一 術。該電容器之電壓將分別基於BLZ電晶體接通或關斷 發生改變或不發生改變。若位元線位準低於由犯電晶: (T+vth)設定之臨限值（τ)，則且 八育小電容之SEN節點； 處於與位元線電壓相同之位準 「 右位几線電壓高於TE 限值，則將錢SEN處於Vdd(其預充電位準）下。在一個7 行之方法中，可給BLZ電晶 U A另一電晶體提供j 151971.doc •61- 201133490 T+Vth之一閘極電壓’使得bLZ電晶體在具有位元線對位 兀線輕合之Vbl小於或等於τ時導電或者在具有位元線對位 兀線耗合之Vbl大於T時不導電。電容器1609初始地充電至 Vdd。舉例而言’若t=〇 8 v，則可對blz電晶體加偏壓 (加0.8 V加上電晶體之vth(例如，1 ν)總共丨.8 ν)。若位元 線經耦合升高至〇·9 v，則BLZ電晶體將位元線自感測電路 切斷（此乃因1.8-1.〇<〇.9)。當感測節點1611充電至例如vdd 之一電壓時，彼電壓將保持不變，此乃因BLZ電晶體不導 電。當電容器之電壓並不顯著地下降時可判定BLZ電晶體 不導電。另一方面，若位元線經耦合升高至〇.7 v，則bLz 電晶體將係導電的使得位元線可與感測電路連通（此乃因 1.8-1.〇>〇·7) ’且感測節點電壓將顯著地降至等於vbl，此 乃因位元線電容遠遠高於電容器1609之電容。 在t8處’將不需要補償之位元線拉至接地（波形1736)， 且藉由提供LCO電晶體之Vth+補償位準下之控制閘極而將 需要補償之位元線預充電於一規定補償位準（波形1737) 下。因此，當施加Vpgm時，在一個位準（例如，〇 v)(波形 1736)下提供並不經耦合升高至臨限值τ之選定非揮發性儲 存元件之各別位元線之電位’且在另一較高位準（例如， Vcomp)(波形1 737)下提供經耦合升高至臨限值τ之選定非 揮發性健存元件之各別位元線之電位。 在t9處將Vpass施加至字線’且在tl〇處將VpgnUfc加至選 定字線。在施加Vpgm時並不使位元線浮動，但有利地提 供於規定位準下。在此方法中’當不使用慢程式化模式 151971.doc •62- 201133490 時’一選定位元線一般稱為且可係（例如）一快程式化模 式。當施加Vpgm時，Vbl在不需要補償時有利地處於〇 V(波形1736)下且在需要補償時有利地處於一規定非零位 準（波形1737)下。 圖17c繪示用於與圖16a之感測電路相關聯之感測的一時 間線。此係控制圖1 6 a之感測電路16 9 9感測是否需要補償 並（例如）經由L C Ο電晶體161 8提供此補償之另一實例。該 等時間線包含受抑制位元線之電壓、具有及不具有補償之 快程式化位元線之電壓以及具有及不具有補償之慢程式化 位元線之電壓。此實施例使v(慢+補償）浮動（波形丨762)， 同時主動地將所有三個其他電壓加偏壓於（例如）〇 v、 Vslow及VC〇mp(=Vfast+COmp=〇 V)下。此係在感測電路並 不允許將所有位元線驅動於不同位準下時選擇將驅動哪些 位元線及將使哪些位元線浮動之一設計折中之一實例。特 定而言，該技術在不指示補償時選擇驅動慢程式化模式位 元線且在指示補償時選擇使該等位元線浮動。該技術亦選 擇將快程式化模式位元線驅動於一個位準下，而不管是否 需要補償。下文進-步論述之圖17d提供—替代技術。 注意，如在一實例性實施方案中所論述，可藉由感測來 才曰示補償4者可藉由其他方式來指示補償。例如，可自 控制-貝料知曉選又位元線及未選位元線之位置。先前所論 述之美國專利7,21 5,574提供-個可行之方法，其中感測放 厂器交換才曰示選擇_位元線還是不選擇一位元線之控制資 料。另-方法係、使—中央控制件將資料提供至每—感測電 151971.doc •63- 201133490 路’每一感測電路基於該中央控制件對未選位元線至每一 選定位元線之接近的知曉而直接設定一補償位準或不進行 補償。 該等鎖存條件係針對如下四種位元線情形。在一第一情 形下，對於一受抑制位元線（波形1754)，FLG=0且 LAT=1。在一第二情形下，對於一經補償位元線(波形1758 或1762)，FLG=1且LAT=1。LCO將係處於具有補償之慢程 式化模式位元線之Vslow+comp+Vth下。自t8至t9給位元線 充電。在一第三情形下，對於Vbl(慢）（波形1760)，flg=i 且LAT=1。LCO在於tlO之後給位元線充電時將係處於一慢 程式化模式位元線之Vslow+Vth下。此時，經補償之位元 線在一放電週期期間放電至0 V或保持處於一經補償位準 (波形1758)下或稍微經耦合升高至Vslow+comp+(波形 1762)。在一第四情形下，對於一接地位元線（波形1756)， FLG=1 且 LAT=0。 波形1750表示BLC電晶體之閘極電壓。波形1752表示自 t0至t3自BUS 1624至FLG路徑1629之資料傳送、自〇至以 自SEN節點1611至LAT路徑1621之資料傳送及自^至11()自 BUS 1624至LAT路徑1621之資料傳送。波形1754表示 Vbl(抑制）。波形1756表示Vbl(快），其中藉由感測不指示 補償。在此情形下’ LAT=0。波形1758表示快程式化模式 位元線之Vbl(Vbl(快+補償）=〇 V) ’其中藉由感測指示需 要補償，但經補償電壓在針對其中Vth遠離目標Vth之情形 第二次更新LAT時放電。波形1760表示慢程式化模式位元 151971.doc -64· 201133490 線之Vbl(Vbl(慢）），其中藉由感測不指示補償。自11 0至11 3 藉由將LCO閘極設定為Vslow+Vth ’ Vbl(慢）=Vslow。波形 1762表示選定慢程式化模式位元線之Vbl(Vbl(慢+補償））， 其中藉由感測指示需要補償。 波形1764表示施加至一選定字線之電壓。波形1766表示 施加至一未選字線之電壓。波形1767表示施加至HLL電晶 體1606之電壓。波形1768表示施加至IOC電晶體之一閘極 用以將不受抑制位元線保持為接地（藉助設定為Vdd之FLG) 的一電壓》波形1770表示施加至BLZ電晶體之一閘極用以 針對自t5至t6之感測給電容器1609放電的一電壓。波形 1772表示施加至CLK節點1608用於使SEN節點升壓以更新 LAT之一電壓。波形1774表示施加至LCO電晶體之一閘極 的一電壓。自t7至t8，LCO引起BUS至LAT資料傳送。自t8 至tl3，LCO經設定以提供一所需Vbl。舉例而言，將LCO 設定於一位準下用於補償程式化模式位元線。波形1776表 示施加至FCO電晶體之一閘極用於在FCO為高時引起BUS 至LAT資料傳送的一電壓。 在t0至t3處之BUS至FLG資料傳送之後，BLC在t3處上升 至Vdd-AV+Vth。因此，Vbl(抑制）上升至Vdd-AV。在t4 處，BLC上升AV ’至Vdd+Vth。因此，Vbl(抑制）上升至 Vdd。受抑制位元線中之電壓上升耦合至正浮動之選定位 元線Vbl(快+補償）及Vbl(慢+補償），從而基於Δν及一耦合 比增加其等之電壓。不超過一臨限值之至Vbl(快）之小量耦 合係顯示為一實例。此外’作為一實例，基本上不存在耦 151971.doc •65- 201133490 合影響Vbl(慢）。虛線表示一浮動電壓。自t4至t5HLL為高 用於將SEN節點預充電為Vdd。BLZ電晶體經導通（使導電） 用於自t5至t6之感測，且自t7至t8為高以引起SEN至LAT傳 送用於設定鎖存器1619。 在t8處，將針對其不指示補償之Vbl(快）位元線拉至接地 (波形1756)。在t8至t9處，將位元線1758及1762預充電於 規定位準下同時使Vbl(慢）位元線接地（波形1760)。將LCO 設定於 Vslow+comp+Vth 下提供 Vbl(slow+comp)=Vslow+ comp。自 t9至 tlO，LCO 降低至 Vdd+Vth(>Vslow+Vth)ua 行自BUS至LAT之資料傳送。在tlO處，Vbl(快+補償）亦放 電至接地，且Vbl(慢）=Vslow此乃因LCO=Vslow+Vth。注 意，Vbl(慢）之增加在tlO處使Vbl(慢+補償）耦合升高。 舉例而言，如所論述，Vbl(慢+補償）在（1)兩個毗鄰位元 線皆受抑制、（2)僅一個毗鄰位元線受抑制或（3)無毗鄰位 元線受抑制之情形下分別可係1.1 V、0.85 V或0.6 V。 在tl 1處將Vpass施加至字線，且自tl2處將Vpgm施加至 選定字線。在此情形下，Vbl(慢+補償）位元線在施加Vpgm 時正在浮動而其他位元線不浮動。 因此，當施加Vpgm時，將並不耦合升高至臨限值T之 Vbl(快）提供於〇 v下，將並不耦合升高至臨限值T之Vbl (慢）提供於Vslow下，且將耦合升高至臨限值T之Vbl(慢+ 補償）提供於 Vslow+comp 或 Vslow+comp+ 下。Vslow+ comp+表示因Vbl(慢）在tlO處自0 V升高至Vslow(波形1760) 所致之自Vslow+comp之耗合升高。此搞合升高係資料型 151971.doc •66· 201133490 樣細節。 圖17d繪示用於與圖16a之感測電路相關聯之感測的另一 時間線。此係控制圖16a之感測電路1699感測是否需要補 償及提供此補償之另一實例。該等時間線包含受抑制位元 線之電壓、具有及不具有補償之快程式化位元線以及具有 及不具有補償之慢程式化位元線。此實施例使受抑制位元 線處於浮動狀態，同時主動地對三個其他電壓加偏壓（例 如，加偏壓於〇 V、Vbl(慢）及vbl(慢+補償）下）。 此係在感測電路並不允許將所有位元線驅動於不同位準 下時選擇將驅動哪些位元線及將使哪些位元線浮動之一設 -十折中之另-實例。特^而•，該設計在不指示補償時選 擇將慢程式化模式位元線驅動於一個位 時將其等驅動於另-位準下。該技術亦選擇將快程 式位70線驅動於一個位準下。該技術使Vbl(抑制）浮動。 以下步驟貫施：（a)感測浮動位元線，且鎖存FLG而非 LAT中之、_測結果。用來自則之慢程式化資訊來更新 LAT。使用隔離電晶體IS〇 1617來將刪與Μ之間的資 料傳送操#與位元線充電操作隔離使得可同時執行兩個操 作；（b)藉由導通（使導電）HLL及LC〇電晶體來用lat資料 更新SEN節點；（e)將BLC降至慢程式化模式位元線之

Vsl〇W+CGmp+Vth，設 ^ LC〇=VslGw+Vth，且將位元線充 電至該電壓；（d)開始使字線電壓斜升以執行程式化。 針對四個位元線情形之鎖存條件如下。在一第一情形 下，對於受抑制位元線（波形1782)，FLG=〇且LAT=1，且 151971.doc -67- 201133490 受抑制位元線經充電在t4與t8之間高達Vdd。在一第二情 形下，對於經補償位元線（波形1784及1786)，在t8之後 FLG=0且LAT=1。在t8之後，對於具有補償之慢程式化位 元線，BLC=Vslow+comp+Vth。在一第三情形下，對於不 具有補償之慢程式化模式位元線（波形1785)，FLG=1且 LAT=1。對於不具有補償之慢程式化模式位元線 LCO=Vslow+Vth。在tlO之後給該等位元線充電。此時， 經補償位元線放電至0 V且受抑制位元線變得稍微耦合升 高。主動地對慢程式化位元線與慢+補償位元線兩者加偏 壓以避免耦合。在一第四情形下，對於接地位元線（波形 1783)，FLG=1 且 LAT=0。 波形1780表示BLC電晶體之閘極電壓。波形1781表示自 t0至t3自BUS 1624至FLG路徑1629之資料傳送、自t5至t6 自BUS至LAT路徑之資料傳送及自t7至t8自SEN節點至FLG 路徑之資料傳送。藉由使用與圖17c類似之波形名稱，波 形1782表示Vbl(抑制），波形1783表示Vbl(快），其中 LAT=0，波形1784表示Vbl(快+補償）且波形1785表示 Vbl(慢）。藉由將LCO閘極設定至Vslow+Vth在t8之後 Vbl(慢）=Vslow。波形1786表示Vbl(慢+補償）。 波形1787表示施加至一選定字線之電壓。波形1788表示 施加至一未選字線之電壓。波形1789表示施加至STR電晶 體1615之電壓。波形1790表示施加至HLL電晶體之一閘極 之一電壓。波形1791表示施加至ISO電晶體之一閘極之一 電壓。波形1792表示施加至ICO電晶體之一閘極的一電 151971.doc -68 - 201133490 壓。波形1 793表示施加至BLZ電晶'體之一閘極用以針對自 t5至t6之感測給電容器1609放電的一電壓。波形1794表示 施加至CLK節點1608之一電壓。波形1795表示施加至LCO 電晶體之一閘極的一電壓。自t5至t6，LCO引起BUS至LAT 資料傳送。自t9至tl3，LCO經設定以提供一所需Vbl。波 形1796表示施加至FCO電晶體之一閘極用以在FCO為高時 引起BUS至FLG及SEN至FLG資料傳送的一電壓。 在t0至t3處之BUS至FLG資料傳送之後，BLC在t3處上升 至Vdd-AV+Vth。因此，Vbl(抑制）上升至Vdd-AV。在t4 處，BLC上升AV，至Vdd+Vth。因此，Vbl(抑制）上升至 Vdd。受抑制位元線中之電壓上升耦合至正浮動之選定位 元線Vbl(快+補償）及Vbl(慢+補償），從而基於AV及一耦合 比增加其等之電壓。不超過一臨限值之至Vbl(快）之小量耦 合係顯示為一實例。此外，作為一實例，基本上不存在耦 合影響Vbl(慢）。虛線表示一浮動電壓。BLZ電晶體經導通 用於自t5至t6之感測。HLL及ISO自t6至t7變高以自LAT鎖 存器更新SEN節點。STR自t7至t8為高以引起SEN至FLG傳 送。在鎖存器更新BUS — FLG、BUS —LAT及SEN—FLG期 間，停用反向連接之反相器1622及1632(圖16a)以避免對 抗。在自LAT 1619之SEN更新期間，反向連接之反相器 1622為主動以確保LAT將在LAT=0之情形下覆寫SEN。 在t8處，對於具有補償之一慢程式化模式位元線，將 BLC設定於Vslow+comp+Vth下使得將Vslow+comp提供於 波形1 786處。對於具有補償之一快程式化模式位元線，透 151971.doc -69- 201133490 過LAT=0將位元線放電至接地。將LCO設定於Vslow+Vth 下使得將Vslow提供於波形1785處，將針對其不指示補償 之Vbl(快）位元線拉至接地（波形1783)。由於Vbl(慢）（波形 1785)及Vbl(慢+補償）（波形1786)在t8處之升高，Vbl(抑 制）（波形1782)可耦合升高至大於Vdd之一位準Vdd+。 在tl 1處將Vpass施加至字線，且自tl2處將Vpgm施加至 選定字線。在此情形下，Vbl(抑制）位元線在施加Vpgm時 正在浮動，而其他位元線不浮動。 注意，若圖16a經修改以包含Vdd-AV及Vdd下之電源（如 圖14中），則可修改圖16b、17b_d之與圖16a之感測電路有 關之時間線之技術。在此情形下，BLC可設定為高以將

Vdd-Δν及Vdd傳遞至位元線而非使用BLC而將位元線電壓 箝位。 圖1 8a繪示另一替代感測電路丨899。在此電路中，對具 有補償之慢程式化模式位元線使用一驅動電壓。亦可在圖 14中所顯示之感測電路中實現一類似雙電壓驅動技術。感 測電路1899與圖16a之電路相同，一電晶體18〇7、電源節 點1805及一電源18〇3(其提供Vsi〇w+c〇mp下之一輸出）之添 加除外。Vcomp可係可調整的，例如自〇 2 v至〇 6 v，且 V 王 υ·δ

Vslow可係可調整的，例如自 w〇w+comp可自0·4調整至14 v。圖⑻中之相同^ 70件對應於圖16a中之元件。 _藉由使用一個或多個電源來驅動選定位元線，可與七 几線洋動之技術相比而精確地設定該位準。電源 i5I971.doc •70· 201133490 合至位元線使得將選定位元線驅動於為Vsl〇w+c〇mp之一 規定位準下，此除了補償通道對浮動閘極耦合以外還提供 慢程式化模式之一適當Vbl。 另外，對於不具有補償之一慢程式化模式位元線，可藉 由將VSl〇w+Vth施加至LCO電晶體1 61 8而將％丨〇评提供至位 元線使得Vslow提供於路徑1825上且耦合至位元線。另一 選項係’將來自除路徑1825上之Vslow以外之另一電源的 Vcomp連接至位元線’而非將電源18〇3連接至位元線。參 見圖例1891，其指示使用哪些組分來設定哪些電壓。藉由 對感測電路1899之適當控制，可藉由電源Vsi〇w+vc〇mp直 接驅動位元線164〇及表示一選定NAND串之NAND串1650 之通道。在此情形下’可提供對位元線之精確控制而不存 在使位元線浮動之風險。 該感測電路可經如下操作以提供四個電壓供應。 a) 將lockout資料傳送至FLG鎖存器1635中。 b) 若對於抑制位元線flg=0，則將位元線該等位元線預 充電至Vdd-Δν(由BLC電壓控制）；當IC0=H(高）時其他位 元線直接接地以透過INV下拉。 c) 關斷ICO以在FLG=1之情形下使位元線浮動；增加 BLC電壓以傳遞Vdd。 d) 在位兀線耦合升高之後’接通bLZ以執行電壓感測並 藉助電容器將結果儲存於SEN節點上。藉由CLK節點使感 測結果升壓以確保其為高足以針對補償情形而將lat設定 為1¾。 151971.doc -71 - 201133490 e) 在L AT處將该感測結果自一類比電壓變換成數位位 準。將該數位化電壓傳送回至SEN節點並進行儲存用於將 來使用》因此，選定位元線之經感測電壓得以感測、數位 化及儲存，並隨後在施加VPgm時將選定位元線之電壓提 供於基於該感測且回應於該經儲存資料之各別位準下。 右LAT= 1 ’則提供柄合補償；若l ΑΤ=0，則不提供麵合 補償。使用電容器1609來保持資料。 f) 透過BUS將lockoutl資料自資料鎖存器傳送至LC〇鎖存 器。 g) 接通HLL以僅在LAT=0時更新SEN節點。 h) Vbcp師點1 805自浮動改變至一偏壓電壓以供應一補償 電壓 Vcomp+Vslow。可由 LCO提供 Vslow » i) 主動地將四個不同位元線電壓供應至位元線（於〇 V、 Vslow、Vslow+comp及Vdd下），其中將每一位元線加偏壓 至該四個電壓中之一者。使字線電壓斜升以開始程式化。 圖18b繪示用於與圖18a之感測電路相關聯之感測及程式 化的一時間線。此係控制感測電路1899感測是否需要補充 及經由專用電源提供此補償以提供精確控制之一實例。該 等時間線包含受抑制位元線之電壓、具有及不具有補償之 快程式化位元線以及具有及不具有補償之慢程式化位元 線。 一般而言，t0至t3係其中自感測電路切斷位元線之一鎖 定週期’ t3至t4係一位元線預充電週期，t4至t7係其中感 測自相鄰位元線之耦合的一感測週期，t7至t8、19至110及 15l971.doc •72- 201133490 tl2至tl3係資料傳送週期，且tl3至tl6係其中給位元線充 電且發生程式化之一週期。 波形1860表示BLC電晶體之閘極電壓。波形1862表示在 t0至t3之間自BUS 1624至FLG節點1629之一資料傳送、在 t7至t8之間自SEN節點1611至LAT節點1621之一資料傳送、 在t9至110之間自LAT節點返回至SEN節點以將SEN更新為 一數位位準之一資料傳送及在til至tl2之間自BUS 1624至 LAT節點1621之一資料傳送。波形1864表示Vbl(受抑制）。 波形1866表示Vbl(快），其中LAT=0。波形1868表示Vbl(快 +補償）。波形1870表示Vbl(慢）。自tl3至tl6由BLC電晶體 控制Vbl(慢）。波形1872表示Vbl(慢+補償）。 波形1 874表示施加至一選定字線之電壓。波形1 876表示 施加至一未選字線之電壓。波形1 878表示施加至ICO電晶 體之一閘極的一電壓。波形1 880表示施加至BLZ電晶體之 一閘極用以針對自t5至t6之感測給電容器1609放電的一電 壓。波形1882表示施加至CLK節點1608之一電壓。CLK信 號在t7至t9之間的位元線耦合感測期間升高且又需要用於 使SEN升壓使得電晶體18〇7變得導電，從而將Vbcp傳遞至 位元線。波形1884表示施加至LC0電晶體之一閘極用以自 t7至t8引起SEN至LAT傳送、自t9至tlO引起LAT至SEN傳送 及自til至tl2引起BUS至LAT傳送以及用以在tl3之後將慢 程式化電壓供應至位元線的一電壓。在tl3之後 LCO=Vslow+Vth以在不補償之情形下將Vslow提供至一慢 程式化模式儲存元件之位元線。波形1886表示施加至FC0 151971.doc •73· 201133490 電晶體之一閘極用以在FCO為高時引起BUS至FLG資料傳 送的一電壓。波形1888表示施加至HLL電晶體之一閘極首 先用以在週期t7至11 0期間將經感測結果自SEN傳送至LAT 鎖存器及自LAT傳送至SEN節點並然後在於自112至113期間 LAT=0時不需要補償之情形下給sen節點放電的一電壓。 HLL電晶體用於將資料傳送入或傳送出SEN電容器 1609。在將經感測資料自SEN傳送至LAT之後，所鎖存之 LAT信號係一數位信號，且在〇至丨1()之間傳送至電容器之 動態鎖存器。藉由將HLL設定為高，在§en處可節省 Vdd。若不需要補償，則電容器係在〇 v下。若需要補償’ 則電容器將儲存Vdd。SEN節點1611連接至電容器且在 SEN為高時致使電晶體丨807變得導電以將節點丨8〇5連接至 位元線，或在SEN為低時致使電晶體18〇7變得不導電以將 Vbcp節點1805與位元線斷開。電晶體18〇7具有連接至節點 1805及電源1803之一汲極、連接至位元線之一源極以及連 接至感測節點1611之一閘極。當flG=0時，FLG將將Vdd 供應至位元線。 自tl2至tl3 ’ LAT將僅供應Vslow且電源1803將將 Vslow+comp供應至位元線。 tl2至U3處之lockoutH專送指示一位元線是否處於一慢程 式化模式下。此處，再一次用新資料刷在比仏叫" 傳送結㈣，在Μ至U3處’針對快+補償之情形再次刷新 SEN以將SEN放電至〇。接收Vsl〇Wi位元線仍具有 LAT=1 。 151971.doc •74· 201133490 對於受抑制位元線，FLG=0、LAT=1且SEN=l，其中電 晶體FLG 1602將Vdd供應至位元線。對於不具有補償之快 程式化模式位元線，FLG=1、LAT=0且SEN=〇，其中Lat 鎖存器1619將接地供應至位元線。對於不具有補償之声矛。 式4匕模式位元線，FLG=1 、LAT=1且SEN=〇，其中lat鎖 存器1 619供應Vslow。對於具有補償之慢程式化模式位元 線，FLG=1、LAT=1且SEN=1，其中SEN電晶體18〇7供應 Vsl〇w+C〇mp。LAT將透過LCO電晶體控制僅將…丨⑽供應 至位元線。 因此’具有保持資料之三個資料鎖存器，亦即FLG、 L AT及電谷器。基於此等三個值’可設定位元線電壓。在 所有位元線電壓穩定之後，在tl3處開始執行升壓及程式 化。 同時’ LAT=0 V將亦將位元線下拉至接地。因此，將感 測節點刷新至等於零可確保vcomp將不施加於位元線上。 經補償位元線僅必須放電至接地，但藉由LAT=0 v來啟動 放電路徑。對於放電路徑，必須經過一反相器或接地電晶 體，但Vcomp供應1 8〇3僅係一供應電壓。儘管感測節點可 已處於0 V下’但此並不保證位元線將放電至零，因此放 電必須經過L AT電晶體。 注意，第一HLL脈衝與第二HLL·脈衝具有不同振幅，但 此並非必需。一不同振幅可用於在傳送感測節點以傳遞 Vdd時傳遞Vdd。但在SEN僅放電至接地時，fjLL·不需要一 局電壓。舉例而言’當傳遞Vdd時，HLL僅需要處於 151971.doc •75· 201133490

Vdd+Vth下。通常 Vth係約 1 v。若 vdd=2.5 V，則 HLL= 3·5 V。當其係一低電壓電晶體時，此可在HLL上引起某一應 力。可使用可切換電壓使得當期望傳遞Vdd時可在HLL使 用3.5 V，但若僅期望傳遞〇 v，則可使用2 5 v以減少hll 電晶體上之應力。 波形1890表示SEN節點處之在於感測期間不給SEN節點 放電時之一電壓，且波形1892表示SEN節點處之在於感測 期間或於更新期間給SEN節點放電時之一電墨。波形丨894 表示圖18a中之節點1805處之在Vbcp上升至Vslow+comp時 之一電壓。 在t0至t3處之BUS至FLG資料傳送之後，BLC在t3處上升 至Vdd-AV+Vth。因此，Vbl(抑制）上升至Vdd-AV。在 FLG=0之情形下由FLG路徑1629供應Vbl(抑制）。同時 LAT=1(高）。在 t4 處，BLC 上升 AV 至 Vdd+Vth。因此’ Vbl(抑制）=Vdd »受抑制位元線中之電壓上升耦合至正在 浮動之Vbl(快+補償）及Vbl(慢+補償），從而隨Δν及一耦合 比而變地增加其等之電壓。不超過一臨限值之至Vbl(快）之 小量耦合係顯示為一實例。此外’作為一實例，基本上不 存在耦合影響Vbl(慢）。虛線表示一浮動電壓。BLZ電晶體 經導通用於自t5至t6之感測。 在t8處，將針對其不指示補償之Vbl(快）位元線拉至接地 (波形1866)，而在tl3處將針對其指示補償之(快+補償） 位元線拉至接地（波形1868)。在tl3至116處將位元線預充 電於規定位準下。關於波形1870，當SEN=0(低）（因感測節 151971.doc -76- 201133490 點在一感測操作之一放電週期中之顯著放電所致）時，此 才曰不輕合為低使得不需要補償。因此，SEN=低使電晶體 1807不導電，使得電源節點18〇5自位元線切斷。另一方 面’當S EN=高（因感測節點在放電週期中之不顯著放電所 致）時’此指示耦合為高使得需要補償。因此，SEN為高足 以使電晶體1807導電，使得電源節點1805連接至位元線。 在SEN與LAT兩者皆為高之情形下，存在供應至位元線之 兩個電壓。一電壓係來自LCO路徑之Vsl〇w且另一電壓係 來自電晶體1807。由於電源Vbcp=Vslow + comp(其高於 Vslow)，因此LCO電晶體將係處於關斷（不導電）條件下。 最後’僅有來自Vbcp之一個電源提供位元線電位。 當SEN=低時’ LCO將Vslow提供至位元線。關於波形 1872，SEN=1(高）經設定以使電晶體18〇7導電用作一通過 閘極’使得電源節點1 805耦合至位元線。關於波形1 866及 1868，SEN=0(低）經設定以使電晶體1807不導電，使得電 源節點1805自位元線切斷。此外，LAT=0且FLG=1。在tl4 處將Vpass施加至字線，且在ti5處將Vpgm施加至選定字 線。有利地’除位元線將在施加Vpgm時浮動之外不關心 其他。將位元線驅動於規定位準下用於進行精確控制，包 含具有或不具有補償之慢程式化模式。 注意’若圖18a經修改以包含Vdd-Δν及Vdd下之電源（如 圖14中）’則可修改圖isb之與圖18a之感測電路有關之時 間線之技術。在此情形下，BLC可設定為高以將Vdd-AV及 Vdd傳遞至位元線而非使用BLC而將位元線電壓箝位。類 •1Ί· 151971.doc 201133490 圆I4及圖16a之感測電路可經修 似地 言 vcomp下 之電源（如圖18a中） 在項實施例中’ -儲存系統包含：一組儲存元件；一 各別位元線，其輿甚—健六_ u, 興母冑存兀件相關聯，其申該各別位元 線匕3選疋位TL線及未選位元線；及一個或多個 路。為針對該組儲存元件執行一多次反覆程式化㈣中之 一反覆’該-個或多個控制電路：⑷使該等未選位元線之 電壓升高，並感測該等選定位元線之電麼以針對每一選定 位元線判定該選定位元線：⑴回應於該升高未耗合升高到 至^第-位準’從而指示不存在毗鄰未選位元線，還是 應於該升高柄合升高至該至少該第-位準，從而指 V個批鄰未選位讀：及⑻隨後，依基於該感 測之各別位準提供該等選定位元線之電麼，並同時將一程 式化脈衝施加至該組儲存元件。 在另-實施财，驗在—料线中H化之一方法 包含針對-組儲存元件執行一多次反覆程式化操作中之一 別位元線勺：.：存兀件與一各別位元線連通，且該等各 入凡、.’匕3選定位凡線及未選位元線。該執行一反覆包 ^⑽該等未選Μ線之„升高’並感測該等選定位 =之電心針對每-敎位元線敎該選定位元線⑴ :::該升高未賴合升高到至少—第一位準，從而指示不 *選位m(1相應於該升高輕合升高至 :;.=Γ位準，從而指示存在至少，鄰未選位元 、· ’及⑻隨後’依基於該感測之各別位準提供該等選定位 i51971.doc •78- 201133490 兀線之電壓，同時將一程式化脈衝施加至該組儲存元件。 在另一實施例中，一儲存系統包含與一組位元線相關聯 之一組儲存元件、包含與一選定位元線相關聯之一選定儲 存7C件及與一未選位元線相關聯之一未選儲存元件。亦提 供一個或多個控制電路。在針對該組儲存元件之—程式^ 操作中，該一個或多個控制電路：（幻使該未選位元線1 — 電壓升咼以誘發至該選定位元線之耦合；（b)在誘發該耦合 時感測該選定位元線之一電壓以判定該耦合之一程度及 (c)基於該耦合之該程度設定該選定位元線上之一電壓，同 時將一程式化脈衝施加至該等選定儲存元件及該等未選儲 存元件。 出於圖解㈣及說明之目的’上文已對本發明進行了詳 細闡述。本文並㈣欲窮舉或將本發明限於所揭示之精確 形式。繁於上文之教示亦可作出諸多修改及變化。所闊述 實施例經挑選以便最佳地解釋本技術之原理及其實際應 用，以藉此使得熟習此項技術者能夠在各種實施例中且藉 助適合於所涵蓋之特定使用之各種修改來最佳地利用本技 術》本技術之範嘴意欲由隨附申請專利範圍來界定。 【圖式簡單說明】 圖1 a係一 N AND串之一俯視圖。 圖1 b係該NAND串之一等效電路圖。 圖2係該NAND串之一剖視圖。 圖3係繪示二個NAND串之一電路圖。 圖4係-NAND快閃儲存元件陣列之一方塊圖。 151971.doc •79- 201133490 圖5係使用單個列/行解碼器及讀取/寫入電路之一非揮發 性記憶體系統之一方塊圖。 圖6係繪示一感測區塊之一項實施例的一方塊圖。圖 繪示一實例組臨限電壓分佈，包含因耦合效應所致之變 寬分佈。 圖7b繪示一實例組臨限電壓分佈及兩遍程式化。 圖8繪示在一程式化操作期間施加至一選定字線之一連 串程式化脈衝及驗證脈衝。 圖9繪示針對一組儲存元件之一多遍程式化操作。 圖10a繪示NAND串之一剖視圖，其顯示通道對浮動閘極 耦合及浮動閘極對浮動閘極耦合。 圖10b繪示自未選位元線至一選定位元線之耦合。 圖11a繪示使用偏移及目標驗證位準且減少耦合效應之 一實例性程式化技術。 >圖m繪示僅使用一個程式化速度模式及每狀態一個驗 證位準且減少耦合效應之一實例性程式化技術。 圖lie繪示與圖lla及圊llb有關之-實例性程式化過 程。 圖11 d繪示用於各別位元線之資料鎖存器。 圖11 e繪示針對圖11 d之鎖存器之位元指派。 圖12繪示一資料狀態針對不具有補償之-快程式化模 式、具有補償之-慢程式化模式及—較/抑制 限電壓範圍。 圖13繪示用於程式化一組非揮發性儲存元件之一方法， 151971.doc •80· 201133490 其中使用兩個驅動電壓使受抑制位元線之一電壓升高以誘 發對相鄰位元線之補償耦合。 圖14繪不其中針對受抑制位元線使用驅動電壓之供與圖 13之過程一起使用的一感測電路。 圖15繪示與圖14之感測電路相關聯之一時間線。 圖16a繪示一替代感測電路。 圖16b繪示用於與圖16a之感測電路相關聯之程式化的一 時間線。 圖17a繪示用於感測選定位元線以判定在後續程式化中 疋否需要搞合補償之一方法。 圖17b繪示用於與圖16a之感測電路相關聯之感測及程式 化的一時間線。 圖17c繪示用於與圖16a之感測電路相關聯之感測的一時 間線。 圖17d繪示用於與圖16a之感測電路相關聯之感測的另一 時間線。 圖1 8a繪示另一替代感測電路。 圖18b繪示用於與圖18a之感測電路相關聯之感測及程式 化的一時間線。 【主要元件符號說明】 90 NAND 串 100 電晶體 100CG 控制閘極 100FG 浮動閘極 151971.doc -81 - 201133490 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 選擇閘極 120CG 控制閘極 122 選擇閘極 122CG 控制閘極 125 N+經摻雜層 126 位元線 128 源極線 130 經掺雜層 132 經摻雜層 134 經換雜層 136 經摻雜層 138 經摻雜層 140 P井 141 通道區域 142 η井區域 151971.doc -82- 201133490 144 P型基板 320 NAND ψ 321 位元線 322 選擇閘極 323 儲存元件 324 儲存元件 325 儲存元件 326 儲存元件 327 選擇閘極 329 通道區域 330 通道區域 331 通道區域 340 NAND 串 341 位元線 342 選擇閘極 343 儲存元件 344 儲存元件 345 儲存元件 346 儲存元件 347 選擇閘極 360 NAND 串 361 位元線 362 選擇閘極 363 儲存元件 I51971.doc -83- 201133490 364 儲存元件 365 儲存元件 366 儲存元件 367 選擇閘極 370 源極線 400 記憶體陣列 401 電源線 402 電源線 403 電源線 404 源極線 405 電源 406 位元線 407 位元線 408 位元線 410 感測電路 412 感測電路 414 感測電路 426 汲·極端子 428 源極端子 450 NAND 串 500 感測區塊 510 控制電路 512 狀態機 514 晶片上位址解碼器 151971.doc -84- 201133490 516 功率控制 518 線 520 資料匯流排 530 列解碼器 550 控制器 560 行解碼器 565 讀取/寫入電路 570 感測電路 572 資料匯流排 580 感測模組 582 位元線鎖存器 590 共同部分 592 處理器 593 輸入線 594 資料鎖存器 596 輸入/輸出介面 598 記憶體晶粒 902 儲存元件 904 儲存元件 906 儲存元件 912 儲存元件 914 儲存元件 916 儲存元件 1000 字線 151971.doc -85- 201133490 1010 儲存元件 1012 控制閘極 1014 浮動閘極 1016 通道區域 1020 儲存元件 1022 控制閘極 1024 浮動閘極 1026 通道區域 1030 儲存元件 1032 控制閘極 1034 浮動閘極 1036 通道區域 1200 鎖存器 1201 第一組鎖存器 1202 鎖存器 1204 鎖存器 1206 鎖存器 1208 鎖存器 1210 鎖存器 1211 第二組鎖存器 1212 鎖存器 1214 鎖存器 1216 鎖存器 1218 鎖存器 151971.doc -86- 201133490 1220 鎖存器 1221 第三組鎖存器 1222 鎖存器 1224 鎖存器 1226 鎖存器 1228 鎖存器 1401 電源 1402 開關 1403 電源 1404 電源端子 1406 QSW電晶體 1408 電源端子BCP 1410 SEN電晶體 1411 COM3路徑 1412 BLX電晶體 1414 HLL電晶體 1416 XXL電晶體 1418 COM2路徑 1420 LAT電晶體 1422 端子 1424 INV 1426 COM1路徑 1428 位元線箝位器電晶體 1430 INV電晶體 •87- J51971.doc 201133490 1432 電晶體 1434 端子 1436 源極接地節點 1438 BLS電晶體 1440 位元線 1442 SGD電晶體 1444 儲存元件 1446 儲存元件 1448 儲存元件 1449 源極選擇閘極SGS 1450 NAND 串 1451 共同源極線 1452 電容器 1453 CLK端子 1454 SEN節點 1456 電晶體 1458 STBn電晶體 1460 電源節點 1462 INV路徑 1464 重設（RST_NCO)電晶體 1466 SET電晶體 1468 匯流排端子 1470 電源節點 1471 鎖存器 15197I.doc -88 - 201133490 1472 RST_PCO電晶體 1474 電晶體 1476 電源節點 1478 電晶體 1480 LAT路徑 1482 下拉電晶體 1484 下拉路徑 1486 下拉路徑 1490 感測電路 1600 電源節點 1602 FLG電晶體 1604 FLA電晶體 1606 HLL電晶體 1608 時脈（CLK)節點 1609 電容器 1610 BLZ電晶體 1611 感測節點 1612 BLY電晶體 1613 電晶體 1614 位元線箝位器電晶體 1615 STR(選通）路徑 1616 BLS電晶體 1617 隔離電晶體 1618 LCO電晶體 151971.doc -89- 201133490 1619 LAT鎖存器 1620 反相器 1621 LAT路徑 1622 反相器 1623 INT路徑 1624 匯流排 1626 ICO電晶體 1628 FCO電晶體 1629 FLG節點 1631 INV節點 1632 反相器 1634 反相器 1635 鎖存器 1639 路徑 1640 位元線 1641 路徑 1642 SGD電晶體 1643 通過閘極 1644 儲存元件 1645 COM路徑 1646 儲存元件 1648 儲存元件 1649 源極選擇閘極SGS 1650 NAND 串 151971.doc -90- 201133490 1651 共同源極線 1699 電路 1803 電源 1805 電源節點 1807 電晶體 1825 路徑 1899 感測電路 BLi 位元線 BLi+1 位元線 BLi + 2 位元線 BLi-1 位元線 BLi-2 位元線 lockout 第一資料傳送 lockoutl 第二資料傳送 SGD 汲極側選擇線 SGS 源極側選擇線 WLO 字線 WL1 字線 WL2 字線 WL3 字線 WL62 字線 WL63 字線 WLn 字線 WLn+1 字線 WLn-1 字線 -91 - 151971.doc

Claims (1)

1. 201133490 七、申請專利範圍： 1. 一種儲存系統’其包括： 一組儲存元件； 一各別位70線，其與每一儲存元件相關聯，該各別位 元線包含選定位元線及未選位元線；及 一個或多個控制電路’為針對該組儲存元件執行 次反覆程式化操作中之-反覆，該一個或多個控制^ 路：⑷使該等未選位元線之t壓升高，並❹讀等選定 位元線之㈣，以針對每—選定位元_定該選定位^ 線是否：⑴回應於該升高，該選定位元線㈣合升高到 至少一第一位準，從而指示不存在赴鄰未選位元線，還 是（"）回應於該升高，該選定位元線輕合升高至該至少該 第一位準，從而指示存在至少一個祉鄰未選位元線；= W隨後，依基於該感測之各別位準提供該等敎位元線 之電Μ，並同時將-程式化脈衝施加至該組儲存元件。 2. 如凊求項1之儲存系統，其中當該—個或多個控制電路 將該程式化脈衝施加至該組儲存元件時，依—個位準提 供未轉合升高至該至少-第一位準之該等選定位元線之 電壓’且依另一較高位準提供耦合升高至該至少一第一 位準之該等選定位元線之電壓。 3. 如請求項1之儲存系統，其中： X等選疋位疋線之該等電壓被感測、數位化且儲存為 資料；且 個或多個控制電路回應於該經儲存資料而依基於 151971.doc 201133490 / 之各別位準提供該等選定位元線之該等電壓。 月求項1之儲存系統，其中，為執行該反覆，該一個 ’夕固控制電路·⑷針對每_選定位元線，狀該選定 ==否回應於該升高而耗合升高至高於該第一位準 . 第一位準，從而指示存在兩個毗鄰未選位元 ()在將居程式化脈衝施加至該組儲存元件時：依 一個位準提供耗合升高至該第—位準但未麵合升高至該 =一位準之該等選定位元線之電壓，且依另—較高位準 5. 提供轉。升〶至該第二位準之該等選定位元線之電壓。 如請求項1之儲存系統，其中： 母—選定位元線與-各別感測電路連通，該各別感測 電路具有-感測節點、—鎖存器及作為該鎖存器之一閘 控裝置的一鎖存器電晶體； j藉由在每-感測電路中經由該鎖存器電晶體將資料自 該感測節點傳送至該鎖存器來感測該等選定位元線之該 等電壓；且 反轉經由該鎖存器電晶體自該感測節點傳送至該鎖 器之該資料。 6.如請求項1之儲存系統，其中： 每-選定位元線與—各別感測電路連通，該各別感蜊 電路具有-感測節點、-鎖存器及作為該鎖存器之一閘 控裝置的一鎖存器電晶體； 藉由在每一感測電路中經由該鎖存器電晶體將資料自 該感測節點傳送至該鎖存器來感測該等選定位元線之該 151971.doc -2 * 201133490 等電壓； ==元線包含為相關聯儲存元件提供一慢程式 模式之選疋位元線；且 該鎖存器電晶體用於提供：（i)為 奸短叫目關聯儲存it件提供 又程式化模式且未耦合升高至該 ^ /弟—位準之撰 = 壓’及⑻為相關聯錯存元件提供該慢程式 電壓 高至該至少位準之敎位元線之 7·如請求項6之儲存系統，其中該 I選疋位兀線包含為相 關聯儲存π件提供一快程式化 '^ yL , 心、疋位兀線，且在 將違程式化脈衝施加至該組儲存元件時， 控制雷k ϋ交A 個或多個 定聯㈣元件提供該快程式化模式之選 疋位H電壓接地，且將該等 制位準下。 兀踝驅動於—抑 8·如請求項6之儲存系統，其令： 不反轉經由該鎖存5|雷晶f 存器之該資料。 體自該感測節點傳送至該鎖 9.如請求項6之儲存系統，其中： 在將該程式化脈衝施加至該 弋文加^ ι储存兀件之前，該一個 5多個控制電路控制該鎖存 叙a α 于益冤日日體之—閘極電壓以觝 =關=元件提供該慢程式化模㈣合升J 第一位準之該等選定位元線，·且 一在將該程式化脈衝施加至該組儲存元件時1 個或多個控制電路使為相關聯儲存元件提供該慢以 151971.doc 201133490 化模式且麵合升高至該至少一第一位準之該等選定位元 線年動’且控制該鎖存器電晶體之該閘極電Μ以驅動為 相關聯储存元件提供該慢程式化模式且未麵合升高至該 至少一第一位準之該等選定位元線。 10.如請求項1之儲存系統，其中· 母-選定位元線與一各別位元線箝位器電晶體連通， 二、各別感'則電路連通，該各別感測電路具有一感測 郎點、一鎖存器及作為該鎖存器之-閘控裝置的-鎖存 器電晶體； , ι個或多個控制電路在每一感測電路中經由該 鎖存器電晶體將資料自該感測節點傳送至該鎖存器來感 測該等選定位元線之該等電壓； 該等選定位元線包含為該等相關聯儲存元件提供一慢 程式化模式之選定位元線；且 在將該程式化脈衝施加至該組儲存元件時，該一個或 多個控制電路’⑴控制該位元線箝位器電晶體之一閘極 電壓以提供為該相關聯儲存元件提供-慢程式化模式且 搞合升高至該至少-第—位準之每-選m線之-電 壓，及（11)控制該鎖存器電晶體之一閘極電壓以提供為該 等相關聯儲存元件提供—慢程式化模式且未輕合升高= 該至 第—位準之每一選定位元線之一電壓。D η.如請求之儲存系統，其中每一未選位元線與_各別 位元線箝位器電晶體連通，且該—個或多個控制電路針 對每未選位兀線：（iii)在將該程式化脈衝施加至該級 151971.doc 201133490 :存之前’控制該位元線箝位器電晶體之該閘極電 以將该未選位元線驅動於-抑制位準下.及 後，在將該程式化脈彳#始4 卜，及dv)隨 選位元線浮動。㈣加至#儲存元件時，使該未 12. 如請求項10之儲存系統，其中： -亥個或多個控制電路經由—匯流排 同時將該位元線與該鎖存器隔離。 Μ鎖存， 13. 種用於在一儲存系統中程式化之方法， 反^對:_存元件執行—多次反覆程式化操作中之一 1母一儲存兀件與一各別位元線連通，且該等各別 位凡線包含選定位元線及未選位d A 該執行一反覆包含： _:該等未選位元線之電壓升高，並感測該等選定位 =之電壓以針對每__選定位元線判定該選^位元線 2 L(相應於該升高，該選定位元線未耗合升高到 ::第-位準’從而指示不存在毗鄰未選位元線， /疋（11)回應於該升高，該選m線輕合升高至該至 =該第-位準’從而指示存在至少一個毗鄰未選位元 線，及 隨後，依基於該感測之各別位準提供該等選定位元 :之電壓，同時將一程式化脈衝施加至該組儲存元 求項13之方法，其中在將該程式化脈衝施加至該组 儲存元件時： 、 依一個位準提供未耦合升高至該至少一第一位 等選定位元線之電壓；且 151971.doc 201133490 依另較咼位準提供辆合升高至該至少一第一位準之 該等選定位元線之電壓。 15.如請求項13之方法，其中： 將該等選定位元線之該等電壓感測、數位化且儲存為 資料；且 回應於該經儲存資料而依基於該感測之各別位準提供 將该等選定位元線之該等電愿。

   該升高而耦合升高至高於該第一位準之至少一第二位 準，從而指示存在兩個毗鄰未選位元線；及 在將該程式化脈衝施加至該組儲存元件時：依一個位 準提供耦合升高至該第一位 準之該等選定位元線之電麼 合升高至該第二位準之琴笪 一位準但未耦合升高至該第二位

   控裝置的一鎖存器電晶體； 藉由在每一 藉由在每一感測電路中經由該鎖存器電晶體 該感測節點傳送至該鎖存器來感測該等選定位 體將資料自 位元線之該 反轉經由該鎖存器電晶體自該感測節點傳送 器之該資料。 點傳送至該鎖存 15I97I.doc -6 - 201133490 18. 如請求項13之方法，其中： '位元線與一各別感測電路連通，該各別感測 電路具有一感測節點、一鎖存器及作為該鎖存器之一閘 控裝置的一鎖存器電晶體； 藉由在每-感測電路中經由該鎖存器電晶體將資料自 該感測節點傳送至該鎖存器來感測該等選定位元線之該 等電壓； 等選疋位元線包含為相關聯儲存元件提供一慢程式 化模式之選定位元線；且 該鎖存器電晶體用於提供：⑴為相關聯健存元件提供 該慢程式化模式且未耦合升高至該至少—第—位準之選 2 之電壓’及（ii)為相關聯儲存元件提供該慢程式 電壓合升高至該至少-第-位準之選定位元線之 19. 如請求項18之方法’其中該等選定位 儲:元件提供-快程式化模式之選定位元線，== 私·式化脈衝施加至該組儲存元件時： 將為相關聯儲存元件提供該快程式化模 線之電壓接地；且 、疋位7L 將等未選位元線驅動於一抑制位準下 2 〇 ·如請求項18之方法，其中： :反轉經由該鎖存器電晶體自該感測 存盜之該資料。 < 王成鎖 21.如請求項18之方法，其進一步包括： I51971.doc 201133490 在將該程式化脈衝施加至該組儲存元件此 。 r 1干之刖，控制該 鎖存器電晶體之一閘極電壓以驅動為相關聯儲存元件提 供該慢程式化模式且耦合升高至該至少一 币—位準之該 專選定位元線；且 隨後，在將该程式化脈衝施加至該組儲存元件時. 使為相關聯儲存元件提供該慢程式化模式且耦合升 高至該至少一第一位準之該等選定位元線浮動；且 控制該鎖存器電晶體之該閘極電壓以驅動為相關聯 儲存元件提供該慢程式化模式且未搞合升高至該至少 一第一位準之該等選定位元線。 人^ 22. 如請求項13之方法，其中·· 每一選定位元線與-各別位元線籍位器電晶體連通， 且與-各別感測電路連通，該各別感測電路具有一感測 節點、一鎖存器及作為該鎖存器之„_閘控裝置的一鎖存 藉由在每-感測電路中經由該鎖存器電晶體將資料自 該感測節點傳送至兮·柏，古_ A °亥鎖存來感測該等選定位元線之該 等電壓； 該等選定位元線包含為該等相關聯儲存元件提供一慢 程式化模式之選定位元線；且 在將該程式化脈衝施加至該組儲存元件時： ()控制”亥位疋線箝位器電晶體之一閘極電壓以提供 為該相關聯儲存元件提供一慢程式化模式且麵合升高 至該至少-第—位準之每一選定位元線之一電壓；及 151971.doc 201133490 (ii)控制該鎖存器電晶體之一閘極電壓以提供為該等 相關聯儲存元件提供一慢程式化模式且未耦合升高至 β亥至少一第一位準之每一選定位元線之一電壓。 23. 如請求項22之方法，其中每一未選位元線與一各別位元 線痛位器電晶體連通，該方法進一步包括，針對每一未 選位元線： 在將該程式化脈衝施加至該組儲存元件之前，控制嗲 位元線箝位器電晶體之該閘極電壓以將該未選位元線驅 動於一抑制位準下；及 隨後’在將該程式化脈衝施加至該組儲存元件時’使 該未選位元線浮動。 24. 如請求項22之方法，其進一步包括： 經由一匯流排更新該鎖存器，同時將該位元線與該鎖 存器隔離。 25. —種儲存系統，其包括： 一組儲存元件，其與一組位元線相關聯，該組儲存元 件包含與一選定位元線相關聯之一選定儲存元件及與一 未選位元線相關聯之一未選儲存元件； 一個或多個控制電路’在針對該組儲存元件之一程式 化操作中，該一個或多個控制電路：（勾使該未選位元線 之一電壓升尚以誘發至該選定位元線之耦合；（b)在誘發 該麵合時感測該選定位元線之一電壓以判定該輕合之一 程度；及（c)基於該耦合之該程度來設定該選定位元線上 之一電壓，同時將一程式化脈衝施加至該選定儲存元件 151971.doc -9- 201133490 及該未選儲存元件。 26. 27. 如請求項25之儲存系統，其中該—個或多個控制電路使 用至少兩>ί固自限位轉感測誘#該耦纟時該豸定位元線 之該電壓。 如凊求項25之儲存系統，其中該一個或多個控制電路使 用一臨限位準來感測誘發該耦合時該選定位元線之該電 壓；且 當施加該程式化脈衝時’在該經感測電壓超過該臨限 值時將該選定位元線之該電壓設定於比在該經感測電壓 不超過該臨限值時高之一位準下。 151971.doc •10·