JP5470468B2 - ビットラインをフローティングさせてチャネル−フローティングゲート結合を低減するメモリプログラミング - Google Patents
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Description
Claims (28)
- 記憶システムであって、
目標データ状態へプログラムされる少なくとも一つの記憶素子を含む一組の記憶素子(400)と、
各記憶素子に接続されたそれぞれのビットライン(321、341、361)と、
一又は複数の制御回路(510、550)とを備え、
前記一又は複数の制御回路は、一組の記憶素子に対するプログラム動作の複数のプログラム反復を実行するために、(a)前記少なくとも一つの記憶素子が、当該少なくとも一つの記憶素子の前記目標データ状態の目標検証レベル(Vva、Vvb)よりも低い検証レベル(VvaL、VvbL)に達するまで、前記少なくとも一つの記憶素子に対するビットラインを接地しながら、前記一組の記憶素子にプログラムパルスを印加し、(b)前記少なくとも一つの記憶素子が、当該少なくとも一つの記憶素子の前記目標データ状態の目標検証レベルよりも低い検証レベルに達したら、前記少なくとも一つの記憶素子が目標データ状態の目標検証レベルに達するまで、前記少なくとも一つの記憶素子に対するビットラインをフロートさせながら、前記一組の記憶素子にプログラムパルスを印加する、記憶システム。 - 前記一又は複数の制御回路は、前記少なくとも一つの記憶素子が、当該少なくとも一つの記憶素子の目標データ状態の目標検証レベルよりも低い検証レベルに達したら、前記少なくとも一つの記憶素子に対するビットラインを低速プログラムモードに関連付けられたレベルまで昇圧させた後に、前記少なくとも一つの記憶素子に対するビットラインをフロートさせながら、前記一組の記憶素子にプログラムパルスを印加する、請求項1に記載の記憶システム。
- 前記少なくとも一つの記憶素子の目標データ状態の目標検証レベルよりも低い検証レベルは、前記少なくとも一つの記憶素子の目標データ状態のオフセット検証レベル(VvaL、VvbL)である、請求項1又は2に記載の記憶システム。
- 前記目標データ状態の目標検証レベルよりも低い検証レベルは、前記少なくとも一つの記憶素子の目標データ状態よりも低位にある低データ状態の目標検証レベル(Vva)である、請求項1又は2に記載の記憶システム。
- 前記低データ状態は、前記少なくとも一つの記憶素子の目標データ状態の一つ下のデータ状態である、請求項4に記載の記憶システム。
- 前記低データ状態は、前記少なくとも一つの記憶素子の目標データ状態の一つ下のデータ状態よりも低位である、請求項4に記載の記憶システム。
- 前記一又は複数の制御回路は、前記少なくとも一つの記憶素子が前記目標データ状態の目標検証レベルに達したときに、前記少なくとも一つの記憶素子をさらなるプログラムからロックアウトする、請求項1から6のいずれか一項に記載の記憶システム。
- 前記少なくとも一つの記憶素子に関連するデータを記憶する少なくとも一つのラッチ(582)をさらに備え、そのデータは、前記少なくとも一つの記憶素子がプログラムされるときに、それに対するビットラインが接地あるいはフロートされるべきなのかを示す、請求項1から7のいずれか一項に記載の記憶システム。
- 前記少なくとも一つの記憶素子に対するビットラインは、フロートされたときに、隣接する少なくとも一つの非選択ビットライン上での昇圧された電圧によって強く結合し、それによって前記少なくとも一つの記憶素子のプログラムが減速される、請求項1から8のいずれか一項に記載の記憶システム。
- 前記一組の記憶素子は、一組のワードライン(WL0−WL3)を含むメモリアレイ内にあり、
前記一又は複数の制御回路は、前記少なくとも一つの記憶素子に対するビットラインがフロートされた状態での少なくとも一つのプログラムパルスに関連付けて、前記ビットラインのフロートが開始される前に、前記一組のワードラインのなかの非選択ワードラインのパス電圧を上昇させる、請求項1から9のいずれか一項に記載の記憶システム。 - 前記一組の記憶素子は、一組のワードライン(WL0−WL3)を含むメモリアレイ内にあり、
前記一又は複数の制御回路は、前記少なくとも一つの記憶素子に対するビットラインがフロートされた状態での少なくとも一つのプログラムパルスに関連付けて、前記ビットラインのフロートが開始された後に、前記一組のワードラインのなかの非選択ワードラインのパス電圧を上昇させる、請求項1から9のいずれか一項に記載の記憶システム。 - 前記一組の記憶素子は、一組のワードライン(WL0−WL3)を含むメモリアレイ内にあり、
前記少なくとも一つの記憶素子とそれに対するビットラインとの間には、ドレイン選択トランジスタ(SGD)が設けられており、
前記一又は複数の制御回路は、前記少なくとも一つの記憶素子に対するビットラインがフロートされた状態での少なくとも一つのプログラムパルスに関連付けて、前記一組のワードラインのなかの非選択ワードラインのパス電圧を上昇させるとともに、前記パス電圧の上昇に対して所定の遅れ時間の後に、前記ドレイン選択トランジスタのゲート電圧を昇圧させる、請求項1から9のいずれか一項に記載の記憶システム。 - 前記少なくとも一つの記憶素子とそれに対するビットラインとの間には、ドレイン選択トランジスタ(SGD)が設けられており、
前記一又は複数の制御回路は、前記少なくとも一つの記憶素子に対するビットラインがフロートされた状態での少なくとも一つのプログラムパルスに関連付けて、前記ビットラインのフロートが開始された後に、前記ドレイン選択トランジスタのゲート電圧を昇圧させる、請求項1から9のいずれか一項に記載の記憶システム。 - 前記少なくとも一つの記憶素子とそれに対するビットラインとの間には、ドレイン選択トランジスタ(SGD)が設けられており、
前記一又は複数の制御回路は、前記少なくとも一つの記憶素子に対するビットラインがフロートされた状態での少なくとも一つのプログラムパルスに関連付けて、前記ビットラインのフロートが開始される前に、前記ドレイン選択トランジスタのゲート電圧を昇圧させる、請求項1から9のいずれか一項に記載の記憶システム。 - 記憶システムにおける一組の記憶素子をプログラムするための方法であって、各々の記憶素子は対応するビットラインに接続されており、
前記方法は、前記一組の記憶素子に対するプログラム動作の複数のプログラム反復を実行する工程を含み、ここで、前記一組の記憶素子は、目標データ状態へプログラムされる少なくとも一つの記憶素子を含み、
前記複数のプログラム反復を実行する工程は、
前記少なくとも一つの記憶素子が、当該少なくとも一つの記憶素子の前記目標データ状態の目標検証レベル(Vva、Vvb)よりも低い検証レベル(VvaL、VvbL)に達するまで、前記少なくとも一つの記憶素子に対するビットラインを接地しながら、前記一組の記憶素子にプログラムパルスを印加する工程と、
前記少なくとも一つの記憶素子が、当該少なくとも一つの記憶素子の前記目標データ状態の目標検証レベルよりも低い検証レベルに達したら、前記少なくとも一つの記憶素子が目標データ状態の目標検証レベルに達するまで、前記少なくとも一つの記憶素子に対するビットラインをフロートさせながら、前記一組の記憶素子にプログラムパルスを印加する工程とを含む、方法。 - 前記少なくとも一つの記憶素子が、当該少なくとも一つの記憶素子の目標データ状態の目標検証レベルよりも低い検証レベルに達したら、前記少なくとも一つの記憶素子に対するビットラインが低速プログラムモードに関連付けられたレベルまで昇圧された後に、前記少なくとも一つの記憶素子に対するビットラインがフロートされながら、前記一組の記憶素子にプログラムパルスが印加される、請求項15に記載の方法。
- 前記少なくとも一つの記憶素子の目標データ状態の目標検証レベルよりも低い検証レベルは、前記少なくとも一つの記憶素子の目標データ状態のオフセット検証レベル(VvaL、VvbL)である、請求項15又は16に記載の方法。
- 前記目標データ状態の目標検証レベルよりも低い検証レベルは、前記少なくとも一つの記憶素子の目標データ状態よりも低位にある低データ状態の目標検証レベル(Vva)である、請求項15又は16に記載の方法。
- 前記低データ状態は、前記少なくとも一つの記憶素子の目標データ状態の一つ下のデータ状態である、請求項18に記載の方法。
- 前記低データ状態は、前記少なくとも一つの記憶素子の目標データ状態の一つ下のデータ状態よりも低位である、請求項18に記載の方法。
- 前記少なくとも一つの記憶素子が前記目標データ状態の目標検証レベルに達したときに、前記少なくとも一つの記憶素子をさらなるプログラムからロックアウトする工程をさらに含む、請求項15から20のいずれか一項に記載の方法。
- 前記少なくとも一つの記憶素子に関連するラッチデータ(582)を与える工程をさらに備え、そのラッチデータは、前記少なくとも一つの記憶素子がプログラムされるときに、それに対するビットラインが接地あるいはフロートされるべきなのかを示す、請求項15から21のいずれか一項に記載の方法。
- 前記少なくとも一つの記憶素子に対するビットラインは、フロートされたときに、隣接する少なくとも一つの非選択ビットライン上での昇圧された電圧によって強く結合し、それによって前記少なくとも一つの記憶素子のプログラムが減速される、請求項15から22のいずれか一項に記載の方法。
- 前記一組の記憶素子は、一組のワードライン(WL0−WL3)を含むメモリアレイ内にあり、
前記少なくとも一つの記憶素子に対するビットラインがフロートされた状態での少なくとも一つのプログラムパルスに関連付けて、前記ビットラインのフロートが開始される前に、前記一組のワードラインのなかの非選択ワードラインにおいてパス電圧が上昇される、請求項15から23のいずれか一項に記載の方法。 - 前記一組の記憶素子は、一組のワードライン(WL0−WL3)を含むメモリアレイ内にあり、
前記少なくとも一つの記憶素子に対するビットラインがフロートされた状態での少なくとも一つのプログラムパルスに関連付けて、前記ビットラインのフロートが開始された後に、前記一組のワードラインのなかの非選択ワードラインにおいてパス電圧が上昇される、請求項15から23のいずれか一項に記載の方法。 - 前記一組の記憶素子は、一組のワードライン(WL0−WL3)を含むメモリアレイ内にあり、
前記少なくとも一つの記憶素子とそれに対するビットラインとの間には、ドレイン選択トランジスタ(SGD)が設けられており、
前記少なくとも一つの記憶素子に対するビットラインがフロートされた状態での少なくとも一つのプログラムパルスに関連付けて、前記一組のワードラインのなかの非選択ワードラインにおいてパス電圧が上昇されるとともに、前記パス電圧の上昇に対して所定の遅れ時間の後に、前記ドレイン選択トランジスタのゲート電圧が昇圧される、請求項15から23のいずれか一項に記載の方法。 - 前記少なくとも一つの記憶素子とそれに対するビットラインとの間には、ドレイン選択トランジスタ(SGD)が設けられており、
前記少なくとも一つの記憶素子に対するビットラインがフロートされた状態での少なくとも一つのプログラムパルスに関連付けて、前記ビットラインのフロートが開始された後に、前記ドレイン選択トランジスタのゲート電圧が昇圧される、請求項15から23のいずれか一項に記載の方法。 - 前記少なくとも一つの記憶素子とそれに対するビットラインとの間には、ドレイン選択トランジスタ(SGD)が設けられており、
前記少なくとも一つの記憶素子に対するビットラインがフロートされた状態での少なくとも一つのプログラムパルスに関連付けて、前記ビットラインのフロートが開始される前に、前記ドレイン選択トランジスタのゲート電圧が昇圧される、請求項15から23のいずれか一項に記載の方法。
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