TW201113984A - DRAM cell with double-gate Fin-FET, DRAM cell array and fabrication method thereof - Google Patents

Description

201113984 六、發明說明： 【發明所屬之技術領域】 本發明係有關於半導體技術領域’特別是有關於一種具有嵌入式 雙閘極鰭狀場效電晶體(embedded double-gate fm_FET)的動態隨機 存取記憶胞結構及記憶體陣列，以及其製造方法。 【先前技術】 如熟習該項技藝者所知’動態隨機存取記憶體係由許多記憶胞所 構成的，通常各記憶胞具有一個電晶體以及一個儲存電容。前述儲 存電容必須能供足_電容值’以獲得較高的讀取訊號。受限 於晶片面積大小，目前的儲存電容均普遍採用朝第三維方向(垂直於 晶圓表面的方向)發展的立體結構，例如，堆叠式電容，藉此盡可能 的獲得最大的電容值。

隨著記憶_做越小，祕目前的驅域力已成駐要的技術問 小的記憶胞面積及電晶體代表水平式接面電晶體的電晶 =:，如此造成從電晶體切換至儲存電容的電流降低。維持 力:作法可以包括減少閘極氧化層厚度或者_^^ =或通道的摻雜輪廓或濃度，然而，料作法電 於是’垂直式電晶體成為水平式電 曰曰體以外的另__選項。垂直式 4 201113984 電日a體月b充为利用到第二維方向的空間，而獲得較大的電晶體寬 度。然而，垂直式電晶體的製程步驟較為繁雜，需要較高的製造技 術，例如，電晶體的汲極/源極區域的連結技術及閘極的連結技術。 此外，在電晶體的開/關切換操作過程中，半導體基底也同時發生所 謂的浮置基體(floatingbody)效應，影響到電晶體的切換速度。 另外’雙閘極電晶體則是另一個能達到高電流密度的特殊電晶體 φ架構，其中，所謂的「雙閘極」指的是汲極與源極之間的通道區域 被至少兩個閘電極所包覆，使得通道寬度增加，如此一來，即使在 非常短的通道長度情況下，也能獲得高的電流驅動能力。前述的雙 閘極電晶體通常又被設計成所謂的鰭狀場效電晶體，也就是汲極與 源極之間的通道區域為一扁平縛狀構造，而通道區域的相對兩面分 別被閘電極覆蓋住。相關的先前技藝可參考Schk)esser，τ Manger， D. Weis,R. Slesazeck,S. Lau, F. Tegen, S. Sesterhenn, M. Muemmler,M. Nuetzel,J. Temmler, D. Kowalski, B. Scheler, U. 瞻 Stavrev，M. Koehler，D.在 2004 年發表於 Electron Devices Meeting， 標題為「Highly Scalable Sub-50nm Vertical Double Gate Trench DRAM Cell」的學術文章。 然而，習知具有雙閘極鰭狀場效電晶體的動態隨機存取記憶體元 件仍有諸多缺點需要進一步改善與克服，例如，製程的複雜度、浮 置基體效應，以及不足的汲極/源極接觸面積所導致的高接觸或接面 電阻。其中，不足的汲極/源極接觸面積所導致的高接觸或接面電阻 201113984 將直接影響到元件的操作效能。由此可知，目前該技領域仍然需 要一種改良的動態隨機存取記憶體元件及記憶體陣列，其具有雙閘 極鰭狀場效電晶體，並且能夠避免上述習知問題。此外，目前該技 術領域同0¾要-觀良的製作方法以製作出這樣的祕隨機存取 β己隐體元件及記憶體陣列，且製作方法需簡化，特別是能配合現行 的微影製程能力，以解決目前製程上所遭遇的困難。 【發明内容】 本發明之主要目的在提供一種改良的動態隨機存取記憶胞結構 及記憶體㈣，以及其製造方法，以克服上述先前技藝之不足與缺 點。 根據本《明之佳實施例，本發明提供___種製作記憶胞陣列的 方法，包含有：提供-半導體基底，其上具有至少一塾層；於該半 導體基底中形成複數個平行的第—及第二直線型溝渠；於該第一及 第二直線型溝渠内填入-第一溝渠填充介電材；於該半導體基底中 形成複數個第三直線型溝渠，其中該第三直線型溝渠與該第一及第 二直線型溝渠交錯，如此形成複數個上部料；於該上部碎島的側 壁上形成-側壁子；經由該第三直線型溝渠以自動對準方式银刻該 +導體基底’戦複數個深溝渠；_各該複數個深溝渠的下部， 如此在各該上部石夕島下方形成一錯狀通道結構以及在側壁子正下方 形成-側壁凹陷結構；於各該複數個深溝渠的下部的表面形成 極介電層；於該側壁凹陷結構_成—侧魏人字元線’於該深溝 201113984 渠内填入帛L填充介電材；去賴歸如此形成複數個凹 陷摻雜窗口；轉質經由蹄數個蘭摻_口植人额數個上部 石夕島，如此形歧極/源極區域；以及形成位元線與儲存電容，使該 位7G線與齡f絲姆的紐極/源純域電連結。 本發明另提供-種電晶體結構，包含有：—半導體基底，具有一 上表面以及由該上表面向下延伸之側壁，其中該側壁包含一垂直上 側壁表面以及-橫向_該半導體基底所形成的底部側壁凹陷姓 構；-第-溝渠填充介電區域，嵌入該半導體基底的該上表面；兩 難/源極區域’形成在辭導縣底賴上麵，分職於該第一 溝渠填充介電區域_;―職通道結構，位於該第—溝渠填充介 電區域底部，介於該兩汲極/源極區域之間；—埋人閘極，後入該底 P側』凹陷結構’用來控觸鰭狀通道結構；以及—閘極介電層，· ，成在該底部舰凹陷結構的表面，介於該埋人_與該半^基 底之間。 來月另提供一種記憶胞結構，包含有：一堆疊式儲存電容，用 =何，以及-電晶體’包含申請專利範圍第16項中所述的所 中該電晶體與該堆疊式财電容串接在—起且該堆疊 雜「1讀'無電晶體的—汲極/祕區域電輕，㈣一汲極/ 源極區域則電連結至一位元線。 為讓本發明之上述目的、 特徵及優點能更明顯易懂，下文特舉較 201113984 佳實施方式，並配合所_式，作詳細說明如下。_如下之較佳 實施方式與圖式僅供參考與說明用，並非用来對本發明加以限制者。 【實施方式】 第1圖至第is圖為依據本發明較佳實施例所繚示的具有雙閉極 =狀場效電晶_祕隨機存取記及記龍__作方法示 意圖。首先，如第1圖所示，提供一半導體基底1〇，在半導體基底 ίο的主表面上’以氧化或沈積法形成树氧㈣。接著，在石夕氧 墊層12上以化學氣相沈積法全面沈積一氮化石夕墊層。半導體基 底10可以包含單晶石夕基材、石夕錄化合物半導體基材，或石夕覆絕緣基 材等等。魏塾層12可以包含二氧化梦，氮化錢層14可以包ς 氮化石夕H不限於上述材料，其它可以與絲底具有高儀刻選 擇比的材質’如多祕或光阻等等，也可以用來作為塾層材料。 如第2圖及第2Α圖所示，利用微影及钱刻製程，在半導體基底 ίο中形成複數個互相平行排列的直線型溝渠11〇3及11〇b，直線型 溝渠110a的深度較直線型溝渠11〇b的深度淺。直線型溝渠n〇a及 較深的直線型溝渠1廳係交替排列，也就是，一條直線型溝渠_ 位在兩條直線型溝渠ll〇b之間，其中，深度較深的直線型溝渠u〇b 係用來作為記憶胞絕緣溝渠，用來電性隔離不同列上的記憶胞。在 形成直線型溝渠ll〇a及ll〇b之後，接著，將溝渠填充介電材16， 如二氧化矽，填滿直線型溝渠11〇&及11〇b中，使溝渠填充介電材 16的上表面約略與氮化矽墊層14的上表面齊平。 201113984 第2圖為沿著第2A圖切線H’方向所視之剖面。從第2a圖中可 以看出，由最小設計法則形成的直線型溝渠_及嶋所排列出 來的規律姻案。根據本㈣之較佳實補，線寬與 間距比實質上為1:1 (L:S = 1:1)。根據本發明之較佳實施例各直線 型溝渠論及議的線寬約為〇.5F，其中F代表所欲形成的半導 體元件的最^特徵元件尺寸。如第2 _示，直線型溝渠職係以 約5:1的深寬比(aspectratio)钱刻到半導體基底1〇内，例如，各直線 型溝渠ll〇a從羊導體基底10的主表面開始計算的深度以約為 80nm而各直線型溝渠110a的寬度約為16nm。當然，上述直線型 溝渠110a的深度dl可以依照不同的元件需求相對應的調整。如前 所述，直線型溝渠11Gb制來作為記憶胞絕緣溝渠，例如，直線型 溝渠11Gb躲度d2、約為·ηιη。在各直線型溝渠11Ga接近底部 的位置’定義有弧形的通道區域u，其有效通道長度可以由各直線 5L/冓渠110a的木度dl來決定。然而，直線变溝渠11〇a的功能是絕 緣’而通道區域11並不-定是弧形，當配合特定元件設計，需要增 加或減少通道長度時’通道區域u也可以是任何其它形狀。 如第3圖及第3A圖所示’接下來在半導體基底1G上全面沈積 -硬遮Μ 18 ’例如’碳層^然後，在硬遮罩層18上形成複數條 直線型光關帛2G。根縣發明讀佳實補，複紐直線型光阻 圖案20係實質上垂直於直線型溝渠110a及ll〇b。第3A圖為沿著 第3圖切線Π-Π’方向所視之剖面。從第3a圖可明顯看出，複數條 201113984 口 20a。根據本發明之 1F，而各直線型開口 直線型光阻圖案20定義出的複數個直線型開 較佳實施例，各直線型光阻圖案2〇的線寬為 2〇a的寬度也是1F。 —如第4圖及第4A、4B圖所示，接著，利用非等向性·刻製程， 經由直線型開口 20a_硬遮罩層18、氮化石夕塾層14、石夕氧塾層 U、溝渠填充介電材16及半導體基底ω，形成複數個直線型溝^ 2〇b，同時也定義出複數個孤立的上部石夕島結構i〇a。舉例來說，直 線型光關案20所定義的直線型溝渠圖案可以先被轉移至硬遮罩 層18中，接著將直線型光阻圖案2G去除，接著再將直線型溝渠圖 案20b轉移至氮化矽墊層14、矽氧墊層12及半導體基底川中。在 前述的乾_過程中’料體基底1G的侧率約等同於溝渠填充介 電材16的侧率，如此使得最後的各直線型溝渠施的底部為接近 平i一的，而不是凹凸不平的，如第4B圖所示，其中第犯圖為沿著 第4圖切線Ι_Γ方向所視之剖面。根據本發明之較佳實施例，各直 線型溝渠20b從半導體基底1()的主表面開始計算的深度泊約為 50nm ° 如第5圖及第5A圖所示，接著在上部矽島結構1〇a的各侧壁上 形成一側壁子24。根據本發明之較佳實施例，側壁子24較佳為氮 化石夕側壁子。然而，其它該技術領域熟知的介電材料也可以被採用。 舉例來說，為了形成側壁子24，可以先在半導體基底1〇上沈積形 成均厚的氮化石夕層’然後以乾触刻法钱刻氮化石夕層。第5A圖為 201113984 沿著第5圖切線站，方向所視之剖面。 如第6圖及第6八、犯圖所 … 經由各直線型溝渠2%的_、者’再以非等向性乾餘刻製程 子_則壁表面以自動下钱刻半導體基底10，相對於側壁 樣的，在前述的乾蝕刻過 2〇c。同 渠填充介電材丨6 __ Λ +时基底1G __料同於溝 介電…在：：=是說’半導體基底10與溝渠填充 第6圖切咖，方和^圖為沿著 +丄· 所視之剖面。第6B圖為沿著第6圖切線τ_τ， 方向所視之剖面。根據本發 從丰Θ讀佳纽例，各錄贿溝渠2〇c 從+導體基底1G的深度d4約為驗m。 如第7圖所示，接著進行一濕钱刻製程，侧向將側壁子24以下 的各直線型深溝渠2〇c的下部的寬度增寬。舉例來說，可以利用含 有NH40H及KOH的化學姓刻法，使得側壁子μ以下的半導體基 底1〇及溝渠填充介電材16可以被同時_，如此在各個上部^ 結構10a的正下方形成一鰭狀通道結構。此時，已形成一瓶狀 深溝渠20c’ ’包括一經過增寬的溝渠下部2〇2以及一側壁凹陷結構 202a。各個側壁凹陷結構2〇2a係直接位在各個側壁子24的正下方。 根據本發明之較佳實施例，在各個侧壁子24的正下方的至少約 10nm厚的原來直線型深溝渠2〇c的侧壁被側向的移除掉才形成側 壁凹陷結構202a，以及鰭狀通道結構i〇b，其鰭狀通道寬度wl約 為20nm。根據本發明之較佳實施例’各瓶狀深溝渠20c，的深度d5 201113984 約為 190-200nm。 本發明的主要技術賴之-在於電晶體具有㈣⑽通道，而鱗 狀通道寬度wl可以藉由控制濕鞋刻來決定。本發明的另—主要技 術特徵在於電晶體能夠獲得最大化的接觸面積，也因此具有較低的 接觸電阻。本發顿又另—主要技術特徵在於電晶體具有較深的接 面對於閘極誘發;及極漏電流(gate_induce(j ieakage，的降 低而言’提供了雜、可調整的製程餘裕。 « 如第8圖所示，接著在瓶狀深溝渠2〇c，内的暴露出來的矽表面上 形成一閘極介電層30，特別是在瓶狀深溝渠2〇c，的溝渠下部2〇2以 及側壁凹陷結構202a的表面上。例如，閘極介電層3〇可以利用低 壓自由基氧化法(low-pressure radical oxidation，LPRO)、高溫矽氧沈 積法high-temperatureoxide(HT〇)或其它合適的方法形成。在形成 閘極介電層30後’接著形成一均厚共形的導電層(圖未示），然後以 乾轴刻法回蝕’在侧壁凹陷結構2〇2a處形成侧壁閘極或側壁埋入字鲁 凡線40。根據本發明之較佳實施例，側壁埋入字元線4〇較佳為包 含Ti、TiN、Ta、TaN、W、Cu或其合金。位在相鄰的兩個瓶狀深 溝渠2〇c’内的兩條相對的侧壁埋入字元線4〇將一縛狀通道結構如 二明治般的夾住’並且這兩條相對的側壁埋入字元線4〇分別作為本 發明DRAM元件的雙閘極、鰭狀場效電晶體的前、後閘極。在形成 則述側壁閘極或側壁埋入字元線4〇的過程中，可選擇額外進行過姓 刻，以形成一底部凹陷結構204，可以減輕或避免埋入字元線擾動 12 201113984 及潛在的漏電流問題 ，如第9圖所示，接下來，進行—溝渠填人製程嗜瓶狀深溝罕 2〇C填滿輕觀介紐52，例如，氧切。舉例來說填充 介電材52可岐驗介電㈣(sp__dideetrie _ _d' oxide)。政後，進打一化學機械研_hemieai___ishing CMP)製程，將錄的溝渠填絲賴52移除，使得最終的溝渠填 充介電材52社表面約略錢切墊層M的上表面齊平 平 坦的表面。 如第10圖所示’在疋成則述的溝渠填入製程之後，接著，將氮 化石夕墊層14以及纖子24的上朝時去除，如此在孤立的上部石夕 島10a的正上方形成複數個凹陷摻雜窗口㈣__

Wind_)54。去除氮化石夕塾層14以及側好％的可以採用習知方 法，不再贅述。接著’在去除氮化石夕墊層14之後，進行一離子佈植 •製程60,將填或砷等摻質以自行對準方式經由複數個凹陷推雜窗口 54植入上部石夕島10a巾，如此在各上部恤的上端處形成一重 摻雜擴散接觸區域62 ’其可以作為電晶體的及極或源極。在及極/ 源極區域以及半導體基底10位於汲極/源極區域與溝渠填充介電區 域110a下方的一基體區域，構成電晶體結構的主動區域。汲極/源 極區域的寬度大於鰭狀通道寬度。 如第11圖所示，在完成前述的離子佈植製程6〇之後，接著將各 13 201113984 上部石夕島10a上的魏塾層丨2去除，如此暴露出重摻雜擴散接觸區 域62的表面。接下來，可以繼續進行一選擇磊晶矽成長製程 (selective epitaxial silicon growth process)，在重摻雜擴散接觸區域幻 的表面上長出蠢晶_ 64。此時，也可以同步進行周邊電路區域内 的汲極/源極選擇磊晶矽成長步驟。其中，磊晶矽層64可以是摻雜 蟲晶碎。 ,、 如第12圖所示，在完成前述的選擇磊晶矽成長製程之後，接著 在半導體基底10上全面沈積一襯墊層72，例如，氮化石夕。襯塾層 72可以是由化學氣相沈積法所形成。在形成襯塾層72之後，接著 在襯墊層72上沈積一介電層74，例如，矽氧層或磷矽玻璃 (phosphosilicate glass，PSG)。接著進行一微影及蝕刻製程，在介電層 74及襯墊層72中形成複數個電容接觸孔74a以及位元線接觸洞 74b，電容接觸孔74a以及位元線接觸洞74b分別暴露出部分的磊晶 石夕層64。 如第13圖所示’在形成電容接觸孔74a以及位元線接觸洞74b 之後，接著在半導體基底10上全面沈積一金屬層（圖未示），使該金 屬層填滿電容接觸孔74a以及位元線接觸洞74b。接著，利用微影 及蝕刻製程’圖案化該金屬層，定義出成列的電容接觸插塞84a及 位元線84b。根據本發明之較佳實施例，該金屬層、電容接觸插塞 84a及位元線84b可以包含Ti、TiN、W或其它類似材料。 201113984 如第14圖所示，在形成電容接觸插塞8如及位元線8牝之後， 接著在半導體基底10上全面沈積一介電層％，覆蓋住電容接觸插 塞84a及位元線84b。其中，介電層％可以是由化學氣相沈積法所 形成的石夕氧層或鱗石夕玻璃。接著，進行一微影及侧製程，在介電 層92中形成複數個接整開σ似，其中，各接塾開σ 92a係位於各 電谷接觸插塞8知正上方。接著，在各接墊開口 92a内形成接塾94, 如此經由電容接觸插塞84a與磊晶矽層64構成電連結。前述的接墊 籲94可以包含Ti、TiN、Ta、細、w、Cu、Au或其合金但不限於 此。 如第15圖所示，在形成接墊94之後，接著在各接墊舛上堆疊 一儲存電容96，用來儲存電荷。前述的儲存電容96可以包含一底 部電極或儲存電極、一電容介電層以及一上電極。其中，前述的儲 存電極係與接墊94及選擇電晶體的一汲極/源極區域電連結。為簡 化說明，第I5圖中的儲存電容％僅為示意，實際上，儲存電容％ "T月b疋任合其它形狀或堆疊態樣。 以上所述僅為本發明之較佳實施例’凡依本發明申請專利範圍所 做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖為半導縣底的剖面示意圖，其巾解導縣底上設有一石夕 氧墊層以及一氮化石夕墊層。 15 201113984 第2圖為铸體基底的麻錢圖，顯轉成溝渠及填充溝渠後的 結構。 第2A圖為半導體基底的上視圖，顯示形成溝渠及填充溝渠後的結 構’而第2圖為沿著第2A圖切線H，方向所視之剖面。 第3圖為半導體基底的上棚’顯示直線型光阻圖案。 第3A圖為為沿著第3圖域ΙΙφ方向所視之剖面。 第4圖為半導體基底的上視圖’甚 ·4不直線型溝渠以及上部矽島。 第仏圖為沿著第4圖切線邮，方向所視之剖面。 第4Β圖為沿著第4圖切線方 第5圖為半導體基底的上視圖，。彳面。 第-圖為沿著第5圖切線心壁上的侧壁子。 第6圖為半導體基底的上視圖，顯厂、土 = 溝渠。 弟犯圖為沿著第6圖切線w，方向所视 第7圖為半導體基底賴視立 _ 結構及瓶狀深麟。 _ 說構、鰭狀通道 第8圖為半導體基底的側視立體 — 元線。 · ”、員示閘極介電層及側壁埋入字 第9圖為半導縣底的側視立體 第1〇圖為半導體基底的侧視立體圖顯^填入絲深溝渠的介電材。 成在上部⑦島的重雜概區域。如11切⑽的去除以及形 第11圖為半導體基底的侧視立體 第12圖至第15圖顯示後續 如選擇蟲晶石夕成長製程。 後觸插塞、位元線及儲存電容的作 201113984 法。 【主要元件符號說明】 ίο半導體基底 10a上部矽島結構 11通道區域 12碎氧塾層 14氮化矽墊層 16溝渠填充介電材 18硬遮罩層 20直線型光阻圖案 20a直線型開口 20b直線型溝渠 20c直線型深溝渠 20c’瓶狀深溝渠 籲24側壁子 30閘極介電層 40側壁埋入字元線 52溝渠填充介電材 54凹陷摻雜窗口 60離子佈植製程 62重摻雜擴散接觸區域 64磊晶矽層 201113984 72襯墊層 74介電層 74a電容接觸孔 74b位元線接觸洞 84a電容接觸插塞 84b位元線 92介電層 92a接墊開口 94接墊 96儲存電容 110a直線型溝渠 110b直線型溝渠 202溝渠下部 202a側壁凹陷結構 204底部凹陷結構

Claims (1)

1. 201113984 七、申請專利範圍： 1. 一種製作記憶胞陣列的方法，包含有： 提供一半導體基底，其上具有至少一墊層； 於該半導體基底中形成複數個平行的第一及第二直線型溝渠； 於該第-及第二直線型溝渠内填人—第—賴填充介電材； 於該半導體基底中形成複數個第三直線型溝渠，其中該第三直線 里溝尔與該第及第—直線型溝較錯，如此形成概個上部石夕島； 於該上部矽島的側壁上形成一側壁子； 複=直線型溝渠以自動對準方棚該半導體基底，形成 侧各該毅個轉_下部，如此在錢 職通道結構以及在侧壁子正下方形成-·凹陷結構成一 於各該複數讎賴的下部的表面形成—_介電層. 於該側壁凹陷結構内形成一側壁埋入字元線 曰 於該深溝渠内填入-第二溝渠填充介電材；’ 去除該墊層’如此形成複數個凹陷摻雜窗口； j晴㈣該概個職叫场紐個上部 形成沒極/源極區域；以及 馬如此 形成位战_存電容，_麵_ /源極區域t連結。 對的該汲極 2. 如申請專利韻第i項所述之製作記憶胞陣列的方法， 其中各該 19 201113984 第-直線型溝渠的深度係較各該第二直線型溝渠的深度淺，且該第 一及第二直線型溝渠係交替排列。 3. 如申請專利範圍第2項所述之製作記憶胞陣歹的方法，其中各該 第〆直線型溝渠在該半導體基底主表面下的深度為腿。 4. 如申請專利範圍第！項所述之製作記憶胞陣列的方法，其中各該 第-直線型溝渠的底部定義有一弧形通道區域，且其有效通道長^ 由該第一直線型溝渠的深度決定之。 5. 如申请專利範圍第！項所述之製作記憶胞陣列的方法，其中該 二直線型溝渠為記憶胞絕緣溝渠。 6.如申請專利範圍第5項所述之製作記憶胞陣列的方法 第二直線麟渠在該铸縣底主表面下断度為細咖。°' 其中該側 7.如申請專利範11第1項所述之製作記憶胞陣列的方法， 壁子包含氮化石夕。 8·如申請細_ 1顧述之製作記舰_的方法，其中在將 摻質线該複數個凹卩轉職σ植人職數個上料島之後，另包 在沒極/源極區域成長蟲晶層。 20 201113984 9·如申請專利範圍第s項所述之製作記憶胞陣列的方法，其中該蟲 晶層係以選擇磊晶矽成長法形成。 1〇·如申凊專利範圍第g項所述之製作記憶胞陣列的方法，其中該遙 晶層係為磊晶矽層。 _ n.如ΐ π專利細第i項所述之製作記憶胞陣列的方法，其中該間 極介電層係利用低壓自由基氧化法形成。 2 ·如申4專利_第丨項所狀製作記憶祕列的方法，其中該問 極介電層係细高溫魏沈積法形成。 3·如申4專利圍第1項所狀製作記憶胞_的方法，其中該侧 土埋入予it線包含Ti、TiN、Ta、TaN、W、Cu或其合金。 一4·如申專她圍第1項所述之製作記憶胞陣列的方法，其中該第 二直線型溝渠較該第一直線型溝渠淺。 .如申明專她圍第丨項所述之製作記憶胞陣列的方法，其中去除 該塾層時，部分的該側壁子的上部也同時被去除。 16· —種電晶體結構，包含有： 半導體基底，具有-上表面以及由該上表面向下延伸之側壁， 21 201113984 其中該側壁包含一垂直]•相辟主z 形成的底部側壁凹陷結構;㈣及—橫⑽刻該半導體基底所 -第-_填充介魏域，嵌人該半導縣底的該上表面. 今形成在該半導體基底的該上表面，分別位於 該第溝木填充介電區域兩側； 介於該兩 -鰭狀通道結構，位於該第一溝渠填充介電區域底部， 汲極/源極區域之間； 鰭狀通道結 -埋入閘極，嵌入該底部側壁凹陷結構，用來控制該 構；以及 x -閘極介電層，形成在職部侧壁凹陷轉的表面，介於該埋入 閘極與該半導體基底之間。 17.如申請專利範圍第16項所述之電晶體結構，其中在該垂直上側 壁表面上設有一侧壁子。 18·如申請專機B第17撕述之電晶體結構，其中該埋人閘極位_ 於該側壁子正下方。 \9.如申明專利|巳圍第16項所述之電晶體結構，其中該兩沒極/雜 區域以及該半導體基底位於該兩汲極/源極區域與該第一溝渠填充 介電區域下方的一基體區域，構成該電晶體結構的一主動區域。 20.如申請專利範圍第16項所述之電晶體結構，其令該籍狀通道結 22 201113984 構的鰭狀通道寬度為20nm U•如申請專利範圍第20項所述之電晶體結構，其中各該汲極/源極 區域的寬度大於該鰭狀通道寬度。 泣如申請專利範圍第21項所述之電晶體結構，其中各該沒極/源極 區域的寬度為1F，其中F代表最小特徵元件尺寸。 23. 如申請專利範圍第16項所述之電晶體結構， 係由-第二鮮填充介電區域猶。 H。構 24. 如申請專利範圍第16項所述之電晶體結構， 充介電區域係較該第-溝渠填充介電區域深。 帛一溝木填 25. 如申凊專利範圍第24項所述之電晶體結 充介電區域在該半導體基底主表面下的深度為·m。第溝木填 200nm ° 溝木在該切體基底主表面下的深度為 27. —種記憶胞結構，包含有： =堆，式鱗電容，絲齡電荷；以及 電曰曰體’包含申請專利範圍第16項中所述的所有it件，其中 23 201113984 該電晶體與該堆疊式儲存電容串接在一起，且該堆疊式儲存電容係 與該電晶體的一汲極/源極區域電連結，而另一汲極/源極區域則電連 結至一位元線。 /\»、圖式：

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