TW201112393A - Voltage limiting devices and methods for their formation - Google Patents

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Description

201112393 六、發明說明： 【發明所屬之技術領域】 本發明_般而言係目於電子元件之靜電放電㈣保 ”蔓’且更特疋而言’係關於半導體組件及積體電路之esd 保護。 此申請案已於2009年6月18日申請為美國專利申請案第 12/487031號。 【先前技術】 現代電子器件（尤其為半導體（sc)器件及積體電路（ic)) 具有歸因於靜電放電（ESD)事件而損壞的風險。眾所周知 來自藉由人類或機械或者兩者操作sc器件及IC之靜電放電 係此類超額電壓之-來源。相應地，通常橫跨此類sc器件 及1C之輸入/輸出（I/O)及其他終端提供一 ESD夾（電壓限制 器件）。 圖1係電路10之一簡化示意圖，其中ESD夾丨丨放置於一 SC器件或1C之輸入/輸出（1/〇)終端22與接地或共同終端 之間以保護晶片上的其他器件，即保護亦耦接至1/0終端 22及共同（例如「GND」）終端23之電路核心24。ESD夾11 内的齊納二極體符號1Π指示ESD夾11之功能在於不論施加 於外部I/O及GND終端22、23之電壓而限制可能橫跨電路 核心24出現的電壓。這並不意欲暗示在ESD夾丨丨中真的使 用一齊納二極體。本文中使用的縮寫「GND」意欲指稱一 特定電路或電子元件之共同終端或參考終端，無論其是否 真的耦接至一接地迴路，且縮寫「1/〇」意欲包含除 148456.doc 201112393 「GND」以外的任何外部終端。 圖2係一簡化示意圖，其繪示先前技術代# ESD夾11插 入於電路10中的閘極耦接N通道金屬氧化物半導體 (NMOS)ESD夾21之内部組件，而圖3係透過如典型實施於 半導體基板20中之夾21的一簡化組合示意圖及橫截面視 圖。ESD夾21包括：寄生NPN橫向雙極性電晶體25，其具 有射極26、集極27及基極28 ;及NMOS電晶體30，其具有 源極3 1、汲極32及閘極33。亦繪示寄生閘極一汲極電容 Cgd 34、閘極一源極電阻器35及主體一源極電阻器Rbs 36。突崩電流源極37有效耦接於雙極性電晶體25之集極27 與基極28之間。如圖3中繪示，半導體基板20包括PWELL 40，其中N+區域4 1在其中作為源極3 1及寄生射極26，而 N+區域42在其中作為汲極32及寄生集極27。突崩電流源極 37耦接於PWELL 40提供的雙極性電晶體25之集極區域 27、42與基極28之間。PWELL 40之通道區域44含有NMOS 30之通道。P+接觸區域46經由PWELL 40耦接至寄生雙極 性電晶體25之基極28及其中通道區域44在適當偏壓下導電 的NMOS電晶體30之本體。當一ESD暫態在I/O 22與GND 23之間出現時，ESD夾21接通以無害地轉移該ESD暫態。 圖4繪示一 ESD夾之電流一電壓圖50，其中跡線52顯示典 型的先前技術之ESD夾21之通常行為。當在I/O 22與GND 23之間施加一正電壓時，可忽略之電流流動直至達到「觸 發電壓」Vtl，ESD失2 1隨之接通。一旦電流開始流動， I/O 22與GND 23之間的電壓降落至所謂的「保持電壓」 148456.doc 201112393 vh ’該「保持電壓」Vh通常實質上小於觸發電壓Vtl且電 流迅速升至（例如）由ESD電壓源之内部阻抗決定的飽和 值。在Vtl與Vh之間的電壓差稱為「驟回」，其由電壓差53 指示。 雖然諸如ESD夾21之先前技術的ESD夾可良好地執行上 述保護功能’其等亦可能受到一些不希望的限制。當此類 ESD保護元件用於以通常與極高速度之數位及類比應用有 關的深度亞微米製程製造之sc器件及IC中時可能提高一特 別嚴重之難度。就此類製程而言，NMOS器件30之臨限電 壓可能極低，例如為〜〇_3伏特或更小，而其耦接的1/〇 22 可經歷非ESD操作信號高達（例如）一伏特或以上。此等操 作k號可明顯大於器件3〇之臨限電壓但遠小於來自ESD事 件的關注電壓。通常’ ESD夾2 1應忽略出現於！/〇 22的此 類（非ESD)操作信號。出現於1/〇 22的此等（非ESD)操作信 號可經由寄生閘極—汲極電容器Cgd耦接至閘極33。對於 低操作速率（例如低dv/dt)而言，除非經受與一 ESD事件有 關的大得多的電壓（在此情形中ESD夾按希望表現）否則此 不引起閘極電壓明顯上升。然而，隨著所關聯器件或IC的 操作速度上升’出現在1/〇 22上的普通（非ESD)信號之增加 的dv/dt可引起出現在閘極33上之電壓上升超過臨限電壓， 引起ESD夾20回應於快速1/〇信號條件而非一 ESD事件而接 通。在此類情況下ESD夾21可分流（例如）2〇毫安培至30毫 安培之電流，導致無有效用途之電力消耗顯著增加。 【貫施方式】 148456.doc 201112393 下文中將結合以下所繪圖式描述本發明，其中類似數字 指示類似元件。 以下詳細彳苗述本質上僅為例示性且不欲限制本發明或本 發明之應用及使用。此外’不欲受呈現於先前之技術領 域、發明背景或下列詳細描述中的任何明示或暗示的理論 之束缚。 為簡化及闡明圖解’繪圖繪示構造之通常方式，且可能 忽略熟知的特徵及技術之描述及細節以避免不必要地模糊 本發明。此外’繪圖中之元件不必然是按比例繪製。例 如，圖式中的某些元件或區域之尺寸可能相對於其他元件 或區域而放大以有助於改良對本發明之實施例的理解。 描述及申請專利範圍中若有任何術語「第一」、「第 二」、「第三」、「第四」及類似者，其等可用於在類似的元 件之間進行區別且不必然是用於描述特定的次序或依時間 先後排列的次序。應瞭解如此使用之術語在適當情況下可 互換以使得本文中描述的本發明之實施例（例如）可按不同 於本文中繪示或以其他方式描述之此等的次序而操作或製 造。此外，術語「包括」、「包含」'「具有」及其等之任何 變體欲涵蓋非排他性包含物，使得包含一列表之元件的〜 製程、方法、物品或裝置不必受限於此等元件，而可包含 未明確列出或對於此類製程、方法、物品或裝置而言固= 的其他元件。本文中使用的術語「耦接」被定義為以一電 方式或非電方式直接或間接地連接。 雖然圖2及3之配置可有效提供ESD保護，但需要進一步 148456.doc 201112393 改良。如以上所提及’在尤其為深度亞微米的技術中製造 的高速裝置及1C中正需要提供改良的ESD夾（尤其為不受快 速k號暫態影響的ESD夾）。本發明的其他所欲特徵及特性 將結合附圖及本發B月的此描述從本發明的隨後詳細描述及 IW附申請專利範圍中明白。為便於解釋，本發明之ESD夾 的各種實施例針對N型及P型摻雜設置之特定組合（例如 NPN雙極性電晶體及pnp雙極性電晶體）而描述，但熟習此 技術者將瞭解此並非意欲具限制性且可藉由互換摻雜類型 而提供相反類型之器件，其中一 PWELL由一 NWELL代 替，一P型埋入層（PBL)由一 N型埋入層（NBL)代替，一P+ 接觸件、源極、汲極、射極或集極由一 N+接觸件、源極、 汲極、射極或集極代替’且反之亦然。因此，各種區域為 P或N之識別僅出於描述之方便，且更一般而言，此類區域 可由以P或N型為一第一導電類型，或由相應為N*p型的 第二相反導電類型來識別。 已發現，可藉由使用基於雙極性電晶體（而非M〇s電晶 體）的ESD保護而避免與出現在1/0 22上的快速操作信號事 件有關的假ESD夾接通。此外，出於可靠性之目的，高度 希望分開地最佳化觸發電壓Vtl及保持電壓Vh，使得該觸 發電壓VU可低於核心電路之降級（ESD暫態）電壓且保持電 壓可高於核心電路之操作電壓。理想而言，當操作電壓與 降級電壓接近時，ESD保護應具有儘可能小的驟回，即，' 希望使Vh~Vt 1。圖5係繪示根據本發明之_實施例的普通 ESD夾60之一簡化組合橫截面圖及電示意圖。夾⑽包括具 148456.doc 201112393 有上表面612的基板61、具有自表面612之深度621的 PWELL 62及具有自表面612之深度641的鄰接或接近的 NWELL 64且PN接面65在其等之間。基板61可為N型或P型 或者包括其上具有半導體61的一介電質，例如（但不限於） 在一絕緣體上覆半導體（SOI)結構中。在各種其他實施例 中，圖5之井62、64與圖6之井82、84之導電類型可互換， 且本文中使用的指稱（例如）接面6 5及其他接面之名稱 「PN」意欲包含此類變化。定位於PWELL 62中者為自表 面612延伸的P +區域66及N+區域67。定位於NWELL 64中 者為自表面612延伸的P +區域68及N+區域69。P +區域66、 68具有自表面612的深度662且N+區域67、69具有自表面 612的深度672。摻雜區域66、67、68、69分別具有導電 (例如金屬或矽化物）接觸件661、671、681、691。N+(射 極）區域67、具有P+基極接觸區域66的PWELL(基極）62及 具有N+集極接觸區域69的NWELL(集極）64形成具有橫向 基極寬度Lb(NPN)74的橫向NPN電晶體70。P+(射極）區域 68、具有N+基極接觸區域69的NWELL(基極）64及具有P + 集極接觸區域66的PWELL(集極）62形成具有橫向基極寬度 Lb(PNP)76的橫向PNP電晶體72。基極電阻器Rb(NPN)78耦 接於橫向NPN電晶體70的N+射極區域67之接觸件671與P + 基極接觸區域66之接觸件661之間。基極電阻器Rb(PNP)79 耦接於橫向PNP電晶體72之P +射極區域68之接觸件681與 N+基極接觸區域69之接觸件691之間。已發現藉由適當調 整基極電阻器78、79及基極寬度74、76，可分開地控制 148456.doc 201112393
Vtl及Vh。特定而言可減小Vtl且可增加Vh，使得Vh與Vtl 接近或實質上相等，使得ESD失60非常可靠地操作。 圖6係根據本發明之一進一步實施例並繪示額外細節的 ESD夾80之類似於圖5之一簡化組合橫截面圖及電示意 圖。夾80包括基板78(可為N或P型或一 SOI結構）、N型埋入 層（NBL)79及厚度811具有上表面812的P型磊晶層81。 PWELL 82延伸進入P型磊晶層81中達自表面812之深度 821。鄰接或接近的NWELL 84延伸進入p型磊晶層81中達 自表面812之深度841並形成與PWELL 82或橫臥於PWELL 82與NWELL 84之間的P型蟲晶層81之任何插入部分接界的 PN接面85°NWELL 84之深度841(及圖5左側NWELL 84之 部分84’）希望大致等於P型磊晶層81之厚度811以使得 NWELL 84(及NWELL部分84，）電麵接於NBL 79。然而，在 其他實施例中，可提供一個或多個分開的沉片（sinker)區 域（未繪示）以耦接NWELL 84(及NWELL部分84’）至NBL 79，或者可省略NBL 79。NWELL部分84、84'可為一單個 (例如包纏著的）NWELL區域或者由NBL 79電耦接或藉由表 面812上（或上方）之導體電耦接的分開的NWELL區域。任 一配置皆有效。定位於PWELL 82中者為具有導電接觸件 861之P+區域86及具有導電接觸件871之N+區域87。定位 於NWELL 84中者為具有導電接觸件881之P+區域88及具有 導電接觸件891之N+區域89。具有接觸件871之N+(射極）區 域87、具有P+基極接觸區域86及導電接觸件861的 PWELL(基極）82及具有含導電接觸件891之N+集極接觸區 148456.doc 201112393 域89的NWELL(集極）區域84形成具有橫向基極寬度 Lb(NPN)94的橫向NPN電晶體90。具有導電接觸件881之 P +(射極）區域88、具有N+基極接觸區域89及導電接觸件 891的NWELL(基極）84及具有含導電接觸件861之P +集極接 觸區域86的PWELL(集極）區域82形成具有橫向基極寬度 Lb(PNP)96的橫向PNP電晶體92。基極電阻器Rb(NPN)98耦 接於橫向NPN電晶體90的N+(射極）區域87之導電接觸件 871與P +基極接觸區域86之導電接觸件861之間。基極電阻 器Rb(PNP)99耦接於橫向PNP電晶體92的P +(射極）區域88之 導電接觸件881與N+基極接觸區域89之導電接觸件891之 間。圖6之區域或元件81、82、84、85、86、87、88、 89、90、92、94、96、98及99類似於圖5之區域或元件 61 、 62 、 64 、 65 、 66 、 67 、 68 、 69 、 70 ' 72 、 74 ' 76 、 78 及79。圖5與圖6之厚度及深度621與821、641與841、662 與862、672與872等亦類似。圖5與圖6之導電接觸件661與 861、671與871、681與881及691與891亦類似。此等類似 區域、距離及元件之討論結合圖5而應用於圖6，且反之亦 狄。 ESD夾80進一步包含NWELL 84中具有深度101之 N'WELL區域100。N'WELL區域100使其左側橫向邊緣與 PN接面85間隔距離102，PN接面85係在WELL區域82、84 之間（或在NWELL區域84與P型磊晶區域81之任何插入部分 (未繪示）之間）。希望1STWELL區域100之深度101小於 NWELL· 84之深度841 ,且在深度841之約百分之10至百分 148456.doc •12· 201112393 之100的範圍内有效，更方便而言在深度841之約百分之3〇 至百分之80的範圍内且較佳而言為深度841之約百分之 60。希望N’WELL區域1〇〇較NWELL 84摻雜重約一數量 級。希望ESD夾80亦包含定位於p+區域86之左側的淺溝渠 隔離（STI)區域93，其橫跨在PWELL區域8#NWELL區域 84’之間之具有寬度814的！>型磊晶區域81之部分813而實質 朝向圖々之左邊緣處的N+接觸區域89’延伸。.STI區域93習 知為一介電質，例如（但不限於）為包括氧化矽之一介電 質。希望Ν+區域89’具有導電接觸件891，但在其他實施例中 此可省略。在又其他實施例中亦可省略STI區域93。 NWELL區域84，（具有或不具有N+接觸件89·)可經由NBL 79 内σ卩搞接至NWELL區域84，或者在又一實施例中（例如）經 由導體104而從導電接觸件891'外部耦接至ν+接觸區域89 之導電接觸件891及/或至I/O 22 ^任一配置皆有效。 已發現藉由適當調整基極電阻器Rb(NpN)78、98及
Rb(PNP)79、99之值以及基極寬度Lb(NPN)74、94及 Lb(PNP)76、96, VU及Vh可分開最佳化且藉由降低vu及 增加Vh而大幅改良ESD夾60、80之可靠操作》圖7繪示為 以歐姆為單位之電阻Rb(NPN)之一函數的以伏特為單位之 圖6之器件之觸發電壓vtl的簡化圖1 〇5 ^在獲得圖7之資料 中’ Rb(PNP)實質上恆定為零歐姆（即在區域88(p+)與 89(N+)之間具有一金屬或聚合物之短路）。將注意到Vtl從 Rb(NPN)=l〇〇歐姆時之約1〇 8伏特下降至約7.3伏特而 Rb(NPN)25〇〇〇歐姆。在約5千歐姆$Rb(NpN)s1〇〇千歐姆或 148456.doc -13- 201112393 更大的細*圍内，Vtl實質上.|·亙定。 圖8繪示為以微米為單位的ΝΡΝ電晶體基極長度Lb(NpN) 之函數之以伏特為單位的圖6之器件的保持電壓vh之一 簡化圖106。將注意到Vh對於Lb(NPN)〜1微米而言恰在3伏 特以下且對於Lb(NPN)〜5微米及更高者而言上升至恰在7伏 特以上且貫質上在約略7伏特以上飽和。因此，藉由選擇
Rb(NPN)及Lb(NPN)之適當值，觸發電壓Vtl及保持電壓Vh 可實質上獨立地設定且實質上為所獲得的乂]1及¥11之類似 值。 圖9繪示就按希望的Rb(npn)& “(νρν)之選擇而言圖5 及6之ESD夾之電流（以安培為單位）比電壓（以伏特為單位） 特性圖107。在此實例中，Rb(NpN)為約2〇千歐姆而 Lb(NPN)為約〇·9微米且Rb(pNp)實質上為零歐姆且Lb(pNp) 為約1.1微米。將注意到vtl及Vh實質上具有範圍在約 7.6±0.5伏特的類似值。已發現具有實質上類似之…丨及％ 值的ESD夾60、80在具有窄設計窗的eSD保護應用中（例如 刼作電壓接近降級電壓處）非常有效。圖9中展示的所希望 之行為可使用圖5或6之配置獲得，但選擇Rb(NpN)及 Rb(PNP)之適當值以及Lb(NpN)& “(ρΝρ)之適當值。希望 Rb(NPN)至少在1千歐姆與1百萬歐姆之間，更方便而言， 在5千歐姆與1〇〇千歐姆之間且較佳而言在1〇千歐姆與4〇千 歐姆之間。希望Lb(NPN)及Lb(PNP)具有下列值：⑴對於 Lb(NPN)而言通常在〇.丨微米〇微米之範圍内， 更方便而言，在約0.4微米SLb(NpN)s5微米之範圍内且較 I48456.doc 14 201112393 佳而言在0.8微米sLb(NPN)S3微米之範圍内，及⑴）對於 Lb(PNP)而言通常在〇_1微米$Lb(PNP)si〇微米之範圍内， 更方便而言在0.4微米£Lb(PNP)S5微米之範圍内且較佳而 言在0.8微米$Lb(PNP)S3微米之範圍内，但亦可使用其他 值。 圖10至20係k供結構310至320的製造之各個階段21〇至 220的圖6之ESD夾的簡化橫截面視圖，其等繪示根據本發 明之更多進一步實施例的一較佳製程。在描述裝置8〇中之 各種摻雜區域之形成中，較佳摻雜方法為使用光阻遮罩進 行離子植入，但熟習此技術者可瞭解本發明並不僅限於利 用離子植入之方法或使用離子植入而形成之器件。可使用 任何摻雜方法來獲得所描述之實施例且亦可利用與所選摻 雜方法一致的任何遮罩材料。相應地，本文中所說明的摻 雜方法意欲說明較佳實施例但不具限制性。 現參考圖10之製造階段210,提供基板78，在該基板78 中提供習知的埋入層區域79,其較佳而言係藉由離子植入 物412形成。在一較佳實施例中，基板78為具有大約數量 級為1E15 cm·3的一摻雜濃度之？型，但亦可使用較高及較 低之摻雜濃度且亦可使用s〇I結構。埋入層79較佳為具有 約1E19 cm_3之一摻雜濃度之N型，但亦可使用較高及較低 之摻雜濃度。出於描述方便之目的層79被稱為「 79」，但此並非具有限制性且對於埋入層79之摻雜選擇將 取決於由使用者形成之特定器件。得到結構310。現參考 圖11之製造階段211 ’按希望在仙[79上形成厚度具有 148456.doc -15· 201112393 上表面8 12之磊晶層。在一較佳實施例中，按希望磊晶層 81為具有摻雜濃度在數量級約為1E15 cnr3内的卩型，其中 1E1 5 cm·3係-較佳中心值，但亦可使用較高或較低的濃度 及其他摻雜。在約0.5微米至20微米的範圍内之厚度811有 效，更方便而言在約1.5微米至3微米範圍内且較佳而言約 為2微米，但亦可使用較大或較小值。得到結構3丨1。現參 考圖12之製造階段212，遮罩414塗敷於p型磊晶層“之表 面8丨2,使開口 415朝向結構311之右側。較佳地結合開口 415使用離子植入物416以形成具有自表面812之深度的 摻雜區域100’下文中稱為N，WELL 1〇〇。深度ι〇ι在約〇〇5 微米至21微米之範圍内有效，更方便而言在約〇 45微米至 3.2微米之範圍内且較佳而言約為18微米，但亦可使用較 大或較小值。在-較佳實施例中，N，WELL i⑽在表面M2 處具有約1E19。一之推雜濃度，濃度隨深度逐漸變小至在 、’勺1.6微米至2.0微米之—深度處為約1E15 ，但亦可使 用較淺或較陡的摻雜輪廓。得到結構3丨2。 現參考圖13之製造階段213，移除遮罩η*，且以一習知 式形成朝向結構2 1 2中之左側的淺溝渠隔離(STI)區域 Ο如（但不限於）藉由蝕刻一溝渠進入P型磊晶層81 中’用一介電質（例如氧化矽或氮化矽或其等之組合物）填 ,彳、接著平坦化该結構以提供其表面實質上重合於p 型蟲晶層81之表面812的實質上平坦之sti區域％。讓 二、有自表面812之深度931，其在約〇1微米至4微米之 ★内有效的，更方便而言在約0.3微米至0.6微米之範圍 148456.doc -16· 201112393 内且較佳約為〇,4微米’但亦可使用較大或較小值。用於 形成此類STI區域的方式及方法係此技術中所熟知的且可 利用任何此類已知方法。得到結構313。現參考圖14之製 造階段214 ’在磊晶層81之表面812上提供具有開口 418之 遮罩417，其中開口 418按希望部分延伸至STI區域93上且 與N WELL 100隔開。在其他實施例中’可省略至STI區域 93上的重疊。植入物419較佳用於在開口 418中形成具有自 表面812之深度821的PWELL 82。PWELL 82具有約1E17 cm·3的一表面摻雜濃度。PWELl 82按希望具有在約〇 2Ei8 cnT3至1.2E18 cm·3之範圍内的一峰值濃度，其更方便而言 在約0.5E18 cm·3至1.0E18 cm·3之範圍内且較佳在表面812 以下約0.3微米至2.0微米之深度處（更方便而言在〇 5微米 至1.7微米處且較佳而言在〇 6微米至【5微米處）約為〇 8Ei8 cm至1.0E 18 cm.3，但亦可使用其他值。硼係適合用於矽 的一摻雜物。得到結構3 14。 現參考圖15之製造階段215，移除遮罩417且由具有（若 干）開口 421、421，的遮罩42〇替代。（若干）開口 421、421，可 為單一（例如環形）開口或可包括分開的開口。任一配置皆 有效。透過開口 421、421'提供（例如）磷之離子植入物422 以形成NWELL區域84、84,，該NWELL區域84、84,之深度 841按希望通常類似於p型磊晶層。之厚度8ιι使得nwell 84 84電耦接至NBL 79，但在其他實施例中，可藉由其 他方式提供此類連接。NWELL區域84、84,具有約 cm至1E18 Cm·3之一近表面濃度。NWELL區域84、84，具 148456.doc •17· 201112393 有在約0.2E18 cm·3至5E18 cm·3之範圍内有效的一峰值濃 度’該峰值濃度更方便而言在約0.5E18cm-3至2E18cni·3之 範圍内且較佳在表面812以下範圍在約〇·5微米至2 0微米 (更方便而言範圍在約0.7微米至1.5微米且較佳約為〇.8微 米至1 ·0微米）的一深度處約為1Ε1 8 cm-3 ^或者以另一方式 陳述’ NWELL 84之深度841在約0.5微米至21微米的範圍 内有效，該深度841更方便而言在約丨.5微米至4微米的範 圍内且較佳約為3微米，但亦可使用較大或較小值。得到 結構315。在製造階段212及215中摻雜步驟之組合的一結 果為N’WELL 100比NWELL 84更重程度地摻雜。 現參考圖16之製造階段216，在sti 93上提供電阻性區 域424。電阻性區域424隨後用於形成圖6之電阻器 Rb(NPN)98且區域424之薄片電阻取決於使用者所需的電阻 Rb(NPN)98之數量級而被選擇。多晶⑦係用於電阻性區域 424的一合適材料之一實例但亦可使用其他薄膜電阻材 料。此類材料係此技術中所熟知的。藉由將電阻性區域 424置於STI區域93之頂端，可忽略至％ p型蟲晶㈣及基 板78之下伏部分的電柄接。雖然較佳使用電阻性區域似 來形成電阻器Rb(NPN)98,但此並非意欲具有限制性，且 在其他實施例中對於Rb(NPN)98可使用任何類型之電阻， ^含但不限於定位於基板78以内或基板78之上的推雜區域 目關SC層或區域或者任何類型之薄膜電阻材料 =與器件60、之其餘部分充分隔離以能夠以所希望的于 工進仃電作用。將由使用者取決於所希望的完成電阻、 148456.doc 201112393 材料組成區域424之可用薄片電阻及至電連接器上的任何 設計規則限制而選擇電阻性區域424之橫向大小》此類設 計選擇及與此相關的沈積及遮罩技術在此技術中係熟知 的。得到結構316。雖然在圖10至20中僅繪示一個STI區域 93及用於形成Rb(NPN)之一個電阻性區域424，熟習此技術 者將瞭解亦可在同一 STI區域或其他STI區域上提供進一步 的電阻性區域以實施Rb(PNP)，其中對於Rb(PNP)而言希望 貫質上為非零值。 現參考圖17之製造階段217，於SC表面812上沈積並圖案 化矽化物阻擋層426。在表面812包括矽處，阻擋層426按 希望由接觸SC表面8 12的氧化矽之第一層緊接著氮化矽之 第二層而形成，藉此形成複合矽化物阻檔層426。厚度經 選擇以實質上不受在隨後步驟中用於形成區域66、86、 67、87、68、88、69、89、89，（參見圖5至6)的離子植入之 影響，其中層426亦部分作用為一植入物遮罩◊在所繪示 的實施例中，層426包括其中具有開口 4271、4272、 4273、4274、4275(統稱為 427)的隔開部分 4261、4262、 4263及4264。層426及開口 427之此等各個部分之位置及間 距經選擇使得N+區域87、89、89,及P+區域86、88(參見圖 6以及19至20)之位置、寬度及間距由作用為一單個自行對 準遮罩的層426決定。以此方式，N+區域87、89、89'及P + 區域86、88之位置、寬度及間距不取決於各種隨後植入物 或其他摻雜物阻擋遮罩之高精確度對準。由於在較佳實施 例中，用於形成此類N+區域及P+區域的植入物具有相當 148456.doc !!； -19- 201112393 低的能量且具有有限的穿透力，因此由於此類N+及P+區 域可通常非常淺（例如約S0.5微米）矽化物阻擋層426可相對 薄。若希望較高能量及較深穿透或若利用其他摻雜方式來 形成此類N+區域及P+區域’則相應地調整層426之厚度。 此類調整在熟習此技術者之能力範圍内。得到結構3丨7。 現參考圖18之製造階段218，具有開口 429之第一選擇器 遮罩428塗敷於結構3 17之上。層426中的開口 4271、 4273、4275曝露於遮罩428之開口 429中。如器件設計者所 希望，N+區域87、89、89’由N型植入物430按希望形成達 深度872，其中此類N+區域之位置、寬度及間隔之精確度 由層426決定。得到結構3 1 8。現參考圖19之製造階段 219，移除遮罩428且具有開口 433之第二選擇器遮罩432塗 敷於結構317上。層426中之開口 4272及4274曝露於遮罩 432之開口 433中。如器件設計者所希望，P+區域86及88按 希望由P型植入物434形成達深度862，其中此類！>+區域之 位置、寬度及間隔之精確度由層426決定。得到結構3〗9。 現參考圖20之製造階段220 ’連同圖5及6所描述，在表 面8 12及層426上提供具有為厚度435之插入絕緣介電質層 1〇1^1及為厚度436之插入絕緣介電質層1]：)]^2的各種導電（例 如金屬或半金屬）通孔及層438 ' 44〇、442及444以完成至 各種N+ ' P+區域及至電阻性區域424的連接。用於IDU、 IDL2及通孔及導體43 8至444之材料厚度的適當值及選擇在 熟習此技術者能力範圍内且將取決於用於製造器件6〇、8〇 的製造線中可用的特定製程能力。導體（例如金屬或半金 148456.doc -20- 201112393 屬或摻雜聚合物）層440通常稱為「金屬u」且導體（例如金 屬或半金屬或摻雜聚合物）層444通常稱為「金屬_2」。現參 考圖6及20兩者：⑴個別導電通孔4381、C82提供歐姆電 連接至電阻性區域424以形成電阻器98，及（Π)個別導電通 孔4383對應於連接861，通孔4384對應於連接871、通孔 4385對應於連接881且通孔4386對應於連接891(連接在 圖20中被忽略以避免使圖式過度混亂）。金屬_丨導體層44〇 之部分4402連接通孔43 82及43 83以耦接電阻器98的一個末 端至P+區域86之接觸件861。金屬-1導體層44〇之部分44〇4 連接通孔4385、881及4386、891以用一實質上低電阻連接 而將P+區域88與N+區域89歐姆耦接。如圖6中示意性地可 見’通孔部分4421(具有金屬-1之部分4401)耦接電阻器98 之第二末端至金屬_2層部分4441 ’其繼而透過通孔部分 4422、金屬-1層440之部分4403及通孔部分4384耦接至N+ 區域87。金屬-2層部分4441耦接至GND 23。通孔4423輕接 金屬-1層部分44〇4至金屬_2層部分4442，其繼而耦接至j/O 22。得到結構320。結構320提供各種N區域及P區域並完成 圖5及6中示意性繪示的電連接。 根據一第一實施例，提供具有一第一終端（22)及一第二 終端（23)的一電子器件（10)，該電子器件（1〇)包括耦接於第 一終端（22)與第二終端（23)之間的一電路核心（24)及耦接於 第一終端（22)與第二終端（23)之間的至少一個電壓限制器 件（11 ' 60、80) ’其中該電壓限制器件（11、60、80)包 括：一第一雙極性電晶體（70、90)，其具有一第一導電類 148456.doc •21 · 201112393 型的一射極（67、87)、一第二相反導電類型及第一基極寬 度（74、94)的一第一基極（62、82)、及第一導電類型的一 第一集極（64、84);及一第二雙極性電晶體、92)，其 具有第二導電類型的一第二射極（68、88)、第一導電類型 及第二基極寬度（76 ' 96)的一第二基極（64、84)、及第二 導電類型的一第二集極（62、82)、耦接於第一射極（67、 87)與第一基極（62、82)之間的一第一基極電阻（78、98)、 辆接於第一射極（68、88)與第二基極（64、84)之間的一第 二基極電阻（79、99)，且其中一PN接面（65 ' 85)在第一基 極（62、82)與第二基極（64、84)之間退出，且其中第一射 極（67 87)搞接至第一終端（23)且第二射極（6 8、88)耗接至 第一終端（22)。根據一進一步實施例，第一基極電阻（78、 98)等於或大於約5〇〇〇歐姆。根據又一進一步實施例，第 二基極電阻（79、99)實質上為一短路電路。根據更進一步 之實施例，第二基極（64、84)包括摻雜密度高於第二基極 (64、84)之一其餘部分的一進一步區域（1〇〇)。根據又更進 一步之實施例，第一基極（62、82)亦作為第二集極（62、 82)且第二基極（64、84)亦作為第一集極（64、84)。根據又 更進一步之實施例，電壓限制器件（1 i、6〇 .、8〇)之一觸發 電壓VU與一保持電壓Vh實質上類似。根據另一實施例， 第一基極電阻（78、98)及第二基極電阻（79、99)之至少一 者為一沈積材料。根據又一實施例，第一基極電阻（78、 98)及第二基極電阻（79、99)之至少一者包括一半導體。 根據一第二實施例，具有一電壓限制器件（11、6〇、8〇) 148456.doc -22- 201112393 耦接於其之一輸入/輸出（I/O)終端（22)與一共同終端（23)之 間的一電子器件（10)包括：一第一雙極性電晶體（7〇、 90)，其具有：一第一導電類型的一射極（67、87)、含一第 二相反導電類型之一較重程度搀雜接觸區域（66、86)的第 一基極寬度（74、94)及第二導電類型之一基極（62、82)， 以及含第一導電類型之一較重程度摻雜接觸區域（69、89) 的第一導電類型之一集極（64、84);及一第二雙極性（72、 92)電晶體’其與第一雙極性電晶體部分合併且具有：第 二導電類型的一射極（68、88)、第二基極寬度（76、94)且 含第一導電類型之一較重程度摻雜接觸區域（69、89)的第 導電類型之一基極（64、84)，以及含第二導電類型具有 較重程度之一摻雜接觸區域（66、86)的第二導電類型之一 集極（62、82)，耦接於第一電晶體（7〇、9〇)之射極（67、87) 與基極接觸件（66、86)之間的一第一基極電阻（78、98)， 輕接於第二電晶體（72、92)之射極（68、88)與基極接觸件 (69、89)之間的一第二基極電阻（79、99)，且其中一 pN接 面（65、85)在第一電晶體（70、9〇)之基極（62、82)與第二電 晶體（"72、92)之基極（64、8句之間退出，且其中第一電晶 體（70 ' 90)之射極（67、87)或第二電晶體（72、92)之射極 (68、88)之一者耦接至共同終端（23)且第一電晶體（7〇、9〇) 之射極（67、87)或第二電晶體（72、92)之射極（68、88)之另 一者耦接至I/O終端（22)。根據一進一步實施例，第一電晶 體（70、90)之基極（62、82)與第二電晶體（72、92)之集極 (62、82)合併。根據又一進一步實施例，第二電晶體（72、 148456.doc -23· 201112393 92)之基極（64、84)與第一電晶體（70、9〇)之集極（64、料） 合併。根據更進一步之實施例，第一電晶體（7〇、9〇)之基 極（62、82)與第二電晶體之集極（62、82)具有相同導電類 型。根據又更進一步之實施例，第二電晶體（72、92)之基 極（64、84)與第一電晶體（70、90)之集極（64、84)具有相同 導電類型。根據又更進一步之實施例，第二基極電阻 (79、99)遠小於第一基極電阻（78、98)。 根據一第三實施例，提供形成一電壓限制器件工、 60、80)的方法，該方法包括：提供延伸至一第一表面 (6丨2、8丨2)具有一第一導電類型的一第一半導體區域（6卜 81) 的一基板；在第—區域（61、81)中形成具有第一導電類 型並從第一表面（612、812)延伸達一第一深度（621、821) 的一第一井區域（62、82);在第一區域中形成具有一第二 相反導電類型並從第一表面（612、812)延伸達一第二深产 (641、841)的一第二井區域（64、84、84，），其中第一⑻、 82) 及第二（64、84)井區域在位於其等之間的一 pN接面 (65、85)之相對側上，且其中第一井區域（62、82)經調適 以作用為具有一第一類型的第一雙極性電晶體（7〇、之 基極及作用為具有一第二相反類型之一第二雙極性電晶 體（72 92)之一集極，且第二井區域（64、84)經調適以作 用為第二電晶體（72 ' 92)之一基極及作用為第一電晶體之 一集極（70、90);在第一井區域（62、82)提供第二導電類 型之一第一較高摻雜區域（67、87)且在第二井區域（64、 84)中提供第二導電類型的一第二較高摻雜區域（69、89)，
148456.doc -24· 201112393 其中第一較高摻雜區域（67、87)經調適以作用為第—雙極 性電晶體（70、90)之一射極且第二較高摻雜區域（69、89) 經調適以作為第一電晶體（70、90)之一集極接觸件；在第 二井區域（64、84)中提供第一導電類型之一第三較高播雜 區域（68、88)及在第一井區域（62、82)中提供第一導電類 型的一第四較高摻雜區域（66、86)，其中第三較高摻雜區 域（68、88)經調適以作用為第二雙極性電晶體（72、92)之 一射極且第四較高摻雜區域（66、86)經調適以作為第二電 bb體（72、92)之一集極接觸件；形成一第一電阻界（78、 98)，其電耦接於第二較高摻雜區域（67、87)與第四較高換 雜區域（66、86)之間；以及形成一第二電阻器（79、99), 其耦接於第三較高摻雜區域（68、88)與第二較高摻雜區域 (69、89)之間。根據一進一步實施例，提供較高摻雜區域 (67、87，69、89，68、88 ;以及 66、86)之步驟使用一共 同間隔決定遮罩（426)。根據一又進一步之實施例，該方法 進一步包括在第二井區域（64、84)中提供一第三深度（1〇1) 的一進一步井區域（100)。根據一更進一步之實施例，進一 步之井區域（100)之第三深度（101)小於第二井區域（84)之第 二深度（841)。根據一更進一步之實施例，進一步井區域 (1〇〇)摻雜程度重於第二井區域（84)。根據又更進一步之一 實施例，方法進一步包括形成下伏第_(82)及第二（84)井 區域並電耦接至第二井區域（84)的具有第二導電類型之一 埋入層（79)。 雖然在本發明先前詳細描述中已呈現至少一個例示性實 148456.doc •25· 201112393 施例’但應瞭解存在大量變化。亦應瞭解（諸）例示性實施 例僅為實例’且並非意欲以任何方式限制本發明之範圍、 應用性或組態。而是，先前詳細描述為熟習此技術者提供 用於實施本發明之一.例示性實施例的一方便途徑，應瞭解 在不脫離如所隨附之申請專利範圍及其等之法律均效物中 所陳述的本發明之範圍下可對一例示性實施例中描述的元 件之功能及配置進行各種改變。 【圖式簡單說明】 圖1係使用一 ESD夾保護電路核心免受靜電放電（ESD)事 件的一廣義ESD保護電路的一簡化電示意圖； 圖2係繪示一先前技術ESD夾之内部組件的一簡化電示 意圖； 圖3係根據先前技術實施於一半導體基板中的圖2之esd 夾之一簡化組合電示意圖及橫截面視圖； 圖4係圖2及3之ESD夾的一典型電流—電壓特性之一圖 解； 圖5係根據本發明之一實施例繪示的—普通esd夾之内 部組件的一簡化組合電示意圖及橫截面示意圖； 一圖6係根據本發明之一進一步實施例且繪示額外細節的 - ESD夾之類似於圖5之一簡化組合電示意圖及橫截面視 圖；
圖7係作為以歐姆為單位的NpN 7 電晶體基極電阻Rb(NPN) 之 函數的圖6之器件的以伏转為置你 付局早位的觸發電壓Vt 1之一 148456.doc -26· 201112393 圖8係作為以微米為單位的NPN電晶體基極長度Lb(NPN) 之一函數的圖6之器件以伏特為單位的保持電壓Vh之一簡 圖； 圖9係具有RB(NPN)及Lb(NPN)之所需選擇的圖6之ESD夾 之電流（以安培為單位）對電壓（以伏特為單位）特性圖；及 圖10至20係處於各個製造階段的圖6之ESD夾之簡化橫 截面視圖，其等繪示根據本發明之進一步實施例的一較佳 製程。 【主要元件符號說明】 10 電路 11 靜電放電保護器件 20 半導體基板 21 ESD夾 22 輸入/輸出終端（I/O) 23 共同終端 24 核心電路 25 雙極性電晶體 26 射極 27 集極 28 基極 30 NMOS電晶體 31 源極 32 汲極 33 閘極 I48456.doc -27- 201112393 34 寄生閘極-汲極電容 35 閘極源極電阻器 36 主體源極電阻器 37 突崩電流源極 40 PWELL 41 N +區域 42 基極 44 通道區域 46 P +接觸區域 60 ESD夾 61 基板 62 井 64 井 65 接面 66 P+基極接觸區域 67 N+射極接觸區域 68 P +射極接觸區域 69 N+基極接觸區域 70 雙極性電晶體 72 雙極性電晶體 74 寬度 76 寬度 78 基極電阻器 79 基極電阻器 148456.doc -28- 201112393 80 ESD夾 81 P型磊晶層 82 PWELL/基極 84 井（NWELL) 84' NWELL 84之部分 85 PN接面 86 P+區域 87 N+區域 88 射極 89 N+區域 89' N+區域 90 雙極性電晶體 92 雙極性電晶體 93 淺溝渠隔離（STI)區域 94 寬度 96 寬度 98 基極電阻器 99 基極電阻器 100 N1 WELL區域 101 N1 WELL區域之深度 102 距離 104 導體 111 齊納二極體 210 製造階段 148456.doc -29- 201112393 211 製造階段 212 製造階段 213 製造階段 214 製造階段 215 製造階段 216 製造階段 217 製造階段 218 製造階段 219 製造階段 220 製造階段 3 10 結構 311 結構 312 結構 3 13 結構 314 結構 3 15 結構 316 結構 3 17 結構 3 18 結構 319 結構 320 結構 412 離子植入物 414 遮罩 415 開口 -30 148456.doc 201112393 416 離子植入物 417 遮罩 418 開口 419 植入物 420 遮罩 421 開口 421' 開口 422 離子植入物 424 電阻性區域 426 矽化物阻擋層 427 開口 428 第一選擇器遮罩 429 開口 430 N型植入物 432 第二選擇器遮罩 433 開口 434 P型植入物 435 厚度 436 厚度 438 導電通孔及導電層 440 金屬-1導體層 442 導電通孔及層 444 導電通孔及層 612 表面 148456.doc -31 - 201112393 621 深度 641 深度 661 導電接觸件 662 深度 671 導電接觸件 672 深度 681 導電接觸件 691 導電接觸件 811 厚度 812 表面 813 P型磊晶區域81之部分 814 寬度 821 深度 841 深度 861 導電接觸件 862 深度 871 導電接觸件 872 深度 881 導電接觸件 891 導電接觸件 89Γ 導電接觸件 931 深度 4261 隔開部分 4262 隔開部分 148456.doc - 32 - 201112393 4263 隔開部分 4264 隔開部分 4271 開口 4272 開口 4273 開口 4274 開口 4275 開口 4381 通孔 4382 通孔 4383 通孔 4384 通孔 4385 通孔 4386 通-孔 4401 金屬-1 440之部分 4402 金屬-1 440之部分 4403 金屬-1 440之部分 4404 金屬-1 440之部分 4421 通孔部分 4422 通孔部分 4423 通孔 4441 金屬-2層部分 4442 金屬-2層部分 148456.doc -33-

Claims (1)

  1. 201112393 七、申請專利範圍： 1· 一種電子器件，其具有一第一終端及—第二終端，其包 括： 電路核心，其耦接於該第一終端與該第二終端之 間；及 至夕一電壓限制件，其耦接於該第一終端與該第二 終端之間，其中該電壓限制器件包括： —第一雙極性電晶體，其具有一第一導電類型的一 射極，-第二相反導電類型及第—基極寬度的一第— 基極以及該第一導電類型的一第一集極；及 -第二雙極性電晶體’其具有該第二導電類型的— 第二射極，該第一導電類型及第二基極寬度的一第二 基極，及該第二導電類型的一第二集極； —第一基極電阻，其耦接於古玄 極之間； ⑥於。亥帛射極與該第一基 —第二基極電阻，其耦接於 _ ^ °亥第一射極與該第二其 極之間；且 泰 其中一 PN接面在該第—基 出；且 成弟一基極之間退 其中該第-射極耦接至該第二終端，且 耦接至該第一終端。 '-第一射極 2.如請求们之器件’其中該第—基極 5000歐姆。 寻於或大於約 3.如請求項1之器件，直中續笛_ * 翅 干八甲°哀第一基極電阻實質上為 H8456.doc 201112393 路電路。 4. 5. 6. 8. 9. 如：求項1之器件’其中該第二基極包括一掺雜密度高 於该第二基極之-其餘部分的—進—步區域。 如清求項1之器件，其中該第—基極亦用作該第二集極 而忒第二基極亦用作該第一集極。 如-月求項1之器件’其中該電壓限制器件之一觸發電壓 Vtl及—保持電壓Vh實質上類似。 月长項1之态件’其中該第一基極電阻及該第二基極 電阻之至少一者為一沈積材料。 士 -月求項1之态件，其中該第一基極電阻及該第二基極 電阻之至少一者包括一半導體。 -種電子器件’其具有搞接於該電子器件之―輸入/輸出 (I/O)終端與一共同終端之間的—電壓限制器件，該電子 器件包括： 一第一雙極性電晶體，其具有：一第一導電類型的— 射極'具有一第二相反導電類型之一較重程度摻雜接觸 區域的第一基極寬度及該第二導電類型之一基極，以及 具有該第一導電類型之一較重程度摻雜接觸區域的該第 一導電類型之一集極；及 一第二雙極性電晶體，其與該第一雙極性電晶體部份 地合併且具有：該第二導電類型的一射極、具有該第一 導電類型之一較重程度摻雜接觸區域的第二基極寬度及 該第一導電類型之一基極，以及具有該第二導電類型之 一較重程度摻雜接觸區域的該第二導電類型之一集極； 148456.doc -2 - 201112393 該電一極與 該該第二一射極與 體::::顺面在該第-電晶體之該基極與該第二電晶 筱之该基極之間退出；且 之第一電晶體之該射極或該第二電晶體之該射極 第==至該共同终端且該第一電晶體之該射極或該 日曰且之3亥射極之另一者耦接至該I/O終端。 10.求項9之器件，其中該第—電晶體之該基極虫第二 電晶體之該集極合併。 、 u.=項9之器件，其中該第二電晶體之該基極與第一 電日日體之該集極合併。 12.如，求項9之器件’其中該第一電晶體之該基極與第二 電曰B體之该集極具有相同的導電類型。 13·如：求項9之器件，其中該第二電晶體之該基極與第一 電曰a體之该集極具有相同的導電類型。 14·如δ月求項9之器件’其中該第二基極電阻遠小於該 基極電阻。 15. -種形成一電壓限制器件之方法，其包括： 提供—基板，該基板具有延伸至一第一表面的— 導電類型之一第一半導體區域； 形成在該第一區域中且從該第一表面延伸達—第一深 度的該第一導電類型之一第一井區域； 148456.doc 201112393 形成在該第一區域中且從該第一表面延伸達一第二深 度的一第二相反導電類型之一第二井區域，其中該第一 井區域及該第二井區域在位於其等之間之一 ？]^接面的相 對側上；且其中該第一井區域經調適以作用為具有一第 一類型之一第一雙極性電晶體之—基極及具有一第二相 反類型之一第二雙極性電晶體之一集極，且該第二井區 域經調適以作用為該第二電晶體之一基極及該第一電晶 體之一集極； 在該第一井區域中提供該第二導電類型的一第一較高 摻雜區域且在該第二井區域中提供該第二導電類型的一 $二較高摻雜區域，&中該第一較高摻雜區域經調適以 作用為該第一雙極性電晶體之一射極且該第二較高摻雜 區域經調適以用作該第一電晶體之一集極接觸件； 在該第二井區域中提供該第一導電類型的一第^較言 摻雜區域且在該第一井區域甲提供該第一導電類型的一 $四較高摻雜區域，#中該第三較高摻雜區域經調適以 作用為該第二雙極性電晶體之一射極，且該第四較高換 雜區域經調適以用作該第二電晶體之—集極接觸件^ ^ 其電_於該第：較高摻雜區域與 該第四較高摻雜區域之間；及 ' 形成-第二電阻，其電轉接於該第三較高換雜區域斑 該第二較高摻雜區域之間。 ' 16.如請求項15之方法，其中提供該等較高摻雜區域之該等 步驟使用一共同間隔決定遮罩。 ^ 148456.doc •4. 201112393 17. 如請求項15之方法， 供一第三深度之一進 18. 如請求項17之方法， ’其進〆步包括在該第二井區域中提 進一步井區域。 ’其中該進一步井區域之該第三深度 小於該第二井區域之該第二深度。 19. 如請求項18之方法，其中該進一步井區域掺雜程度重於 該第二井區域。 20. 如請求項19之方法，其進一步包括形成下伏於該第一井 區域及該第二井區域並電耦接於該第二井區域的該第二 導電類^之一埋入層。 148456.doc
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