TW201103027A - Forecasting program disturb in memory by detecting natural threshold voltage distribution - Google Patents

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201103027 六、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體。 【先前技術】 半導體5己憶體已越來越廣泛地用於各種電子裝置中。舉 例而言，非揮發性半導體記憶體用於蜂巢式電話'數位相 機、個人數位助理、行動計算裝置、非行動計算裝置及其 他裝置中。電可抹除可程式化唯讀記憶體（eepr〇m)及快 閃記憶體即在最受歡迎之非揮發性半導體記憶體之中。與 傳統之全功能型EEPROM相比，可藉助快閃記憶體（其亦為 一類EEPROM)在一個步驟中抹除整個記憶體陣列或該記憶 體之一部分中之内容。 傳統EEPROM及快閃記憶體兩者皆利用一浮動問極，該 浮動閘極位於一半導體基板中之一通道區上面並與該通道 區絕緣。該浮動閘極位於源極區與汲極區之間。一控制閘 極係提供於浮動問極上方，並與該浮動問極絕緣。:此形 成之電晶體之臨限電壓(Vth)係由該浮動閘極上所保留之 電荷量控制。亦即，在接通電晶體以准許其源極與沒極之 間導通之前所必須施加至控制閘極之最小電壓量係由浮動 閘極上之電荷位準控制。 某些EEPROM及快閃記憶體裝置具有用於儲存兩個電 範圍之一浮動間極，且因此可在兩個狀態(例如—已抹 狀態及-經程式化狀態）之間程式化/抹除該記憶體元件 有時將此-快閃記憶體裝置稱為一二進制快閃記&憶體 148040.doc 201103027 置:此乃因每—記憶體元件皆可儲存一個資料位元。 藉由識別多個不同的所 允許/有效程式化臨限電壓範圍 貫施一夕態(亦稱為多位準)快閃記憶體裝置。每一不同 之技限電壓範圍皆對應於 。己隐體裝置中已編碼之該組資 枓位7〇之一預定值。例 如在將母—記憶體元件置於對應 於四個不同臨限雷懕銘 坚乾圍之四個離散電荷帶中之一者中 時，該元件可儲存兩個資料位元。 k常在帛式枯作期間施加至控制問極之—程式電壓

Vp⑽係作為量值隨時間増加之—系列脈衝而施力”可將該 程式電壓施加至一撰定宝始 選疋子線。於-個可行方法中，該等脈 里值隨每—連續脈衝增加—預定步長大小（例如，0·2 至0.4 V)。可將VpGM施加至快閃記憶體元件之控制問極。 在程式化脈衝之間的週期中，實施驗證操作。亦即’在各 連續程式化脈衝之間讀取正被並行程式化之一群组元件中 每一元件之程式化位準，以確定其是否等於或大於該元件 正被程式化為之一驗證位準。對於多態快閃記憶體元件陣 列’可針對-元件之每-狀態執行一驗證步驟以確定該元 件是否已達到其資料相關聯之驗證位準。例如，能夠將資 料健存為四種狀態之-多態記憶體元件可能需要針對三個 比較點執行驗證操作。 此外，在程式化一 EEPROM或快閃記憶體裝置（諸如一 NAND串中之- NAND快閃記憶體裝置）時，通常將施 加至控制閘極並將位元線接地，從而致使將電子自—胞或 記憶體元件（例如，儲存元件）之通道注入至該浮動閑極 148040.doc 201103027 浮動閘極會變成帶負電 ，因而記憶體元件被視 中。當電子在浮動閘極中集聚時， 荷’且記憶體元件之臨限電壓升高 為處於一經程式化狀態。 然而’仍然成問題之一個問題係程式干擾。程式干擾可 在其他選定之NAND串之程式化期間出現在被抑制之未選 定NAND串處。程式干擾出現在—未選定之非揮發性儲存 元件之臨限電壓由》其他非揮#性儲#元件之程式化而移 位時。程式干擾可發生於先前經程式化儲存元件以及尚未 被程式化之已抹除儲存元件上。 【實施方式】 本發明提供一種方法及非揮發性儲存系統，其中偵測對 程式干擾之一敏感性並採取一對應之預防措施。 適於實施本發明之一記憶體系統之—個實例使用nand 快閃記憶體結構，該NAND快閃記憶體結構在兩個選擇閘 極之間串聯配置多個電晶體。該等串聯電晶體及該等選擇 閘極稱為一 NAND串。圖la係顯示一個NAND串之一俯視 圖。圖lb係其一等效電路圖。所繪示2NAND串包含串聯 且夾在一第一選擇閘極120與一第二選擇閘極122之間的四 個電晶體100、102、104及106。選擇閘極12〇將該NAND串 連接至位元線126。選擇閘極122將該NAND串連接至源極 線128。藉由向控制閘極12〇CG施加恰當之電壓來控制選 擇閘極120。藉由將恰當電壓施加至控制閘極122CG來控 制選擇閘極122。電晶體1〇〇、1〇2、1〇4及ι〇6中之每一者 旮具有一控制閘極及一浮動閘極。電晶體丨〇〇具有控制閘 148040.doc 201103027 極100CG及浮動閘極100FG。電晶體1〇2包含控制閘極 102CG及浮動閘極102FG。電晶體104包含控制閘極1〇4(：g 及浮動閘極104FG。電晶體1 〇6包含一控制閘極1 〇6CG及浮 動閘極106FG。控制閘極i〇〇CG連接至字線WL3，控制閘 極102CG連接至字線WL2，控制閘極1〇4CG連接至字線 WL1，且控制閘極106CG連接至字線WL〇e在一個實施例 中，電晶體100、102、104及106各自為記憶體胞。於其他 貫施例中，該等記憶體胞可包含多個電晶體或可不同於所 繪示之彼等。選擇閘極120連接至選擇線SGD。選擇閘極 122連接至選擇線SGS。 圖2提供上文所闡述之NAND串之一剖面圖。該NAND串 之若干個電晶體係形成於p井區14〇中。該p井區又可在一p 型基板144之一η井區142中。每一電晶體包含一堆疊閘極 結構，其由一控制閘極（l〇〇CG、102CG、1〇4CG及1〇6CG) 及一浮動閘極（100FG、102FG、104FG及106FG)構成。該 等浮動閘極係形成於氧化物或其他電介質膜頂部上之口井 表面上。控制閘極在浮動閘極上面，其中一中間多晶矽電 介質層將控制閘極與浮動閘極分開。記憶體胞（1〇〇、 102、104及106)之控制閘極形成字線。N+摻雜層13〇、 132、134、136及138為相鄰胞之間所共享，藉此使該等胞 彼此串聯連接以形成-NAND$。此等N+換雜層形成該等 胞中之每-者之源極及没極。舉例而t，N+摻雜層13〇充 當電晶體122之汲極及電晶體106之源極，N+摻雜層132充 當電晶體106之汲極及電晶體104之源極，N+摻雜層ι34充 I48040.doc 201103027 當電晶體104之汲極及電晶體102之源極，N+摻雜層i36充 當電晶體102之汲極及電晶體1〇〇之源極，且N+摻雜層138 充當電晶體1〇〇之汲極及電晶體120之源極。N+摻雜層126 連接至該NAND串之位元線，而N+摻雜層128連接至多個 NAND串之一共同源極線。 應/主意儘b圖1a及圖2在該NAND串中顯示四個記憶體 胞，但與本文所述技術一起使用之一 NAND串可具有少於 四個記憶體胞或多於四個記憶體胞。舉例而言，某歧 NAND串將包含8個、16個、32個或更多個記憶體胞。 每一記憶體胞可儲存以類比或數位形式表示之資料。在 儲存一個數位資料位元時，該記憶體胞之可能臨限電壓範 圍被劃分成指派有邏輯資料「1」及「〇」之兩個範圍。在 NAND型快閃s己憶體之一個實例中，在抹除記憶體胞之 後該電壓臨限值為負且被界定為邏輯「丨」。在—程式操 作之後該臨限電壓為正且被界定為邏輯「〇」。在臨限電 壓為負並藉由將〇伏施加至控制閘極來嘗試一讀取時，記 憶體胞將接通以指示正儲存邏輯1。而在臨限電壓為正且 藉由將0伏施加至控制閘極來嘗試一讀取操作時，記憶體 胞將不會接通’此指示儲存邏輯0。 一記憶體胞亦可儲存多個狀態，因此儲存多個數位資料 位元。在儲存多個資料狀態之情形下，將該臨限電壓窗口 劃分成該等狀態之數目。舉例而言，若使用四個狀態，則 將存在指派給資料值「11」、「10」、「01」及「〇〇」之 四個臨限電壓範圍。在一 NAND型記憶體之一個實例中， 148040.doc 201103027 在一抹除操作之後該臨限電壓為負且被界定為「ιι 正 臨限電壓用於狀態「10」、「01」及「〇〇 士朴」 」久⑽」。在某些實施 方案中’使用一格雷碼（Gray code)指派方案將該等資料值 (例如，邏輯狀態）指派給該等臨限範圍，以便在—浮動閘 極之臨限電壓錯誤地移位至其相鄰實體狀態之情形下，僅 一個位元將受到影響。程式化至記憶體胞中之資料與該胞 之臨限電壓範圍之間的具體關係相依於針對該等記憶體胞 所採用之資料編碼方案。 除NAND快閃記憶體以外之其他類型之非揮發性記憶體 亦可與本發明一起使用.。 了用於快閃EEPROM系統中之另一類型之記憶體胞利用 一非傳導性電介質材料取代一傳導性浮動閘極來以一非揮 發性方式儲存電荷◊由氧化矽、氮化矽及氧化矽 (ΟΝΟ」）形成之一二層式電介質夾於一傳導性控制閘極 與該記憶體胞通道上面之一半傳導性基板之一表面之間。 藉由將電子自胞通道注入至氮化物中來程式化該胞，其中 電子被捕獲並儲存於一有限區中。然後，所儲存之此電荷 以一可偵測方式改變胞通道之一部分之臨限電壓。藉由將 熱電洞注入至氮化物十來抹除該胞。可以一分裂閘極組態 提供一類似胞’其中一摻雜多晶矽閘極在該記憶體胞通道 之一部分上方延伸以形成一單獨選擇電晶體。 於另一方法中，在每一 NR〇M胞中儲存兩個位元，其中 一 ΟΝΟ電介質層跨越源極與汲極擴散之間的通道延伸。一 個資料位元之電荷局部化於毗鄰汲極之電介質層中，且另 I48040.doc -9· 201103027 一資料位元之電荷局部化於毗鄰源極之電介質層中。通過 單獨地讀取電介質中之空間分離電荷儲存區之二進制狀態 來獲得多態資料儲存。 圖3係繪示三個NAND串之一電路圖。用於使用一 NAND 結構之一快閃記憶體系統之一典型架構將包含數個NAND 串。舉例而言，在具有更多NAND串之一記憶體陣列中顯 示三個NAND串320、340及360。該等NAND串中之每一者 皆包含兩個選擇閘極及四個儲存元件。雖然出於簡明之目 的而圖解說明四個儲存元件，但現代NAND串可具有多達 (例如）32或64個儲存元件。 舉例而言，NAND串3 20包含選擇閘極322及327以及儲存 元件323至326，NAND串3 40包含選擇閘極342及347以及儲 存元件343至346，NAND串360包含選擇閘極362及367以及 儲存元件363至366。每一 NAND串藉由其選擇閘極（例如， 選擇閘極327、347或367)連接至源極線。使用一選擇線 SGS控制源極側之選擇閘極。各個NAND串320、340及360 分別藉由選擇閘極322、342、362中之選擇電晶體連接至 各別位元線321、341及361。此等選擇電晶體由一汲極選 擇線SGD控制。於其他實施例中，該等選擇線未必需要在 該等NAND串之間共用；亦即，可為不同NAND串提供不 同選擇線。字線WL3連接至儲存元件323、343及363之控 制閘極。字線WL2連接至儲存元件324、344及3 64之控制 閘極。字線WL1連接至儲存元件325、345及3 65之控制閘 極。字線WL0連接至儲存元件326、346及366之控制閘 148040.doc •10- 201103027 極。如可看出，每一位元線及各別NAND串皆.包括儲存元 件陣列或儲存元件組之若干個行。該等字線（WL3、 WL2、WL1及WL0)包括該陣列或組之若干個列。每一字線 白連接該列中每-健存元件之控制閘極。$，可由該等字 線自身提供該等控制閘極。舉例而言，字線心提供餘存 疋件324、344及364之控制閘極。實際上，在—字線上可 存在數千個儲存元件。 =儲存元件皆可儲存資料。舉例而言，在館存一個數 =枓位凡時’將儲存元件之可能臨限電壓範圍劃 '成指派有邏輯資料「1」及「〇」之兩個範圍。於一 NAND型快閃記憶體之—個實例中，在抹除該儲存光件之 後VTH為負且被界定為碟絡丄 疋為邏軏「1」◦在一程式操作之後，

Vth為正域界定為邏輯「。」。在^為負且嘗試一讀取 二^存元件將接通以指示正儲存邏輯Fl」。在％為 ^嘗试-讀取操作時，該儲存元件將不接通，此指示已 子邏輯「G」。-料元件亦可儲存多個資訊位準，舉 例而§ ’多個數位杳* — 育抖位凡。在此情況下，將VTH值之範

圍劃分成資料位準tI 數目。舉例而言，若儲存四個資訊位 :，則將存在指派給資料值「"」、「1〇」、「…及 「00」之四個vTH範圍。於一 NAND型記憶體之一個實 中，在一抹除操作之後Vth為負且被界定為「 值用於狀態「10」、「〇1 s ΓΛ ™ - 01」及「00」。程式化至儲存元件 針與该疋件之臨限電壓範圍之間的具體關係相依於 針對料财元件所_之㈣編碼方案。 148040.doc -11 - 201103027 在程式化+夬閃儲存元件時，將一程式電麼施加至該錯 存元件之控制間極’並將與該儲存元件相關聯之位元線接 也將來自該通道之電子注入至浮動間極中。當電子在浮 動閘極中集聚時，該浮動間極變為帶負電荷且該儲存元件 TH升尚為將°亥耘式電壓施加至正被程式化之儲存元 件之控制閘極’將彼程式電壓施加於恰當字線上。如上文 所_述，NAND串t之每-者中之__個儲存元件共享同_ 子、’友舉例而。，在程式化圖3之儲存元件324時，亦將該 程式電壓施加至儲存元件344及364之控制閘極。 、然而，程式干擾可在其他NAND率之程式化期間發生於 被抑制之NAND串處，且有時發生於經程式化nand串本 身處。程式干擾出現在-未敎之非揮發性储存元件之臨 限電壓由於其他非揮發性儲存元件之程式化而移位時。程 式干擾可發生於先前經程式化儲存元件以及尚未被程式化 之已抹除儲存元件h各種程式干擾機制皆可限制用於非 揮發性儲存裝置（例如NAND快閃記憶體）之可用操作窗 α 〇 舉例而言，若NAND率320受到抑制（例如，其係不含有 當前正被程式化之-儲存元件之—未選定nand/)且 NAND串34〇正被程式化（例如，其係含有當前正被程式化 之一儲存元件之一選定NAND夢），則程式干擾可發生於 NAND串320處。舉例而言’若一通過電壓為低，則 被抑制之NAND串之通道未經良好地推進， 且可無意地程 式化未選定NAND串之一選定字線。於萁 ^仏 於另—可能情形下， 148040.doc 201103027 經推進電壓可藉由閘極誘發之汲極洩漏（GIDL)或其他浅漏 機制而降低’從而導致相同問題。其他效應（例如，由於 與猶後程式化之其他相鄰儲存元件之電容性耦合所致之一 電荷儲存元件之vTH之移位）亦可促成程式干擾。 圖4圖解說明一 NAND儲存元件陣列4〇〇之一實例，例如 圖1 a及圖1 b中所示之彼等β沿每一行，一位元線耗合 至NAND串450之汲極選擇閘極之汲極端子426。沿nand 串之每一列，一源極線4〇4可連接該等nand串之源極選擇 閘極之所有源極端子428。 將該儲存元件陣列劃分成大量儲存元件區塊。如快閃 EEPROM系統所共用’該區塊即為抹除單元。亦即，每一 區塊含有可一起抹除之最小數目個儲存元件。每一區塊通 常被劃分為若干個頁。一頁係程式化之最小單元。一或多 個貝料頁通常儲存於一個列之儲存元件中。舉例而言，一 列通常含有數個交錯頁，或其可構成一個頁。一頁之所有 财子元件將被-起讀取或程式化。此外，—頁可儲存來自 :或多個扇區之使用者資料。一扇區係由主機用作使用者 資料之-便利單元之—邏輯概念；其通常不含有侷限於控 制：之附加項資料。附加項資料可包含已自該扇區之使用 者貧料計算出之-錯誤校正碼（ECC)。該控制器（以下所 述）之—部分在資料正被程式化至該陣列中時計算ecc，且 亦在自該陣列讀取資料時檢驗ECC。另—選擇為，將咖 及/或其他附加項資料儲存在與其所從屬之使用者資料不 同之頁或甚至不同之區塊中。 148040.doc •13- 201103027 一使用者資料扇區通常為512個位元組，對應於磁碟驅 動器中一扇區之大小。附加項資料通常係一額外16至2〇位 兀組。大量頁形成一區塊，例如自8個頁至多達32個、Μ 個、128個或更多個頁不等。在某些實施例中，一列 串包括一區塊。 於一個實施例中，藉由在源極及位元線浮動之同時將p 井升咼至一抹除電壓（例如，14至22 v)達一足夠之時間週 期並將選疋區塊之字線接地來抹除記憶體儲存元件。由 於電容性搞合，將未選定字線、位元線、選擇線及c源極 亦升高至該抹除電壓之一顯著分率。因此，將一強電場施 加至選定儲存元件之隧道氧化物層，且在將浮動閉極之電 子發射至基板側時，抹除（通常藉由Fowler-Nordheim隧穿 機制）選定儲存元件之資料。在將電子自浮動閘極傳遞至p 井區時，一選定儲存元件之臨限電壓降低。可對整個記憶 體陣列、單獨區塊、或另—儲存元件單元執行抹除。 圖5係使用單個列/行解碼器及讀取/寫入電路之一非揮發 性記憶體系統之一方塊圖。該圖圖解說明根據本發明之一 個實施例具有用於並行讀取及程式化一儲存元件頁之讀取/ 寫入電路之-記憶體裝置596。記憶體裝置州可包含一或 多個記憶體晶粒598。記憶體晶粒598包含儲存元件4〇〇之 二維陣列、控制電路別及讀取/寫入電路⑹。在某些實 施例中’該儲存元件陣列可係三維的。記憶體陣列楊可 經由:列解碼11530藉由字線定址域由_行解碼器56〇藉 由位兀線定址。讀取/寫入電路565包含多個感測區塊谓 H8040.doc •14· 201103027 且允卉並行讀取或程式化—儲存元件頁。通常，一控制器 550與或多個記憶體晶粒598包含於同一記憶體裝置 596(例如，一可抽換式儲存卡）中。命令及資料經由.線520 在主機與控制器5 5 〇之間傳遞，且經由線5丨8在控制器與一 或多個記憶體晶粒598之間傳遞。 控制電路510與讀取/寫入電路565協作以對記憶體陣列 4〇〇執行記憶體操作。控制電路51〇包含一狀態機512、一 曰曰片上位址解碼器514、一溫度感測電路5 15及一功率控制 模組516❶狀態機512提供對記憶體操作之晶片級控制。晶 片上位址解碼器514在由主機或一記憶體控制器使用之硬 體位址與由解碼器530及56〇使用之硬體位址之間提供一位 址介面。溫度感測電路515可用於提供一基於溫度之信號 或資料供用於—程式化操作中，如下文進—步論述。功率 控制模組516控制在記憶體操作期間供應至字線及位元線 之功率及電壓。 在某些實施方案中，可組合圖5之組件中之某些組件。 於各種。又计中，可將除儲存元件陣列4〇〇外之該等組件中 之一者或多者（單獨或以組合方式）視為一管理或控制電 路。舉例而言’-或多個管理或控制電路可包含以下裝置 中之任一者或其一組合：控制電路51〇、狀態機512、解碼 器514/560、度感測電路515、功率控制件、感測區 塊500、讀取/寫入電路565、控制器55〇等等。 關於溫度感測電路515，於本發明之非揮發性儲存裝置 (諸如NAND快閃記憶體裝置）中，溫度變化會帶來讀取及 I48040.doc 201103027 寫入資料之各種問題。一記憶體裝置基於其所定位之環境 經受變化之溫度。舉例而言，某些當前之記憶體裝置額定 用於-30°C與+85°C之間。工業、軍事及甚至消費者應用中 之裝置可能經歷顯著之溫度變化。 習知一般用於提供溫度補償信號之各種技術。此等技術 中之一或多者可用於為V〇PTIMAL提供一溫度相依性。多數 此等技術並不依賴於獲得一實際之溫度量測，儘管此方法 亦有可能。舉例而言’題目為「v〇丨tage Generati〇n

Circuitry Having Temperature Compensation」之美國專利 6,801，454闡述一種基於一溫度係數將讀取電壓輸出至一非 揮發性記憶體之電壓產生電路，該專利以引用之方式併入 本文中。該電路使用一能帶隙電流，其包含一獨立於溫度 之部分及-相依於溫度之部分，相依於溫度之部分隨溫： 升高而增大。題目為「Non_V〇latile Mem〇ry

TemperatUre-C〇mpensated Data Read」之美國專利 Μ:"”使用一偏壓產生器電路，該電路加偏壓於施加至 -資料儲存元件之一源極或汲極之一電壓，該專利以引用 之方式併人本文中。此等技術中之任—者以及任—其他習 知技術皆可由溫度感測電路515使用。 於另一實施例中，一非揮發性記憶體系統使用雙列/行 解：器及讀取/寫入電路。各種周邊電路對記憶體陣列彻 ^存取係在該陣列之對置側上以—對稱方式實施，以使得 母一側上之存取線及電路之密度減少-半。因1將列解 碼器分裂為兩個列解碼器且將 丁阱巧器分裂為兩個行解碼 148040.doc •16· 201103027 器。類似地，將讀取/寫入電路分裂為自陣列400之底部連 接至位元線之讀取/寫入電路及自頂部連接至位元線之讀 取/寫入電路。以此方式，使讀取/寫入模組之密度實質上 減半。 圖6係纟會示一感測區塊之一個實施例之一方塊圖。將一 個別感測區塊500分割為一核心部分（稱為一感測模組58〇) 及一共同部分590。在一個實施例中，將存在用於每一位 兀線之一單獨感測模組580及用於一組多個感測模組58〇之 一個共同部分590。在一個實例中，一感測區塊將包含一 個共同部分590及八個感測模組58〇。一群組中之該等感測 模組中之每一者將經由一資料匯流排572與相關聯之共同 部分通信。 感測模組580包括確定一所連接位元線中之一傳導電流 系在預疋6™限位準之上還是之下的感測電路。感測 模組580亦包含一位元線鎖存器582，其用來設置所連接位 元線上之-電壓狀態。舉例而言，鎖存於位元線鎖存器 如中之-預定狀態將導致將該所連接位元線拉至指定程 式化抑制之一狀態（例如，1.5至3 V)。 共同部分590包括—處理器592、―組資料鎖存器別及 搞合在該組資料鎖存器594與資料匯流排似之間的一卯 =596。處理器初執行計算。舉例而言，其功能之一係 感測儲存元件中之資料並將所確定之資料儲 存器5二且用料鎖存器中。在一讀取操作期間，該組資料鎖 。 儲存由處理器592所確定之資料位元。在-程 I48040.doc •17· 201103027 式化操作期間，其亦用於儲存自資料匯流排52〇導入之資 料=70。所導入之資料位元表示將程式化至記憶體中之寫 入資料。I/O介面596在資料鎖存器594與資料匯流排52〇之 間提供一介面。 在讀取或感測期間’該系統之操作係在狀態機512之控 制下，該狀態機控制向經定址儲存元件供應不同控制間極 電壓。在感測模組580步進穿過對應於記憶體所支援之各 社憶體狀態之各種預界定控制閘極電壓時，其可在此等 電壓中之-者處跳脫且經由匯流排572將一輸出自感測模 組580提供至處理器592。彼時，處理器592藉由考量感測 模組之跳脫事件及關於經由輸入線593自狀態機施加之控 制閘極電壓之資訊來確定所得記憶體狀態。然後處理器 州計算該記憶餘態之__㈣編碼且將所得資料位元 儲存至資料鎖存器594中。在核心部分之另一實施例中， 位元線鎖存器582有兩個用途：既作為用於鎖存感測模組 則之輸出之-鎖存器亦作為如以上所闡述之一位元線鎖 存器。 某些實施方案可包含多個處理器592。在一個實施例 中’每-處理器592將包含—輸出線（未繪示）以使得該等輸 出線中之每-者線-或連接在_起。纟某些實施例中，今 等輸出線在連接至經線「或」連接之線之前被反轉。此= 態實現在程式驗證程序期間快速確定程式化程序何時完 成’此乃因接納線「或」之狀態機可確定正被程式化之所 有位元何時達到所期望之位準。舉例而言，在每一位元達 148040.doc 18 201103027 到其所需位準時，將彼位元之一邏輯〇(或反轉一資料〇發 送至經線「或」連接之線。在所有位元輸出一資料〇(或一 ’&反轉之資料1)時，則狀態機知曉將終止程式化程序。由 於每一處理器與八個感測模組通信，因此該狀態機需要讀 取線「或」線八次，或將邏輯添加至處理器592以集聚相 關聯位元線之結果以使得該狀態機僅需讀取該線「或」線 一次。類似地，藉由正確地選擇邏輯位準，該整個狀態機 可偵測第一位元何時改變其狀態並相應地改變算法。 在私式化或驗證期間，將來自資料匯流排52〇之將被程 式化之資料储存於該組資料鎖存器594中。處於該狀態機 控制下之程式化操作包含施加至所定址之儲存元件之控制 閘極之-系列程式化電壓脈衝。在每—程式化脈衝之後進 仃回讀(驗證）’以確定是否已將該儲存元件程式化為所期 望之記憶體狀態。處理器592相對於所期望之記憶體狀離 來監視回讀記憶體狀態。在二者一致時，處理器592設； :元線鎖存器582,以將該位元線拉至指示程式化抑制之 一狀態。此抑龍合至該位元線之儲存元件被進—步程式 化’即使在程式化脈衝出現在其控制閘極上時，亦係如 此。在其他實施例中，處理器起始地載人位元線鎖存器 如且感測電路在驗證程序期間將位元線鎖存器設定至二 抑制值。 資料鎖存器堆疊594含有對應於感測模組之一資料鎖存 器堆疊。在-個實施例中，每一感測模組·存在 料鎖存器。在某些實施方案(但不要求)中，將該等資料鎖 I48040.doc 201103027 =貫施m暫存器’以使得將储存於其中之並行資 枓轉換為用於資料匯流排520之串行資料且反之亦然。 於較佳實施例中，可將對應於具有m個儲存元件之讀取/寫 =區塊之所有資料鎖存器鏈接在—起以形成一區塊移位暫 存器，以使得-資料區塊可藉由串行傳遞來輸入或輸出。 特定而言，讀取/寫人模組庫經調適以使其資料鎖存器植 中之每一者依序將資料移人或移出資料匯流排，仿佛其係 用於整個絲/以區塊之—移㈣存❹_般。… 圖7圖解說明針對-全位元線記憶體架構或針對—奇數_ 偶數記憶體架構將-記憶體陣列組織成區塊之—實例。其 闊述記憶體陣列彻之實例性結構。作為—個實例，閣述 被分割成U024個區塊之_ NAND快閃EEpR〇M。可同時抹 除儲存於每-區塊中之資料。於—個實施例中，區塊係同 時抹除之儲存元件之最小單元。在此實例中，每一區塊中 存在對應於位元線BL0、BL1、…BL85U之8512個行。於 稱為一全位元線（ABL)架構（架構71〇)之一個實施例辛，在 讀取及程式化操作期間可同時選擇一區塊之所有位元線。 可同時程式化沿一共同字線且連接至任一位元線之儲存元 件。 於所提供之實例中，串聯連接四個儲存元件以形成一 NAND串。雖然圖中顯示在每一 NAND串中包含四個儲存 凡件’但亦可使用多於或少於四個儲存元件（例如，Μ 個、32個、64個或另一數目）。該NANd串之一個端子經由 —汲極選擇閘極（連接至選擇閘極汲極線SGD)連接至一對 148040.doc •20- 201103027 應位元線，g裒__ A山·τ· , _ 見另编子經由一源極選擇閘極（連接至選擇 閘極源極線SGS)連接至c源極。 在稱為-奇偶架構（架構)之另—實施例中將位元 線劃刀成偶數位_(BLe)及奇數位元線d)。於該奇/偶 彳凡線架構中’在―個時間程式化沿—共同字線且連接至 奇數位7C線之儲存元件，而在另一時間程式化沿一共同字 線且連接至偶數位元線之儲存元件。於此實例中，在每一 鬼中#在破劃分成偶數行及奇數行之m2個行且 顯不:聯連接成-行以形成一 NAND串之64個儲存元件。 個ft:取及程式化操作之一個組態期間，同時選擇4,256 ”几件°選定之儲存元件具有同-字線及同-種類之 532個L(例如’偶數或奇數）。因此’可同時讀取或程式化 可儲疒：組之資料(其形成一邏輯頁)，且-個記憶體區塊 二IT::邏輯頁(四個字線，每-個皆具有奇數邏輯 = 存元件，在每™ 存於 '^時〃中將此兩個位元中之每—者皆儲

其他大二頁—個區塊儲存十六個邏輯W 電丄::BLl構或奇偶架構，可藉由將?井升高至-抹除 元件。源極续V)並將一選定區塊之字線接地來抹除儲存 單獨區塊二Ϊ線係浮W憶體陣列、 分)针枯 之另一單元(其係記憶體裝置之-部 刀）執订祙除。將電子自儲在 丨 以使得館存元件之vTH變為負。々動間極傳遞至P井區 148040.doc •21 · 201103027 在讀取及驗證操作中，將選擇閘極（SGD及SGS)連接至 在2.5至4.5 V之一範圍中之一電壓，且未選定字線（例如， 在WL2係選定字線時2WL0、WL1&WL3)升高至一讀取通 過電壓VREAD(通常為4.5 乂至6 v之範圍中之一電壓）以使電 晶體作為通過閘極操作。選定字線WL2連接至一電壓，針 對每一讀取及驗證操作規定該電壓之一位準，以便確定有 關儲存元件之一 乂叩是高於此位準還是低於此位準。舉例 而言，在針對一兩位準儲存元件之一讀取操作中，可將選 定字線WL2接地，以偵測Vth是否高於〇 v。在針對一兩位 準儲存元件之一驗證操作中，將選定字線WL2連接至（例 如）0.8 V，以驗證VTH是否已達到至少〇 8 v。源極及p井處 於〇 v處。將選定位元線（假設為偶數位元線（BLe))預充電 至例如0_7 V之一位準。gVTH高於該字線上之讀取或驗證 位準，則與所關注之儲存元件相關聯之位元線（BLe)之電 位位準由於非傳導性儲存元件而維持高位準。另一方面， 若VTH低於該讀取或驗證位準，則有關位元線（BLe)之電位 位準由於傳導性儲存元件將位元線放電而降至（例如）低於 0.5 V之一低位準。因此，可藉由連接至該位元線之一電 壓比較器感測放大器來偵測儲存元件之狀態。 圖8繪示一組實例性臨限電壓分佈及一遍式程式化。針 對其中每一儲存元件儲存兩個資料位元之一情形提供儲存 元件陣列之貫例性臨限電壓分佈。針對經抹除（E狀態）之 儲存元件提供一第一臨限電壓分佈8〇〇。三個臨限電壓分 佈802、804及806分別表示經程式化狀態A、B及在一 I48040.doc -22- 201103027 個實施例中，E分佈中之臨限電壓為負，而A、B及C分佈 中之臨限電壓為正。分佈803及805表示瞬時分佈，其中A 狀態儲存元件（意欲被程式化為一目標狀態A狀態之儲存元 件）在到達最終分佈802之前分別經受之分佈。例如，分佈 803指示某一數目]^個a狀態儲存元件或部分a狀態儲存元 件已達到A狀態。類似地，分佈805指示數目N2>N1個A狀 態儲存元件或部分A狀態儲存元件已達到a狀態。 分佈803及805可用於確定一組儲存元件之一自然臨限電 壓分佈。一相對小之自然臨限電壓分佈指示儲存元件具有 相對類似之程式化速度，而一相對大之自然臨限電壓分佈 指不儲存元件具有一相對較寬範圍之程式化速度。於一個 方法中’確定一定數目個程式化脈衝ρρΝί，其導致N1個 該等A狀態儲存元件達到狀態a，及一定數目個程式化脈 衝PPN2>PPN1，其導致N2>N1個該等a狀態儲存元件達到 狀態A。於另一可能方法中，確定一定數目個程式化脈衝 PPN2>PPN1，其導致叫固（或某一其他數目）或更少個A狀 態儲存70件尚未達到狀態A。PPN2-PPN1表示該組儲存元 件之一自然臨限電壓分佈。於一個方法中，被程式化為最 低經程式化狀態（例如，於此實例中，A狀態）之儲存元件 可經追蹤以確定自然臨限電壓分佈。 一般而言，使用每儲存元件兩個或更多個位元將資料編 碼成2N個資料狀態（例如，四個或更多個狀態），且使用其 中將大致相等數目個儲存元件程式化為每一狀態之編碼方 案。舉例而吕，在有四個狀態E、A、B及C之情況下，將 148040.doc -23- 201103027 一選定字線上之儲存元件中之約四分之一程式化為E狀 態’將該等儲存元件之另外四分之一程式化為A狀態，將 該等儲存元件之另外四分之一程式化為B狀態，且將該等 儲存兀件之另外四分之—程式化為c狀態。因此，每一狀 態一個子組地將不同子組之儲存元件程式化為不同狀態。 可將一特定狀態（例如，該可用之四個或更多個狀態中 之一者）選擇為一追蹤狀態。該追蹤確定何時該等儲存元 件中之意欲被程式化為該特定狀態之一部分經驗證以達到 該特定資料狀態。舉例而言，假設狀態A係追蹤狀態，且 一字線上之1024個儲存元件正被程式化，其中256個保持 於E狀態中，256個將被程式化為A狀態，256個將被程式 化為B狀態，且256個將被程式化為c狀態。 於個可此方法中，將N1設定至一相對小數目，例如a 狀態儲存元件之5%，例如256之5%=13個儲存元件，且將 N2設定至一相對高數目，諸如a狀態儲存元件之95%，例 如256之95%=243個儲存元件。此避免可能藉由（例如）僅追 蹤達到A狀態之第一個及最後一個A狀態儲存元件而獲得 之不規則結果。此外，應注意，具有基於一已用於一狀熊 之驗證位準之一檢驗點而非添加額外檢驗點及驗證位準將 更容易。然而，可能使用不對應於一資料狀態之—檢驗 點。此外，一般而言，該技術可應用於每胞裝置兩個、三 個或更多個位元。 每一不同之臨限電壓範圍皆對應於該組資料位元之預定 值。程式化為儲存元件中之資料與該儲存元件之臨限電壓 148040.doc -24- 201103027 具體關係相依於針對儲存元件採用之資料編碼 =二個實施例t，使用—格雷碼指派方案將資料值 拍派至該專fts限電壓範圍，以一… 在净動閘極之臨限電壓 錯玦地移位至其相鄰實體狀 4叮將僅影響一個位元。一 個貫例將「1 1」指派至臨限Φ M ~ J守曰派至L限電壓範圍E(狀態E)，將「10」 指派至臨限電壓範圍A(狀態 y將 00」指派至臨限電壓 範圍B(狀態B),將「扣，ρ ε私 」曰派至L限電壓範圍C(狀態C)。 然而，在其他實施例甲，不使用格 1文用格雷碼。雖然顯示四個狀 態：但本發明亦可與包含其中包含多於或少於四個狀態之 多態結構之其他多態結構一起使用。 -亦提供三個讀取參考電壓Vra、v^Vrc以用於自儲存 兀件讀取資料。藉由測試一既定儲存元件之臨限電壓係高 於還是低於Vra、Vrb及Vrc，該系統可確定儲存元件所處 之狀態（例如，程式化條件）。 進一步地，提供三個驗證參考電壓Vva、Vvb&Vvc。在 將儲存元件私式化為狀態A時，該系統將測試彼等儲存元 件是否具有大於或等於Vva之一臨限電壓。在將儲存元件 程式化為狀態B時，該系統將測試該等儲存元件是否具有 大於或等於Vvb之臨限電壓。在將儲存元件程式化為狀態 C時°亥系統將確定儲存元件是否使其臨限電壓大於或等 於 Vvc。 在稱為全序列程式化之一個實施例中，可將儲存元件自 已抹除狀態E直接程式化為經程式化狀態a、b或c中之任 一者。舉例而言，將被程式化之一儲存元件群可首先被抹 148040.doc • 25- 201103027 除以使得該群中之所有儲存元件皆處於已抹除狀態E中。 然後將使用例如圖13中之控制閘極電壓序列所繪示之一系 列程式化脈衝將儲存元件直接程式化為狀態A、Β或c。在 將某些儲存元件自狀態E程式化為狀態A之同時，將其他 儲存元件自狀態E程式化為狀態b及/或自狀態β程式化為狀 態C。當在WLn上自狀態ε程式化為狀態c時，至WLn_ j下 方之毗鄰浮動閘極之寄生耦合量達到一最小值，此乃因 WLn下方之浮動閘極上之電荷量之改變與在自狀態E程式 化為狀態A或自狀態E程式化為狀態B時電荷之改變相比係 最大的在自狀態E程式化為狀態B時，至她鄰浮動閘極之 耦合量較少。在自狀態E程式化為狀態人時，該耦合量甚 至進一步減少。 圖9圖解說明程式化一多態儲存元件之一兩遍式技術 一貫例，S亥多態儲存元件儲存兩個不同頁（一下部頁及 上部頁)之資料。藉由自圖8重複臨限電壓分佈800、802 804及806來繪示四個狀態。此等狀態及其所表示之位 係：狀態E⑴）、狀態A⑽、狀態B(〇〇)及狀態c(〇i)。 於狀態E’兩個頁皆儲存一 Γ1」。針對狀態a，該下部 儲存-「0」且該上部頁儲存“ ％。針對狀態B，兩 頁皆儲存「0」。對於狀態c，下部頁儲存q」且上部 儲存「〇」。應注意，儘管已為每一狀態指派特定位元 樣’但亦可指派不同之位元型樣。 於-第-遍程式化中，根據將程式化至下部邏輯頁中」 位元來歧該儲存元件之臨限電壓位準。若彼位元係一; 148040.doc -26· 201103027 輯「1」’則該臨限電壓不改變，此乃因其因先前已被抹 除之結果而處於恰當狀態中。然而，若將被程式化之位元 糸L輯0」，則δ亥儲存元件之臨限位準增加至狀態A， 如箭頭900所示。此終止第一遍程式化。 於第一遍程式化中，根據正程式化至上部邏輯頁中之 位元來設定儲存元件之臨限電壓位準。若上部邏輯頁位元 將錯存-邏輯「！」，則不發生程式化，乃因儲存元件係 相依於下部頁位元之程式化而處於狀態£或A(其二者皆攜 =^部頁位兀「lj)中之-者。若該上部頁位元將成為 -邏輯「0」，則移位該臨限電壓。若該第一遍導致儲存 元件保持在已抹除狀態』中’則在第二階段中程式化該儲 存元件，以使得將臨限電壓增加至在狀態c内，如箭頭92〇 所繪不。若該儲存元件作為第—遍程式化之—結果而被程 式=為狀態A ’則在第二遍中進—步程式化該儲存元件以 使得將臨限電壓增加至在狀態』内’如箭頭9ι〇所繪示。該 第-遍之結果係將該儲存元件程式化為經指定以針對上部 頁儲存-邏輯「〇」而不改變下部頁之資料之狀態。於圖8 及圖9兩者中，耗合至眺鄰字線上之浮動閘極 最終狀態。 里和依於 貫施例中，若寫入足夠資料以填滿一整個頁，則 可°又置$統來執行全序列寫入。若針對一全 热咨也1 只木舄入足 之次杜’則該程式化程序可程式化下部頁，從而用所接收 化行程式化。在接收到後續資料時，系統則將程式 。頁。於再-實施例中，該系統可在程式化下部頁之 148040.doc -27· 201103027 模式下開始寫入，且若隨後接收到足以填滿—整個字線 (或其大部分）之儲存元件之資料時則轉換至全序列程式化 模式。 若如本文論述追蹤該A狀態以確定一自然臨限電壓分 佈，則分佈803可表示NH@A狀態儲存元件何時已達到a狀 態，且分佈805可表示N2個A狀態儲存元件何時已達到a狀 態’或另-選擇係，N1(或某一其他數目)個或更少個綠 態儲存元件何時尚未達到A狀態。 圖l〇a至圖10c揭示用於程式化非揮發性記憶體之另一程 序，其藉由針對任-特定儲存元件在針對先前頁寫入至田比 鄰儲存元件後㈣於-特定胃寫人職特㈣存元件來降 低浮動閘極至浮動閘極搞合之效應。於—個實例性實施方 案中’非揮發性料元件使用四個資料狀㈣存每儲存元 件兩個資料位元。舉例而言，假設狀態E係已抹除狀態， ▲狀〜、A B及C係經程式化狀態。狀態£儲存資料11。狀 態A儲存資料〇卜狀態B儲存資料1()。狀態c儲存資料⑽。 此係非格雷編碼之-實例，0因兩個位元皆在毗鄰狀態A 與B之間改變。亦可使用資料至實體資料狀態之其J編 碼。每-儲存元件儲存兩個資料頁。出於參考目的，此等 資料頁將被稱為上部頁及下部頁；然而亦可賦 他標記。參ag狀能Δ 、 狀態Α，上部頁儲存位元〇且下部頁儲存位元 參…狀慼Β，上部頁儲存位元1且下部頁儲存位元 照狀態C，兩個頁皆儲存位元資料〇。 參 該程式化程序係-兩步式程序。在第—步驟中，程式化 I48040.doc •28· 201103027 下部頁。若該下部頁將保持資料！，則該儲存元件狀態保 持為狀態E(分佈1000)。若該資料將被程式化為〇 ,則該儲 存元件之電壓之臨限值升高以使得將儲存元件程式化為/狀 態B’（分佈1〇1〇)。因此，圖10a顯示儲存元件自狀態E至狀 態B1之程式化。狀態B，係一臨時狀態b ;因此，驗證點被 繪示為Vvb，，其低於Vvb。通常，該字線上之約—半儲存 元件將保持為狀態E，且一半將被程式化為狀態Β·。 若如本文論述追縱該Β，狀態以確定一自然臨限電塵分 佈，則分佈1011可表示Ν1個Βι狀態儲存元件（儲存下部頁 位元0)何時已達到B，狀態。已達到B，狀態之該1^1個以狀態 儲存元件係由分佈1011之區域1〇2〇(圖1〇d)表示。分佈ΙΟ。 可表不N2個B’狀態儲存元件何時已達到B，狀態。已達到該 B’狀態之該N2個B，狀態儲存元件係由分佈1〇13之區域1〇3〇 表不（圖10e)。另一選擇係，尚未達到B，狀態之NH@或某一 其他數目個B'狀態儲存元件係由分佈1〇13之區域1〇4〇表示 (圖10 f)該專B狀態儲存元件意欲在第一遍程式化中被程 式化為B’狀態，且隨後在第二遍程式化中被程式化為B或C 狀態。該B’狀態係一中間或臨時狀態之一實例，其不表示 具有至少一個資料位元之一資料狀態。 於一個實施例中，在將一儲存元件自狀態E程式化為狀 態B’之後’該儲存元件在NAND串中之相鄰儲存元件 (WLn+Ι)將隨後相對於其下部頁被程式化。舉例而言回 顧圖2 ’在程式化儲存元件106之下部頁之後，將程式化儲 存兀件104之下部頁。在程式化儲存元件104之後，若儲存 148040.doc •29· 201103027 元件104具有自狀態E升高至狀態B,之一臨限電壓，則浮動 閉極至浮動閘極耦合效應將使儲存元件106之視在臨限電 壓升高。此將具有將狀態B，之臨限電壓分佈加寬至如圖 i〇b之臨限電壓分佈1012所繪示之臨限電壓分佈之效應。 在程式化上部頁時，將修正臨限電壓分佈之此視在加寬。 如分佈1002所繪示，亦可在一較低程度上加寬該£狀態。 圖繪示程式化該上部頁之程序。若該儲存元件處於 已抹除狀態E且上部頁將保持為丨，則該儲存元件將保持為 狀態E(分佈1002)。若該儲存元件為狀態E且其上部頁資料 將被程式化為〇，則該儲存元件之臨限電壓將被升高以使 得储存元件處於狀態A(分佈麵）。若該儲存元件處 間臨限電壓分佈1012且上部頁資料將保持^，則該儲存 元件將被程式化為最終狀態B(分佈刚6)。若該儲存元件 處於中間臨限電壓分佈1〇12且上部頁資料將變為資料〇, 則該儲存元件之臨限電壓.將被升高以使得儲存元件為狀態 C(分佈1008)。通常，兮·念嫂μ + 石a子線上之約四分之—儲存元件將 自狀態B’被程式化為狀態B，且該字線上之約四分之一儲 存元件將自狀態B，被程式化為狀態c。 由圖1〇a至圖1〇c所繪示之程序降低浮動間極至浮動間極 耦合之效應’乃因僅相鄰儲存元件之上部頁程式化將對一 既定儲存兀件之視在臨限電壓 宏，、有政應。一替代狀態編 碼之-貫例係在上部頁資料係—"自分佈咖移至狀能 c’且在上部頁資料係一0時移至狀態b。 〜 雖然圖心至圖⑹提供相對於四個資料狀態及兩個資料 148040.doc 30· 201103027 頁之一實例，但所教示之概念亦可應用於具有多於或少於 四個狀態及多於或少於兩個頁之其他實施方案。舉例而 言’當前正計劃或生產具有每儲存元件八個或十六個狀態 之記憶體裝置。 圖η係NAND串之一橫截面圖，錢示通道推進。該橫 截面繪示一控制閘極（CG)或延伸跨越多個儲存元件之選定 字線·。每一儲存元件包含一浮動間極㈣X例如，阳 1102、1HM及11〇6)，該浮動閘極在（通常）—p井中之基板 之-各別通道區域1108、111〇、1112上方。每一通道區係 一 NAND串之一部分，其可顯現為自頁面出來。 如上文結合圖3提及，未選定财則_中之儲存元件在程 式化操作期間使其通道推進以抑制程式化且因此避免程式 干擾。推進通常係藉由施加—通過電壓至未選定字 線同時施加-程式電壓外帥至一選定字線來實現…較 高Vpass以-較低敏感性與程式干擾相關、然而，不 能過高，否則其將程式化未選定NAND串。推進會藉由降 低跨越浮動閘極之電壓而抑制—浮動閘極之程式化。 圖12a將冑道推進電位繪示為通過電壓與溫度之—函 數。該水平㈣示施加至未選定字線之-通過電屋 (Vpass) ’且g直轴綠示—受抑制/經推進通道之—通道推 、電位（Vboost)。3亥通道推進電位相依於相鄰通道之電位 :及純於Vpasse如本文提及…較高—般而言與 較π Vboost相關。推進亦具有一強的溫度相依性。在高 溫處’推進更困難，且通道電位由於該通道中之一高的反 148040.doc -31. 201103027 偏壓洩漏電流而在一較低位準處飽和。在低溫處，反偏壓 洩漏電流低得多，因此情況得以改良且可達成一較高 Vboost。曲線1204、1206及1208分別表示針對低溫、室溫 及高溫之一 Vboost對Vpass關係。可使用（例如； 之一溫度範圍。因此，在較高溫度處針對一既定乂芦“之 Vboost較低。 圖12b將對程式干擾之一敏感性繪示為自然臨限電壓分 佈之一函數。在NAND快閃記憶體繼續按比例縮小時，程 式干擾變得更難控制。程式干擾之一個原因係較寬之自然 臨限電壓分佈，其由於_•更嚴重之短通道效應而可見於按 比例縮小之儲存元件處。—較寬之自然臨限電壓分佈指示 在快速及慢速儲存元件之間存在-較大之程式化速度差， 導致具有已抹除狀態或其他程式化干擾失敗之可能性增 加。-般而言’如圖12b中所指$’對程式干擾之敏感二 (例如，程式干擾將發生之機率或可能性）係、與自然臨限電 壓分佈相關。 圖^將一自然臨限電壓分佈繪示為將⑽個儲存元件程 式化至-驗證位準戶斤需之—程式化脈衝數目聰盘將 N謂個儲存元件程式化至該驗證位準所需之—㈣ 衝數目湖侧 ΡΡΝ,ΡΡ.^ 較尚之自然臨限電壓分佈相關。 二：對程式干擾之一敏感性搶示為_溫度函數1 於W隨溫度升高而使通道推進減小之原因，較高溫度係 I48040.doc -32· 201103027 與對程式干擾之一較高敏感性相關。溫度範圍可被分類為 Τ1與丁2之間的一低範圍、Τ2與Τ3之間的一令等範圍、及 Τ3與Τ4之間的一高範圍。 圖12e將對程式干擾之一敏感性繪示為字線位置之一函 數。程式干擾更嚴重地出現在具有一寬的自然臨限電壓分 佈及低通道推進電位之字線上。於某些情形中，特定字線 可比相鄰字線具有更多程式干擾失敗，即使推進係類似 的。例如，此可係由於製造記憶體裝置所使用之微影製程 而具有一較窄控制閘極之某些字線。一較寬之控制閘極寬 度導致一較寬之自然臨限電壓分佈寬度，及對程式干擾之 較高敏感性。一個方法係針對每一字線量測對程式干擾之 敏感性。 此外，如圖12e中繪示，與該組字線之源極側相比相對 接近於一汲極側之字線可由於減小之通道推進而對程式干 擾具有一更而敏感性。具體而言，該通道在所選定字線係 一汲極側字線而非一中間字線或源極側字線時通常可更早 地飽和。例如，針對其中在程式化脈衝期間將諸如〇、等 隔離電壓施加至選定字線之一源極側上之至少一個字線 之某些推進方案，此係為真。該隔離電壓使通道之源極側 與汲極側斷開，且在該汲極側程式化期間，該通道電容可 變得較小’因此推進較低。 於此實例中，假設存在32個字線，針對Wl〇與WLx-1之 間的字線指示對程式干擾之一較低位準之敏感性，且針對 WLx與WL3 1之間的字線指示對程式干擾之一較高位準之 148040.doc -33- 201103027 敏感性。WLx可藉由測試來識別。另一可能之方法指示對 WLx與WL3 1之間的程式干擾之敏感性之一逐漸增加。另 可此方法針對可能不遵循一連續或經良好調整之圖案之 每一個別字線提供一經量測敏感性。 可針對不同字線使用不同的程式干擾預測標準，並針對 在程式化期間具有低通道推進之字線使得該標準更嚴格。 另一選項係僅預測在程式化期間具有最低通道推進且對程 式干擾失敗最敏感之字線（諸如WLx至WL31)上之程式干 擾。於此情形中，預測程式干擾係針對選定數目個汲極側 字線執行一預防性措施，但不針對一區塊中之其他字線。 圖12f繪示可被設定為對程式干擾之敏感性之一函數之 一通過電壓。如下文結合圖14與圖15進一步論述，Vpass 可與所確定之對程式干擾之敏感性成比例增加。 圖13繪示一程式化操作中之程式化脈衝。大體而言，一 程式化操作可涉及將一脈衝列施加至一選定字線，其中該 脈衝列包含程式化脈衝後跟一或多個檢驗脈衝。應注意， 一程式化脈衝可具有任一數目個不同波形形狀。圖中繪示 一方波形，但諸如一多層形狀或一傾斜形狀等其他形狀亦 有可能。脈衝列1300包含一系列程式化脈衝13〇5、131〇、 1315、1320、1325、1330、1335、134〇、1345、135〇、 1355、1360、1365、1370、1375、，其分別在時間 〇至 U5處施加至選擇用於程式化之—字線。於一個實施例 中，程式化脈衝具有一電壓vPGM，該電壓自12 v開始並針 對每一連續程式化脈衝以（例如）0.5 V之增量增大直至達到 148040.doc •34· 201103027 (例如）20至25 V之一最大值為止。在該等程式化脈衝之間 係若干個驗證脈衝’例如三個驗證脈衝，其係用於一驗證 操作中。於某些實施例中，可存在用於資料正被程式化為 之每一狀態（例如，狀態A、B及C)之一驗證脈衝。於其他 實施例中 可存在更多或更少個驗證脈衝 每一經中之驗 證脈衝可具有振幅Vva、Vvb及VVC(圖9)，或（例如）可使用 具有一振幅Vvb，之一個驗證脈衝（圖10a)。實例性驗證脈衝 13 06跟隨程式化脈衝13〇5。 如結合圖8、9及10a所提及，正被程式化為—選定狀態 (稱為一追蹤狀態）之儲存元件可經追蹤以確定該等儲存元 件之某一部分何時首先達到追蹤狀態。此外，可識別及記 錄對應之程式化脈衝數目。舉例而言，達到追蹤狀態之ni 個該等追蹤狀態儲存元件需要PPN丨=8個脈衝，且達到追 蹤狀態之N2個該等追蹤狀態儲存元件或（另一選擇係）尚未 達到追蹤狀態之N1 (或某一其他數目）個或更少個A狀態儲 存元件需要PPN2=14個脈衝（6個額外脈衝）》例如，可自 PPN2-PPN1確定諸如在一特定字線上之該組儲存元件之一 自然臨限電壓分佈。另一選擇係，可識別及記錄該等程式 化脈衝之振幅，且可自該振幅差確定自然臨限電壓分佈。 脈衝數目PPN1及PPN2指示該系列13〇〇程式化脈衝中相關 聯程式化脈衝之各別順序位置。 在程式化上部頁及下部頁之資料時，脈衝列13〇〇可作為 一第一系列之程式化脈衝施加一第一時間以程式化下部 頁，且作為一第二系列之程式化脈衝施加一第二時間以程 148040.doc •35- 201103027 式化上部頁。 圖14係闡述一種用於程式化非揮發性記憶體之方法之一 概述之一個實施例之一流程圖。如本文提及，對一字線上 之一組儲存元件之程式干擾之敏感性係受抑制通道中之推 進電位之一函數。每一通道係與一 NAND串相關聯，其中 該NAND串中定位有該選定字線上之一各別儲存元件。然 而，由於推進係受限的，則仍可發生程式干擾。因此，預 測程式干擾之可能性、使用自然臨限電壓分佈及其他因 素、及實施預防性措施以減少程式干擾之可能性可係有益 的0 於一實例性程式化技術中，在步驟14〇〇處，一第一程式 化Ps丨又係針對一組儲存元件（例如針對與一選定字線相關 聯之儲存元件）進行程式化。該第一程式化階段可涉及程 式化一下部頁資料。在步驟1402處，偵測自然臨限電壓分 佈寬度。在步驟1404處，此資訊（視情況地與溫度及字線 位置一起）用於確定該組儲存元件對程式干擾之敏感性程 度。舉例而言，可基於自然臨限電壓分佈、溫度及/或字 線位置為該組儲存元件提供一得分或其他度量。然後可比 車乂垓得分與不同臨限值，以將敏感性程度歸類。基於對程 式干擾之敏感性程度，可在程式干擾出現之前選擇及實施 一預防性措施’以降低其確實發生之可能性。 敏感性度量可係基於如PPN2-PPN1表示之自然臨限電 壓分佈，其中視情況調整溫度及字線位置。舉例而言，於 圖13中，ppn2-PPN1 = 14-8=6或6個點。此外，參照圖i2d， 148040.doc -36 - 201103027 若溫度在一規定高範圍中則該點得分可增加（例如）丨點，且 若溫度在一規定低範圍中則可降低（例如）丨點，或若溫度在 一規定中等範圍中則不改變《參照圖12e，若字線足夠地 接近一組字線之沒極側（例如WLx或更高）則該點得分可增 加（例如）1點’或若該字線不足夠接近該組字線之汲極側則 不改變。 在敏感性度量分別在一第一、第二、第三或第四範圍之 值中時，可指示對程式干擾之一低、中等、高或極高之敏 感性。該敏感性度量（SM)之一實例性分解係：— 低敏感性’ 3<SM;$6—中等敏感性，6<SM$9—高敏感性， 及0<9SM—極高。使用敏感性之四個類別作為一實例。亦 可使用兩個或更多個類別。此外，該等度量得分僅係圖解 說明。針對一組特定儲存元件之最佳實際度量可藉由測試 來確疋。類似地，基於溫度及字線位置之調整可針對一組 特定儲存元件而最佳化。 於步驟1406處，針對對程式干擾之一低敏感性，可在無 任何預防性措施之情況下針對該組儲存元件執行一第二程 式化階段（步驟1414)。該第二程式化階段可涉及發生在第 一程式化階段之後的程式化。舉例而言，在圖13中，第— 程式化階段發生在自tl至恰好tl5之前，於此情形中第二程 式化階段可涉及在tl5處開始繼續施加程式化脈衝。針對 直接序列程式化（諸如在圖8巧），在程式化期間將脈衝列 1300施加至儲存元件一次。於此情形中，在⑴處開始之 程式化脈衝允許完成至所有狀態之程式化。 148040.doc -37· 201103027 在圖9至圖10c之兩遍式程式化中，在第一遍中針對下部 頁資料施加一次脈衝列，且在一第二遍中針對上部頁資^ 施加-第二次脈衝列。目此’在tl5處開始之程式化脈衝 允許完成下部頁之程式化。隨後，在不重複確定對程式干 擾之敏感性且無預防性措施之情況下，藉助一新脈衝列程 式化該上部頁。該記憶體裝置記住在其完成對該組儲存元 件之程式化衫需要任何預防性措施。當在_稍後時間處 藉助新資料再次程式化該組儲存元件時，可重新確定對程 式干擾之敏感性，73因諸如溫度等因素可能已改變。依據 處理時間確定對程式干擾之敏感性之成本係微不足道的。 於步驟1408、1410、1412處，存在對程式干擾之__中 等、高或極高之敏感性，於此等情形中實施一預防性措施 (步驟1415)。針對對程式干擾之-中等敏感性⑽8)，可 藉助-預防性措施（諸如增加Vpass)為該組儲存元件執行第 二程式化階段(步驟1416)。例如，Vpass可增加至—預定位 準。可自測試確定-最佳位準。於另-可能方法中，將 Vpass增加一量，該量與對程式干擾之敏感性程度成比例 (見圖120。該記憶體裝置記住在其完成該組儲存元件之程 式化時實施該預防性措施。程式化可針對—下部頁及/或 上部頁藉助該預防性措施而自程式化程序中確定對程式干 擾之敏感性之該點處繼續。於另—可能方法中，可在不實 =防性措施之情況下完成對-下部頁之程式化。然後在 程式化忒上部頁之同時實施該預防性措施。 在步驟刚處，㈣對程式干擾之-高敏感性，可完成 148040.doc •38· 201103027 ===之程式化，且該預防性措施係玫棄對其中 =化下：頁(步驟1418)之同―組儲存元件上之一上部 :枓之程式化。應注意，可幾乎在確定對程式干擾之敏 同時完成對下部頁資料之程式化，以使得通常可相 對快速地完成程式化。舉例而言，在確定對㈣干擾之敏 感性時可能已完成對95%之追蹤狀態儲存元件之程式化， 以使得僅5%之追蹤狀態儲存元件需要Μ程式化。該下 部頁之程式化可藉助或不藉助一預防性措施(諸如一增加 之Vpass)來完成。 放棄對同-組儲存元件上之上部頁f料之程式化之一個 原因係該選定字線之—或多個上部頁需要更高振幅之程式 化脈衝’ 75因其正程式化為更高Vth位準。此可容易地導 致程式干擾。避免較高純程式化脈衝會降低程式干擾之 可能性。而是，可將上部頁資料程式化至其中下部字線被 程式化之同-區塊或甚至一不同區塊中之另一字線。此導 致將下部頁及上部頁之二進制資料程式化至不同字線。其 他字線可在其對程式干擾之敏感性不過於高時用於多位準 資料’以使得在1¾ 一區塊中出現二進制及多位準儲存元件 一者。舉例而5，在圖9之程式化方案中，下部頁資料使 用分佈800及802。若不在與下部頁相同之字線上程式化上 4頁資料，則不在彼字線上使用分佈8〇4及8〇6。而是，在 另子線上使用分佈8 04及806。類似地，在圖i〇a至圖1〇c 之私式化方案中’下部頁資料使用分佈丨〇〇2及丨〇丨2。若不 在與下部頁相同之字線上程式化上部頁資料，則不在彼字 148040.doc -39- 201103027 線上使用分佈1004、1006及1〇〇8。 仍參照圖14，在步驟1412處，針對對程式干擾之一極高 敏感性，可實施一預防性措施，諸如立即終止對該組儲存 元件之程式化，以使得不發生該區塊之任何進一步程式化 (步驟1420)。該特定區塊中之其他字線上已被程式化之儲 存元件可保持被程式化，或可將其資料程式化至另一區 塊，且宣告整個特定區塊不可用。 應注意，圖14之程序可針對每一字線單獨地執行。一區 塊中之不同字線可由於字線位置、不完美微影之效應及其 他因素而對程式干擾具有不同程度之敏感性。結果，可在 不同字線上實施不同的預防性措施，且某些字線上可實施 有預防性措施而其他字線上不實施。另—選項係僅在在程 式化期間具有最低通道推進且對程式干擾失敗最敏感之字 線（諸如WLx至WL31)上預測程式干擾（例如，使用步驟 ^们及丨⑽句。於此情形中，不針對WL〇至WLx心確定 式干擾之敏感性。 圖15係闡述一種用於程式化非揮發性記憶體之方法之一 個實施例之-流程圖。於-個實施方案中，儲存元件係在 程式化之前被抹除（以區塊為單位或以其他單位）。在步驟 1500中，由控制器發出一「資料載入」命令且由控制電路 5H)接收輸入。在步驟15〇2中，將指定頁位址之位址資料 自控制器或主機輸入至解碼器514。在步驟15〇4中，針對 已定址頁將-頁程式資料輸入至一資料緩衝器以供程式 化。在分別程式化上部頁及下部頁資料日寺，可（例如）起始 148040.doc •40· 201103027 地輸入一下部頁資料。將彼資料鎖存於恰當組鎖存器中。 在步驟1506中，由控制器向狀態機512發出一「程式化」 由°玄私式化」命令觸發後，使用圖13之施加至恰當選 定字線之脈衝列1300之步進程式化脈衝將在步驟15〇4中鎖 存之資料程式化至由狀態機512控制之選定儲存元件中。 具體而言，在步驟1508中，將程式電壓¥剛初始化至開始 脈衝（例如，12V或其他值），且將由狀態機512維持之一程 j化汁數時C)初始化為〇。在步驟151()巾，將―旗標設 二，，4旗^日不是否已確^對程式干擾之—敏感性（旗 ==〇為未確定，旗標=】為已確定）。在步驟如處將一程 式化脈衝施加至選定字绩 聯之計3 程式化與該選定字線相關 ^ ^ _指示應程式化對應儲存元件之邏輯 地另::一！定資料鎖存器中，則將對應位元線接 料狀態中之邏輯右「㈣示對應館存元件應保持在其當前資 k輯lj儲存於該特定鎖在 位元線連接幻.⑴鎖存151則將對應 #㈣1514中’在_驗證操料驗 感。若_到—選定储 二储存-件之狀 位準，則將儲存於對應資料鎖存二臨限電壓已達到恰當 厂1」。若偵測到該臨把信蛩厭°之貧科改變為一邏輯 j "茨a™服值電屨片去、去，， 改變儲存於對應資料 D達到恰當位準，則不 式化其對應資料鎖存 Λ廿态笮儲存有一 $ 線。在所有資料鎖存 廿益白儲存邏輯「j …一 抖鎖存器令之資料。以此方式，無需程 邏輯「 之一位元 時’狀態機（經由 148040.doc -41. 201103027 \ 4或連接類型之機構）知曉所有選定儲存元件已被程 式化。 在决策步驟1516處’若旗標=〇，則執行步驟1517，其中 計數維持為已達到及/或尚未達到一追縱狀態之一驗 儲存元件數目（諸如在Α狀態係追縱狀態時之圖8 ' 中之驗證位準Vva ’或在B，狀態係追縱狀態時之圖lGa中之· 驗也位準VVb')。在步驟1518處’在N1個儲存元件達到追 ㈣態之驗證位準時識別及儲存該程式化脈衝數目 (Ό在步驟1520處，在N2個儲存元件達到追縱狀離之 驗證位準時或（另一選擇係）N1(或某一其他數目）個或^少 個追蹤狀態儲存元件尚未達到追縱狀態時儲存該程式化脈 衝數目（PPN2)。步驟ι517、1518及152〇可連同步驟i5i4來 執行。 在決策步驟1522處，若已識別PPN2，則執行步驟 1524。步驟1524基於ppN2_ppN1A (視情況地）字線位置及 溫度來確定對程式干擾之一敏感性。基於該敏感性程度， 可遵循三個路徑中之一者。步驟1526包含在無預防性措施 之情況下繼續程式化。步驟1528包含在有一預防性措施之 情況下繼續程式化’且步驟1532包含基於對程式干擾之敏 感性來確定預防性測試，諸如使用一較高Vpass，或放棄 上部頁資料之程式化❶步驟1530包含立即終止程式化，諸 如針對整個區塊。在步驟1 534處將該旗標設定為丄。 在決策步驟15 3 6中，做出關於是否所有資料鎖存器正儲 存邏輯「1」之一檢驗。若所有資料鎖存器正儲存邏輯 148040.doc • 42. 201103027 1」，則該程式化程序完成且成功，此乃因所有選定儲 存元件已經程式化且經驗證。舉例而言，已程式化所有下 頁 > 料或所有上部頁資料。或者，針對直接序列程式 化，已程式化所有資料。在步驟1538中報告一「通過」狀 態。在某些實施例中，即使並非所有選定儲存元件已被驗 e為經程式化，亦認為該程式化程序完成且成功。在此一 凊形令，由於不足之經程式化儲存元件而可在後續讀取操 作期間發生錯誤。然而，可藉由Ecc校正此等錯誤。 在步驟1536中，若確定並非所有資料鎖存器皆儲存邏輯 「1」，則該程式化程序繼續◦在某些實施例中，即使並 非所有資料鎖存器皆儲存邏輯「丨」，該程式化程序亦停 止。在決策步驟1540中，對照一程式化限制值pCmax來檢 驗程式化計數器PC。一程式化限制值之一個實例係2〇;然 而，亦可使用其他數值。若p〇Pcmax，則該程式化程序 已失敗且在步驟1542中報告一 「失敗」狀態。若 PC<Pcmax，則在步驟1544處，以步長大小增加VpGM，且 將PC遞增1。然後該程序循環回至步驟1512以施加下一程 式化脈衝。然後程式化如本文論述而繼續，其中若適用則 實施一預防性措施。 在決策步驟1516處在旗標=1之情況下，則接下來執行驗 證決策步驟1536，乃因無需重複確定對程式干擾之敏感 性。 在決策步驟1522處，若尚未識別ppN2，則執行驗證決 策步驟1536’乃因尚且不能確定對程式干擾之敏感性。 148040.doc -43- 201103027 如可見，在本文中之一個實施例中提供一種用於操作非 揮發性儲存元件之方法，其包含：⑷藉由將一第—系列之 程式化脈衝施加至該非揮發性儲存系統中之一儲存元件區 塊中之-選定字線來執行一第一程式化階段，其中該敎 字線與該區塊之選定儲存元件通信。該方法進_步包含： (b)確定該等選定儲存元件之—第—部分之臨限電壓何時超 出一驗證位準，且識別該第—㈣中之—相關聯程式化脈 衝’⑷確定該等選㈣存元件中之—第二部分之臨限電壓 何時超出該驗證位準，且識別該第_系歹”之一相關聯程 式化脈衝’⑷至少部分地基於料相關聯程式化脈衝確定 是否已指示用崎低料選定儲存元件巾之—程式干擾機 率之-預防性措施’及⑷若已指示該預防性措施則實施該 預防性措施。 於另-實施例中，一非揮發性儲存系統包含一組儲存元 件、與該㈣存元件通信之—組字線、及與該組字線通信 之：或多個控制電路。該一或多個控制電路：⑷藉由將一 第一系列之程式化脈衝施加至該非揮發性儲存系統中之一 儲存元件區塊中之一選定字線來執行一第一程式化階段， ()確定„亥等選疋儲存兀件之一第一部分之臨限電壓何時超 出-驗證位準’且識別㈣—系列中之_相關聯程式化脈 衝，⑷確定該等選定儲存Μ中之―第二部分之臨限電壓 何時超出該驗證位準，且識別該第一系列中之一相關聯程 2脈衝’⑷至少部分地基於該等相關聯㈣化脈衝來確 定是否已指示用以降低該等選定儲存元件中之一程式干擾 148040.doc -44- 201103027 機率之—預防性措施，及（e)在指示該預防性措施時實施該 預防性措施。 在另—實施例中，一種用於操作非揮發性儲存器之方法 0 3 . 0)藉由將一第一系列之程式化脈衝施加至該非揮發 性儲存系統中之一儲存元件區塊中之一選定字線來執行一 第一程式化階段，其中該選定字線與該區塊之選定儲存元 件通信’（b)基於該第一程式化階段來特徵化該選定儲存元 件之一自然臨限電壓分佈，（c)至少部分地基於該特徵化來 確定該等選定儲存元件對程式干擾之敏感性程度，及（句基 於°亥敏感性程度實施來自複數個可用預防性措施中之一選 定預防性措施。 於另一實施例_，一非揮發性儲存系統包含：包含選定 儲存元件之一儲存元件區塊、與該組儲存元件通信且包含 與該等選定儲存元件通信之一選定字線之一組字線、及與 該組字線通信之一或多個控制電路。該一或多個控制電 路.（a)藉由將一第一系列之程式化脈衝施加至該選定字線 來執行一第一程式化階段，（b)確定該等選定儲存元件之一 第一部分之臨限電壓何時通過一驗證位準，並識別該第一 系列中之一相關聯程式化脈衝，（0確定該等選定儲存元件 中之一第二部分之臨限電壓何時通過該驗證位準，並識別 °玄第系列中之—相關聯程式化脈衝，（d)至少部分地基於 該等相關聯程式化脈衝之脈衝數目之間的一差（其中該等 脈衝數目指示該第-㈣之程式化脈衝中之相關聯程式化 脈衝之各別順序部分）來確定是否指示用以降低該等選定 148040.doc •45- 201103027 儲存元件中之一程式干擾機逢 馒機辜之一預防性措施，及〇)若指 示該預防性措施則實施該預防性措施。 亦可提供用於執行本文所裎 4 乂所知供方法之對應方法、系統及 電腦可讀或處理器可讀儲存裝置。 出於圖解說明及闡述之目 <目的，上文已對本發明進行了詳 闡述本文不思奴包羅無遺或將本發明限制於所揭示之 精確形式。根據上文之教示亦可作出諸多修改及變化形 式1擇㈣述之實施例旨在最好地闡釋本發明之原理及 其實際應用’以因此使得熟習此項技術者能夠在各種實施 例中並藉助適合於所涵蓋之特定使用之各種修改更好地利 用本u。本發明之範相由隨附巾請專利範圍來界定。 【圖式簡單說明】 圖la係一 NAND串之一俯視圆。 圖lb係該NAND串之一等效電路圖。 圖2係該NAND串之一橫截面圖。 圖3係繪示三個]^八]^1)串之一電路圖。 圖4係一 NAND快閃儲存元件陣列之一方塊圖。 圖5係使用單個列/行解碼器及讀取/寫人電路之—非揮發 性δ己憶體系統之一方塊圖。 圖6係繪示一感測區塊之一個實施例之一方塊圖。 圖7圖解說明針對一全位元線記憶體架構或針對一奇偶 記憶體架構將一記憶體陣列組織成區塊之—實例。 圖8繪不一組實例性臨限電壓分佈及一遍式程式化。 圖9繪示一組實例性臨限電壓分佈及兩遍式程式化。 148040.doc -46- 201103027 圖⑽至圖…顯示各種臨限電壓分佈且闊 式化非揮發性記憶體之程序。 種用於穿 圖崎圖崎一步詳細綠示來自圖心之分佈。 圖11係NAND串之—橫截面圓，且繪示通道推進。 圖12a繪示一通道推進電位作為通過電壓及溫度之一函 數。 圖⑽將對程式干擾之—敏感性繪示為自然:臨限電壓分 佈之一函數。 圖12c將-自f然臨限電壓分佈繪示為程式化職儲存元 件至一驗證位準所需之一程式化脈衝數目ppN2與程式化 N1 <N2個儲存元件至該驗證位準所需之一程式化脈衝數目 PPN1<PPN2之間的一差之一函數。 圖12d將對程式幹擾之一敏感性繪示為一溫度函數。 圖12e將對程式干擾之一敏感性繪示為字線位置之一函 數。 圖12 f繪示可被設定為對程式干擾之敏感性之一函數之 一通過電壓。 圖13繪示一程式化操作中之程式化脈衝。 圖14係闡述一種用於程式化非揮發性記憶體之方法之— 概述之一個實施例之一流程圖。 圖15係闡述用於程式化非揮發性記憶體之一詳細方法之 一個實施例之一流程圖。 【主要元件符號說明】 100 電晶體 148040.doc -47- 201103027 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 選擇閘極 120CG 控制閘極 122 選擇閘極 122CG 控制閘極 126 位元線 128 源極線 130 N+摻雜層 132 N+摻雜層 134 N+摻雜層 136 N+摻雜層 138 N+摻雜層 140 P井區 142 η井區 148040.doc -48- 201103027 144 P型基板 320 NAND 串 321 位元線 322 選擇閘極 323 儲存元件 324 儲存元件 325 儲存元件 326 儲存元件 327 選擇閘極 340 NAND 串 341 位元線 342 選擇閘極 343 儲存元件 344 儲存元件 345 儲存元件 346 儲存元件 347 選擇閘極 360 NAND φ 361 位元線 362 選擇閘極 363 儲存元件 364 儲存元件 365 儲存元件 366 儲存元件 -49 148040.doc 201103027 367 選擇閘極 400 NAND儲存元件陣列 404 源極線 406 位元線 426 汲·極端子 428 源極端子 450 NAND 串 500 感測區塊 510 控制電路 512 狀態機 514 晶片上位址解碼器 515 溫度感測電路 516 功率控制模組 518 線 520 線 530 列解碼器 550 控制器 560 行解碼器 565 讀取/寫入電路 570 感測電路 572 貧料匯流排 580 感測模組 582 位元線鎖存器 590 共同部分 148040.doc •50- 201103027 592 594 596 598 700 710 1100 1102 1104 1106 1108 1110 1112 1204 1206 1208 1300 1305-1375

SGD

SGS

WLO WL1 WL2 WL3 148040.doc 處理器 資料鎖存器 記憶體裝置 記憶體晶粒 奇偶架構 全位元線架構 選定字線 浮動閘極 浮動閘極 浮動閘極 通道區域 通道區域 通道區域 曲線 曲線 曲線 脈衝列 程式化脈衝 選擇線 選擇線 字線 字線 字線 字線 -51-

Claims (1)

1. 201103027 七、申請專利範圍： 1. 一種用於操作一非揮發性儲存系統之方法，其包括： 藉由將一第—系列之程式化脈衝施加至該非揮發性儲 存系統中之一儲存元件區塊中之一選定字線來執行一第 一程式化階段，該選定字線係與該區塊之選定儲存元件 通信； 確定該等選定儲存元件之一第一部分之臨限電壓何時 超出一驗證位準，始_^丨#货 t „ 千並識別δ亥第一系列中之一相關聯程式 化脈衝； 疋該等選义儲存元件之一第二部分之臨限電壓何時 超出該驗證位準，並識別該第一系列中之一相關聯程式 化脈衝； 也基於該荨相關聯程式化脈衝確定是否指示 用以降低該等選定紗六—&丄 選疋储存疋件中之一程式干擾機率之一預 防性措施；及 2. 〇預防性措施，則實施該預防性措施。 如知求項1之方法，其中： 相::證位準係與表示至少-個資料位元之-資料狀態 3. 如請求項1之方法，其中： 該驗證位準俜盥 態相關聯。 表示至少-個資料位元之-中間狀 4. 如請求項1之方法，其中： 該確定是否沪- 曰不Μ預防性措施係至少部分地基於該等 148040.doc 201103027 相關聯程式化脈衝之脈衝數目之間的一差，該等脈衝數 目才曰不在s第U之程式化脈衝中之該等相關聯程式 化脈衝之各別順序位置。 5 ·如清求項1之方法，其中： 該第一程式化階段至少部分地將一下部頁資料程式化 至該等選定儲存元件中；且 該實施該預防性措施包括放棄該選定字線上之一上部 頁資料之程式化’並程式化另一字線上之該上部頁資 料。 6. 如請求項1之方法，其中： «亥實施該預防性措施包括放棄該區塊之程式化。 7. 如請求項1之方法，其中： 在該第-程式化階段期間，將處於一第一位準之通過 電壓施加至與該區塊中之未選定儲存元件通信之未選定 字線；且 該=法進-步包括藉由將一第二系列之程式化脈衝施 加至該選定字線而在該第—程式化階段之後執行一第二 程式化階段，該預防性措施係藉由在該第二程式化階段 中將該等通過電壓之-料增加至高㈣第—位準之一 第二位準來實施。 8·如請求項7之方法，其進一步包括： 至》部分地基於該等相關聯程式化脈衝來確定將該預 防：措施指示至之一程度’該第二位準與該程度成比例 地高於該第一位準。 148040.doc 201103027 9·如請求項7之方法，其中： s亥第一程式化階段將一下部頁資料程式化至該等選定 儲存元件中；且 該第二程式化階段將一上部頁資料程式化至該等選定 儲存元件中。 1〇·如請求項1之方法，其進一步包括： 至少部分地基於該選定字線在該區塊之一組字線中的 —位置來確定是否指示該預防性措施。 U·如請求項10之方法，其中： 在3亥選定字線之該位置在距該組字線之一汲極侧之規 疋數目個字線内時比在該選定字線之該位置不在距該組 字線之該汲極側之該規定數目個字線内時，更強有力地 指示該預防性措施。 12.如請求項1之方法，其進一步包括： 至少部分地基於一溫度來確定是否指示該預防性措 施，在該溫度較高時比在該溫度較低時更強有力地指示 該預防性措施。 13 · —種用於操作一非揮發性儲存系統之方法，其包括： 藉由將一第一系列之程式化脈衝施加至該非揮發性儲 存系統中之一儲存元件區塊中之一選定字線來執行—第 一程式化階段，該選定字線係與該區塊之選定儲存元件 通信； 基於該第一程式化階段來特徵化該等選定儲存元件之 一自然臨限電壓分佈； 148040.doc 201103027 至少部分地基於該特徵化來確定該等選定儲存元件對 程式干擾之一敏感性程度；及 基於該敏感性程度實施來自複數個可用預防性措施中 之一選定預防性措施。 14.如請求項13之方法，其中： 在該第一程式化階段期間，將處於一第一位準之通過 電壓施加至該區塊之未選定字線；且 該方法進一步包括藉由將一第二系列之程式化脈衝施 加至S亥選定字線而在該第一程式化階段之後執行一第二 程式化階段’該選定之第二預防性措施係藉由在該第二 私式化階段中將該通過電壓之一位準增加至高於該第一 位準之一第二位準來實施。 1 5.如請求項13之方法，其中： 該第一程式化階段將一下部頁資料程式化至該等選定 儲存元件中； 藉由摒棄執行一第二程式化階段以將一上部頁資料程 式化至該等選定儲存元件中來實施該選定預防性措施。 16.如請求項13之方法，其中： 藉由放棄該區塊之程式化來實施該選定預防性措施。 17· 一種非揮發性儲存系統，其包括： 一儲存元件區塊，其包含若干個選定儲存元件； 一組字線，其與該組儲存元件通信，且包含與該等選 定儲存元件通信之一選定字線；及 •-或多個控制電路，其與該組字線通信，該一或多個 148040.doc 201103027 技制電路·（a)藉由將一第一系列之程式化脈衝施加至該 選定字線來執行一第一程式化階段，（b)確定該等選定儲 存70件之一第一部分之臨限電壓何時通過一驗證位準， 並識別該第—系列中之—相關聯程式化脈衝，⑷確定該 等選疋儲存7〇件中之一第二部分之臨限電壓何時通過該 驗也位準，並識別該第一系列中之一相關聯程式化脈 衝，（d)至少部分地基於該等相關聯程式化脈衝之脈衝數 目之間的一差來確定是否指示用以降低該等選定儲存元 件中之一程式干擾機率之一預防性措施，該等脈衝數目 才曰不在该第一系列之程式化脈衝中之該等相關聯程式化 脈衝之各別順序位置，及（e)若指示該預防性措施，則實 施該預防性措施。 18. 19. 20. 如請求項17之非揮發性儲存系統，其中： 該第一程式化階段將一下部頁資料程式化至該等選定 儲存元件中；且 °亥或夕個控制電路藉由摒棄執行一第二程式化階段 ^將一上部頁資料程式化至該等選定儲存元件中來實施 該預防性措施。 如請求項17之非揮發性儲存系統，其中： 該一或多個控制電路藉由放棄該區塊之程式化來實施 該預防性措施。 如請求項17之非揮發性儲存系統，其中： 在该第-程式化階段期間，該一或多個控制電路將處 於-第-❿帛之通過電壓施加至該區&中之未選定字 148040.doc 201103027 線；且 該一或多個控制電路藉由將一第二系列之程式化脈衝 施加至該等選定字線而在該第一程式化階段之後執P 第二程式化階段，該預防性措施係藉由在該第 階段申將該通過電壓之一位準增加至高於該第 一第二位準來實施。 程 式化 仇準 之 148040.doc