TW201044785A - Buffering circuit - Google Patents

Description

201044785 六、發明說明： 【發明所屬之技術領域】 ㈣ϋ日?.涉及—種緩*電路，更具體地，是有關於-種-線性(hlgh hnea出Υ)緩衝電路(buffering circuit)。 種向 【先前技術】 緩衝電路疋類比電路領域中之重要電路。通常地 電=於將輸人信號轉換為輸出信號，使輸出 t :信號所承載之特性之同時，具有不同於輸入信號之· y v 緩衝電路在無線通信系統中具有重要作用。在無線通信 系統中’接收器用於接收射頻(Radi〇 FrequenCy，rf)信號， 該射頻信號具有大致幾百兆赫茲（Mega Hertz，MHz)或幾千 兆赫餘（Giga Hertz ’ GHz)之頻帶（frequency band)。第 1 圖為 根據先前技術之無線通信系統之傳統接收器10之示意圖。 接收器10包含天線11、低雜訊放大器（Low-Noise Amplifier ’ 間稱 LNA) 12、本地振盪器（local oscillator)13、 混頻器（mixer) 14、可程式化增益放大器（pr〇gramming Gain Amplifier ’簡稱PGA) 15、濾波器16、缓衝器17及類比至 數位轉換器（Analog-to-Digital Converter，簡稱 ADC) 18。 發射信號Str首先由天線11所接收。接著，天線η將電磁 波形式之發射信號Str轉換為電信號形式之接收信號Sr。同 時，LNA 12用於對接收信號Sr進行放大，以抑制接收信號 Sr中之雜訊成分，從而產生低雜訊信號Ss。低雜訊信號Ss 具有適當之信號雜訊比（signal to noise ratio，SNR)，以用於 201044785 特定調變，並且低雜訊信號Ss輸入至混頻器14，以藉由本 地振盪器13進行頻率降頻（frequency down-conversion)，從 而產生降頻信號Sd°PGA 15與濾波器16選擇性地對降頻信

號進行放大和濾波，以進一步提升降頻信號Sd之SNR 性能並對降頻信號Sd執行較好之相鄰通道或阻擋通道 (bl〇Cker)抑制（suppression)。通常地，在無線通信系統中，若 18以較尚之動態範圍（Dynamic Range，DR)與較佳之 SNff1仃操作’則可減小PGA 15之增益並降低濾波器16 之成本。 〇 、 抑17然而，在濾波器10與ADC18之間必須耦接高線性緩衝 ，’用於為欲輸入至ADC 18之類比信號Sa提供足夠之 =此力。因此，在類比電路領域，提供一種具有較佳線性 又1nearity)輿較強驅動能力之緩衝電路成為關註點。 【發明内容】 尸啼於此’本發明提供至少一種緩衝電路，用於在輸入 〇 幅較大時，仍能提供低失真的輸出信號。 本發明之一實施例’ 一種緩衝電路，包含：第一 ^俨號晶Γ，包含閘極，第一場效電晶體之閘極耦接於輸 下^ ^ ’第一場效電晶體用於緩衝輪入信號以在工作電产 輪出信號；第二場效電晶體，包含閘極，第二場ί 效之閘極耦接於控制信號’第二場效電晶體與第一場 L ·阳體4接（cascode)，用於根據控制信號產生工作電 及控制電路，包含第一端與第二端，控制電路之第 接於來^於第一場效電晶體之閘極’控制電路之第二端耦 、>考源（reference source)，控制電路用於根據輪入俨 201044785 號與參考源調整控制信號，其中，當輸入信號之電壓位準 變化時，控制電路用於調整控制信號之電壓位準，以使調 整後之控制信號之電壓位準與變化後之輸入信號之電壓 位準成反比例變化。 利用本發明所提供的至少一種緩衝電路，能夠提供較佳 之線性度與較強之驅動能力，從而實現在輸入信號擺幅較大 時，仍能提供低失真的輸出信號。 以下係根據多個圖式對本發明之較佳實施例進行詳細 描述，本領域習知技藝者閱讀後應可明確了解本發明之目 的。 【實施方式】 在說明書及申請專利範圍當中使用了某些詞彙來指稱 特定的組件。所屬領域中具有通常知識者應可理解，硬體製 造商可能會用不同的名詞來稱呼同一個組件。本說明書及申 請專利範圍並不以名稱的差異來作為區分組件的方式，而是 以組件在功能上的差異來作為區分的準則。在通篇說明書及 申請專利範圍當中所提及的「包含」為一開放式的用語，故 應解釋成「包含但不限定於」。此外，「耦接」一詞在此包含 任何直接及間接的電氣連接手段。因此，若文中描述一第一 裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接 於該第二裝置，或透過其他裝置或連接手段間接地電氣連接 至該第二裝置。說明書後續描述為實施本發明之較佳實施方 式，然該描述乃以說明本發明之一般原則為目的，並非用以 限定本發明之範圍。本發明之保護範圍當視所附之申請專利 範圍所界定者為準。 201044785 第2圖為根據本發明第一實施例之緩衝電路2〇〇之示意 圖。緩衝電路200運作在第一供應電壓vdd與第二供應電壓 Vss之間，並包含第一 N型金氧半導體場效電晶體 metal oxide semiconductor field effect transistor，簡稱 N 型 MOSFET ) NO、第二N型MOSFET M2與控制電路202。第 一 N型MOSFET Ml包含閘極、汲極與源極，第一 N型 MOSFETM1之閘極耦接於輸入信號Sin(如圖所示，第一 N 型MOSFET Ml之閘極與輸入信號Sin耦接於節點N3)，用 〇於缓衝輸入信號Sin以在工作電流Ir下產生輸出信號s〇ut。 第二^型MOSFET M2之閘極耦接於控制信號Sc (如圖所 示，第二N型MOSFET M2之閘極與控制信號Sc耦接於節 點 N1 )，第二 N 型 MOSFET M2 與第一 N 型 MOSFET Ml 疊接，用於根據控制信號Sc為第一 N型MOSFET Ml產生 工作電流Ir。控制電路202包含第一端與第二端，控制電 202之第一端與第一 N型MOSFET M1之閘極耦接於節點 N3 ’控制電路202之第二端與參考源2022耦接於節點N2。 請註意，在本實施例中，參考源2022可為定流電源(c〇nstam current source)，為控制電路2〇2提供恒定電流Ic ;然而， 發明並不以此為限，在本發明之另一實施例中，參考源 也可為定電壓源(constant voltage source)，為控制電路2〇2 提供恒定電壓。控制電路202根據輸入信號Sin與恒定電沪 Ic 5周整控制信號Sc ’其中’當輸入信號sin之電壓位準變化 時’控制電路202用於調整控制信號Sc之電壓位準，以 調整後之控制信號Sc之電壓位準與變化後之輸入信號以 之電壓位準成反比例變化。更具體地，由於控制信號Sc 2 接於第一 N型MOSFET M2之閘極，因此，當輸入信號μ 之電壓位準降低時，控制電路202調整控制信號 控制信號Sc之電壓位準，使工作電流lr具有增大之效應内 201044785 從而抵消因輸入信號Sin之電壓位準降低而導致之工作電流 Ir之減小，使得工作電流Ir基本不變；反之亦然，當輸入= 號Sin之電壓位準提高時，控制電路2〇2調整控制信號Sc 以降低控制信號Sc之電壓位準，使工作電流ir具有減小之 效應，從而抵消因輸入信號Sin之電壓位準提高而導致之工 作電流Ir之增大’使得工作電流Ir基本不變。因此，根據 本發明該實施例之緩衝電路，在輸入信號Sin具有較大擺幅 時，由於工作電流Ir能夠基本不變，因而仍能夠提供具有低 失真之輸出信號Sout。 _ 控制電路202至少包含第三n型M0SFET M3及第四N 型MOSFETM4。第三N型MOSFETM3包含閘極' 汲極與 源極’第三N型MOSFET M3之閘極與第一 N型MOSFET M、1 之閘極耦接於節點N3，第三N型M0SFET M3之汲極與參 考源2022耦接於節點N2。第四N型MOSFET M4包含閘極、 汲極與源極，第四N型MOSFET M4之閘極耦接於參考源 2022與第二N型MOSFET M2之閘極（如圖所示，第四N 型MOSFET M4之閘極耗接於節點N1 )，第四N型MOSFET M4之汲極與第三N型MOSFET M3之源極耦接於節點N4， 第四N型MOSFET M4之源極耦接於第二供應電壓Vss。請 §主意，為了擴展第三N型MOSFET M3之工作範圍以防止第 三N型MOSFET M3進入線性區，在第三n型MOSFET M3 之汲極與第四N型MOSFET M4之閘極間（也就是節點N2 與卽點N1之間）麵接位準偏移器（ievei shifter)2〇24。換言 之，位準偏移器2024調整第三N型MOSFET M3之汲極與 第四N型MOSFET M4之閘極間之電壓降(v〇itage drop)。另 外，在本實施例中，位準偏移器2024可包含至少一電阻性 元件(resistive device)，然本發明並不以此為限，位準偏移器 2024亦可包含至少一電晶體，或至少一電晶體與至少一電阻 201044785 t件、或至少—電晶體與至少—電容，或至少—參考源， a 任意之組合’從而用以調整上述電壓降。本領域習 者當可了解位準偏移器2024具有多種實現方式，任 可^知技藝者依據本發明之精神輕易完成之改變或均等 之女排均屬於本發明所主張之範圍。 艮巧本發明之第一實施例，當具有擺幅(swing)(特別 較大擺幅）之輸入信號Sin於節點N3處輸入至第_ N MOSFET Ml之閘極時，第二N型M〇SFET M2產生之工作 〇電流Ir可大致維持在恒定位準，因而消除了第一 N型 MOSFET Ml之有限且非線性輸出阻抗效應。下文描述揭露 了本發明之缓衝電路200之運作。 如第2圖所示，當輸入信號Sin之電壓降低時，節點N4 處之電壓也降低，因此，流經第四N型M〇SFETM4之電流 減小。接著，節點N1處之電壓提高以增大電流icl。當 節點N1處之電壓提高時，節點N2處之電壓相應提高，以 形成回授（feedback)機制，用於保持電流icl基本不變 (intact)。同時’由於節點N1耦接於第二n型MOSFET M2 ，閘極，因此，控制信號Sc之電壓提高。相應地，電壓提 高後之控制信號Sc增大第二N型MOSFET M2之工作電流 Ir，以保持電流ir基本不變。請註意，位準偏移器2〇24耦 接於節點N1與節點N2之間’用於產生節點N1與節點N2

間之偏移電壓（shifting voltage)，以擴展第三n型MOSFET M3之工作範圍。 簡言之’在輸入信號Sin與輸出信號Sout之全擺幅(full swing)條件下’緩衝電路200之工作電流ir可運作在大致恒 201044785 定之位準。因此，控制電路2〇2增大了缓衝電路2〇〇之線性 度。 ，要註意，對於需要較大輸出擺幅之情形，緩衝電路200 有可能不夠好。因此，為進一步確保第二M〇SFETM2 產生恒疋工作，流Ir，在如第3圖所示之缓衝電路3〇〇之輸 出端（也就是第一 N型MOSFETM1之源極）耦接第五P型 MOSFETM5。第3為根據本發明第二實施例之緩衝電路3〇〇 之示意圖。與第2圖所示之緩衝電路2〇〇相比，緩衝電路3〇〇 進一步包含第五P型MOSFET M5與參考源302，其中，第 五P型MOSFET M5包含閘極、j：及極與源極，第五p型 MOSFET M5之閘極耦接於第一 n型]viOSFET Ml之汲極， 第五P型MOSFETM5之汲極耦接於第一 N型MOSFETM1 之源極，第五P型MOSFETM5之源極耦接於第一供應電壓 Vdd。請註意，在本實施例中，參考源3〇2可為定流電源， 為第一 N型MOSFET Ml提供恒定電流Ic2 ;然而，本發明 並不以此為限’在本發明之另一實施例中，參考源302也可 為定電壓源，為第一 N型MOSFET Ml提供恒定電壓。根據 緩衝電路300，第五P型]M0SFETM5為工作電流Ir提供額. 外之跨導(transconductance，gm)。換言之，第五 P 型 MOSFET U M5藉由保持工作電流ir基本不變，進一步減小了第一 n型 MOSFET Ml之失真。由於緩衝電路300類似於緩衝電路200 (除了第五P型MOSFET M5與參考源302)，因此，本領域 具有通常知識者在閱讀緩衝電路200之揭露書後，當可輕易 理解緩衝電路300之技術特征，因此，簡潔起見，此處不再 贅述。 需要註意，緩衝電路200之差動變形（differential version) 以及緩衝電路300也屬於本發明之範圍。在緩衝電路200之 10 201044785 差動變形中’採用兩個控制電路202以追蹤輸入至缓衝電路 200之差動雙形之元全差動（fuiiy differential)輸入信號。另 外’缓衝電路2 0 0之差動變形具有較佳之總諳波失真率（T〇 t a! Harmonic Distortion，THD)，尤其是在較大信號擺幅情形下。 〇

請參照第4圖，第4圖為根據本發明第三實施例之緩衝 電路400之示意圖。緩衝電路4〇〇為緩衝電路2〇〇之P型 MOSFET變形。緩衝電路400在第一供應電壓¥(1(1，與第二供 應電壓Vss'之間運作，並包含第一 p型m〇sfET M6、第二 P型MOSFET M7及控制電路402。第一 p型MOSFET M6 之閘極輕接於輸入k 5虎Sin'(如圖所示，第一 p型M0SFET M6之閘極與輸入信號Sin，耦接於節點N5)，用於緩衝輪 信號Sin'以在工作電流Ir，下產生輸入信號s〇ut,。'第二p型 MOSFETM7之閘極耦接於控制信號Sc，（如圖所示， p 型MOSFET M7之閘極與控制信號Sc，搞接於節點 二P型M0SFETM7與第一 p型MOSFETM6疊接，用於舾 據控制信號Sc，為第一 P型M0SFET M6產生工=很 控制電路402包含第一端與第二端，控制電路4〇2之/二二山 與第- P型M〇SFET M6之閘極輕接於節點N5 402之第二端與參考源4022麵接於節點N7。 =制，， 實施例中，參考源4G22可紋流電源，為控制= 供恒定電流Ic，。然而，本實施方式並不僅限於 2 ^ 之另一實施例中，參考源4022也可為定電壓源發明 路402提供恒定電壓。控制電路4〇2根據輸入信 定電流Id調整控制信號Sc，，其中，當輸入信號^ 3 位準變化時，控制電路4〇2用於調整控制信銳s I塵 準，以使調整後之控制信號Sc，之電壓位準盥變/位 信號之電跑立準成反比例變化。更具體地，由;^ m輸入 耦接於第二p型M〇SFET M7之閘極，因此，t 11 201044785 之電壓位準提高時’控制電路402調整控制信號Sc，以降低 控制彳§號Sc之電壓位準，使工作電流Ir，具有增大之效應， 從而抵消因輸入乜號Sinfi電壓位準降低而導致 作雷流 Y之減小，使得工作電流Ir，基本不變;&之=之當 號Sinf之電壓位準提鬲時，控制電路4〇2調整控制信號Sc' 以降低控制信號Sc'之電壓位準，使工作電流k，具有減小之 效應，從而抵消因輸入信號Sin，之電壓位準提高而導致之工 作電流Irf之增大，使得工作電流Ir，基本不變。因此，根據 本發明該實施例之緩衝電路，在輸入信號Sin，具有較大擺幅 時，由於工作電流Irf能夠基本不變，因而仍能夠提供具有低 失真之輸出信號Souf。 八 類似地’控制電路402至少包含第三p型m〇SFET M8 及第四卩型MOSFETM9。第三卩型MOSFETM8包含閘極、 没極與源極，第三P型MOSFET M8之閘極與第一 p型 MOSFET M6之閘極搞接於節點N5，第三P型MOSFET M8 之汲極與參考源4022耦接於節點N7。第四P型MOSFETM9 包含閘極、汲極與源極，第四P型MOSFETM9之閘極搞接 於參考源4022與第二P型MOSFETM7之閘極（如圖所示， 第四P型MOSFET M9之閘極耦接於節點N6)，第四P型 MOSFET M9之汲極與第三p型MOSFET M8之源極耦接於 節點N8，第四P型MOSFET M9之源極耦接於第一供應電 壓Vdd'。請註意，為了擴展第三p型MOSFET M8之工作範 圍以防止第三P型MOSFET M8進入線性區，在第三p型 MOSFET M8之汲極與第四p型MOSFET M9之閘極間（也 就是節點N7與節點N6之間）耦接位準偏移器4024。換言 之，位準偏移器4024調整第三P型MOSFET M8之汲極與 第四P型MOSFETM9之閘極間之電壓降。另外，在本實施 例中’位準偏移器4024可包含至少一電阻性元件，然本發 12 201044785 明並不以此為限，位準偏移器4024亦可包含至少一電晶體， 或至少一電晶體與至少一電阻性元件，或至少—電晶體與至 少一電容，或至少一參考源，又或上述任意之組合阳從/而用 以調整上述電壓降。本領域習知技藝者當可了解位準偏移器 4024具有多種實現方式’任何習知技藝者依據本發明之精 輕易完成之改變或均等性之安排均屬於本發明所主張之範 圍。需要註意，本領域習知技藝者在閱讀緩衝電路4〇〇之揭 露說明書後當可輕易理解緩衝電路400之技術特性，因此， 簡潔起見’此處不再贅述。此外，緩衝電路4〇〇之差動變形 0 也屬於本發明之範圍。在缓衝電路400之差動變形中，採用 兩個控制電路402以追蹤輸入至緩衝電路400之差動變形之 完全差動輸入信號。另外’緩衝電路400之差動變形具有較 佳之總谐波失真率’尤其是在較大信號擺幅情形下。 第5圖為根據本發明第四實施例之缓衝電路5〇〇之示意 圖。緩衝電路500運作在第一供應電壓vd(T與第二供應^ 壓Vss"之間，並包含第一 N型MOSFET M10、第二N型 MOSFET Mil及控制電路502。第一 N型MOSFET M10之 〇 閘極輕接於輸入信號Sin〃（如圖所示，第一 n型MOSFET M10之閘極與輸入信號Sin”耦接於節點N9)，用於緩衝輸 入#號Sin〃以在工作電流Ir〃下產生輸出信號s〇ut〃。第二 N型MOSFET Mil之閘極耦接於控制信號Sc〃（如圖所示， 第二N型MOSFET Mil之閘極與控制信號sc〃耦接於節點 N10)，第二 N 型 MOSFET Mil 與第一 N 型 MOSFET M10 疊接，用於根據控制信號Sc〃為第一 n型MOSFET M10產 生工作電流Ir〃。控制電路502包含第一端與第二端，控制 電路502之第一端與第一 N型]VIOSFET M10之閘極耦接於 節點N9，控制電路502之第二端與一參考源（圖中未示） 耦接於節點Nil，其中’該參考源為控制電路502提供參考 13 201044785 電壓Vdc。控制電路502根據輸入信號Sin，/與該參考源調 整控制信號Sc〃，其中，當輸入信號Sin"之電壓位準降低 時，控制電路502用於提高控制信號sc〃之電壓位準。 控制電路502進一步包含第一電阻性元件r丨、第二電 阻性元件R2及運算放大器5022。第一電阻性元件R1包含 第一端與第二端’第一電阻性元件R1之第一端與第一 N型 MOSFET M10之閘極耦接於節點N9。運算放大器5022包含 第一輸入端（如圖中「+」所標識）、第二輸入端（如圖中「_」 所標識）與輸出端’運算放大器5022之第一輸入端耦接於 一參考源（圖中未示），在本發明之一實施例中，該參考源 為運算放大器5022提供參考電壓Vdc，運算放大器5〇22之 第二輸入端與第一電阻性元件R1之第二端耦接於節點

N12 ’以及運算放大器5〇22之輸出端與第二n型MOSFET =11之，極耦接於節點N10。第二電阻性元件R2耦接於運 算放大器5022之第二輸入端與第二n型MOSFET Mil之閘 極之間（也就是節點N12與節點N10之間）。 類緩衝電路2〇〇，當具有擺幅（尤其是較大擺幅） 之輸入信號Sin"於節點N9處輸入至第一 n型MOSFETM10 I」 之閘極時，第二N型MOSFET Mil產生之工作電流Ir，，可 大致維持在恒定位準，因而消除了第一 N型M〇SFET Μι〇 之有限且非線性輸出阻抗效應。 j艮據第5圖所示之緩衝電路500，包含第一電阻型裝置 R1、第二電阻性元件R2及運算放大器5〇22之回授機制^持 f第一電阻性元件R1之第二端（也就是節點N12)處之電 壓基本不變，大致等於參考電壓vdc。當輸入信號sin„之 擺幅減小時’感應產生交流電流ic3，交流電流ic3流經第一 14 201044785 電阻性元件R1與弟二電阻性元件R2。因此，在第二n型 MOSFET Ml 1之閘極（也就是節點N1 〇 )處之電壓位準因交 流電流ic3而提向’其中，交流電流丨以流經第二電阻性元 件R2。類似於上述緩衝電路2〇〇，節點Nio處電壓位準之 提尚保持工作電流lr〃基本不變。當輸入信號sin〃之擺幅 增大時，第二N型MOSFETM11之閘極（也就是節點N10) 處之電壓位準降低，以保持工作電流Ir〃基本不變。相應地， 缓衝電路500在輸入信號sin”與輸出信號s〇ut 〃之間提供 高線性，因而消除了第一 N型MOSFET M10之有限且非線 0 性輸出阻抗效應。 需要註意，緩衝電路500之差動變形也屬於本發明之範 圍。在緩衝電路500之差動變形中，採用兩個控制電路5〇2 以追蹤輸入至緩衝電路500之差動變形之完全差動輸入信 號。另外，缓衝電路500之差動變形具有較佳之總諧波失真 率’尤其是在較大信號擺幅情形下。 第6圖為根據本發明第五實施例之緩衝電路6〇〇之示意 圖。缓衝電路600為緩衝電路5〇〇之另一種變形。緩衝電路 600運作在第一供應電壓vdd'〃與第二供應電壓Vss〃，之間， 並包含第一 P型MOSFET M12、第二P型MOSFET M13及 控制電路602。第一 p型M0SFETM12之閘極耦接於輸入信 號Sin’’’（如圖所示，第一 P型M0SFETM12之閘極與輸入 信號Sin”’輕接於節點N13)，用於緩衝輸入信號sin…以在工 作電流Ir’’’下產生輸出信號Sout…。第二P型M0SFETM13 之閘極耦接於控制信號Sc，〃（如圖所示，第二p型MOSFET M13之閘極與控制信號Sc〃'耦接於節點N14)，第二p型 MOSFET M13與第一 p型MOSFET M12疊接，用於根據控 制信號Sc’〃為第一 p型]VI0SFETM12產生工作電流。控 15 201044785 制電路602包含第一端、第二端與第三端，控制電路6〇2之 第立而與卓一 P型MOSFET M12之閘極輕接於節點Ni 3， 控制電路602之第二端與一參考源（圖中未示）耦接於節點 N15 ’其中’该參考源為控制電路602提供參考電壓。 控制電路602之第三端與第二p型MOSFET M13之第二間 極耦接於節點N14。控制電路602根據輸入信號sin，〃與該^ 考源調整控制信號Sc…，其中，當輸人信號Sin，〃之‘ 準提高時，控制電路602用於降低控制信號Sc〃'之電壓位準。 控制電路602進一步包含第一電阻性元件r3、第二電 阻性元件R4與運算放大器6022。第一電阻性元件R3包含 f> 第一端與第二端’第一電阻性元件R3之第一端與第一 p型 MOSFET M12之閘極耦接於節點N13。運算放大器6022包 含第一輸入端（如圖中「+」所標識）、第二輸入端（如圖中 「-」所標識）與輸出端’運算放大器6022之第一輸入端輕 接於一參考源，在本發明之一實施例中，該參考源為運算放 大器6022提供參考電壓Vdc〃’，運算放大器6022之第二輸 入端與第一電阻性元件R3之第二端耦接於節點N16，以及 運算放大器6022之輸出端與第二p型M0SFETM13之閘極 耦接於節點N14。第二電阻性元件R4耦接於運算放大器 U 6022之第二輸入端與該第二N型MOSFET M13之閘極之間 (也就是節點N16與節點N14之間）。 類似於緩衝電路500之運作，包含第一電阻性元件r3、 第二電阻性元件R4及運算放大器6022之回授機制保持工作 電流Ir…基本不變’以增加緩衝電路6〇〇之線性度，因而消 除了第一 P型MOSFET M12之有限且非線性輸出阻抗效 應。此外，需要註意’緩衝電路600之差動變形也屬於本發 明之範圍。 16 201044785

簡言之， 述緩衝電路2ι 500及緩衝電 變。 上述之實施例僅用來例舉本發明之實施樣態，以及闡釋 本發明之技術特徵，並非用來限制本發明之範疇。任何習知 技藝者可依據本發明之精神輕易完成之改變或均等性之安 Ο排均屬於本發明所主張之範圍，本發明之權利範圍應以申請 專利範圍為準。 【圖式簡單說明】 第1圖為根據先前技術之無線通信系統之一傳統接收器 之示意圖。 第2圖為根據本發明第一實施例之緩衝電路之示意圖。 第3圖為根據本發明第二實施例之緩衝電路之示意圖。 第4圖為根據本發明第三實施例之緩衝電路之示意圖。 第5圖為根據本發明第四實施例之緩衝電路之示意圖。 第6圖為根據本發明第五實施例之緩衝電路之示意圖。 【主要元件符號說明】 1〇 接收器 11 天線

12 LNA 13 本地振盪器 14 混頻器 17 201044785

15 PGA 16 濾、波器 17 緩衝器 18 ADC 200、300、400、500、600 緩衝電路 202、402、502、602 控制電路 2022、302、4022 參考源 2024、4024位準偏移器 5022、6022 運算放大器

Ml〜M4、M10〜Mil N 型 MOSFET

M5〜M9、M12〜M13 P 型 MOSFET N1〜N16 節點 R1〜R4 電阻性元件 18

Claims (1)

1. 201044785 七、申請專利範圍： 1. 一種緩衝電路，包含： 一第二場效電晶體，包含一閘極，該第一場效電晶體之 閘極耦接於一輸入信號，該第一場效電晶體用於緩衝該輸入 信號以在一工作電流下產生一輸出信號； 一第二場效電晶體，包含一閘極，該第二場效電晶體之 閘極耦接於一控制信號，該第二場效電晶體與該第一場效電 晶體疊接，用於根據該控制信號產生該工作電流；以及 0 一控制電路，包含一第一端與一第二端，該控制電路之 第一端耦接於該第一場效電晶體之閘極，該控制電路之第二 端輛接於一參考源’該控制電路用於根據該輸入信號與該參 考源調整該控制信號，其中，當該輸入信號之電壓位準變化 時，該控制電路用於調整該控制信號之電壓位準，以使調整 後之該控制信號之電壓位準與變化後之該輸入信號之電壓 位準成反比例變化。 2. 如申請專利範圍第1項所述之緩衝電路，其中，當該輸入 信號之電壓位準提高時，該控制電路用於降低該控制信號之 〇 電壓位準，當該輸入信號之電壓位準降低時，該控制電路用 於提高該控制信號之電壓位準。 3. 如申請專利範圍第1項所述之缓衝電路，其中，該緩衝電 路運作在一第一供應電壓與一第二供應電壓之間，以及該控 制電路更包含： 一第三場效電晶體，包含一閘極、一汲極與一源極，該 第三場效電晶體之閘極耦接於該第一場效電晶體之閘極，該 苐二場效電晶體之及極搞接於該參考源，以及 一第四場效電晶體，包含一閘極、一没極與一源極，該 19 201044785 第四場效電晶體之閘極耦接於該參考源與該第二場效電晶 體之閘極，該第四場效電晶體之》及極耗接於該第三電晶體之 源極，該第四場效電晶體之源極轉接於該第二供應電壓。 4.如申請專利範圍第3項所述之緩衝電路，其中，該第一場 效電晶體、該第二場效電晶體、該第三場效電晶體與該第四 場效電晶體為N型金氧半導體場效電晶體。 5.如申請專利範圍第3項所述之緩衝電路，其中，該第一場 效電晶體、該第二場效電晶體、該第三場效電晶體與該第四 場效電晶體為P型金氧半導體場效電晶體。 6.如申請專利範圍第1項所述之緩衝電路，更包含： 第；電曰曰:體，包含一閘極、-汲極與-源極，該 ?耦接於該第一場效電晶體之汲極，該 ίΐ ίΐί f接於該第-場效電晶體之源極，該 第五％效電sa體之源極耦接於一參考電壓。 ^申請專利範圍第6項所述之 ί電晶體與該第二場效電晶體為p 體’以及該第五場效電晶體為N型金4-導==電， i如電電”中，該第-場 體’以及該第五場效電晶體為。型金I二以义:晶 =申包f圍第3項所述之緩衝電路，其卜該控制電 一位準偏移器，_於該第三場效電晶體之汲極與該第 20 201044785 四場效電晶體之閘極 場效電晶體之；:及極料a ’用於根據該輸人信號調整該第三 降。 一11亥第四场效電晶體之閘極間之一電壓 1 〇·如申請專利範圍第9 Jg挪 移器包含至少—電圍;性元 體與至少-電阻性元件、i少一電：ϋ至少-電晶 至少-參考源中之一者或上述任=至少-電容、或 Ο Ο 專利伽第1項所述之緩衝電路，其中，該控制電 電=性元件’包含一第一端與一第二端 該第 一第 電阻性元件之第一端耦接於該第效電： 輪出端，該運ί;大Ϊ12:輸入端、一第二輸入端與-算放大5|之/放入輪接於該參考源，該運 :=算放大器之輸出端轉接於該第電二ν:電 嶋!:=:以該運算放大器之第二輪入端 八 圈式： 21