TW201030755A - Non-volatile memory and method for sensing with pipelined corrections for neighboring perturbations - Google Patents
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Description
201030755 六、發明說明: .、 【發明所屬之技術領域】 本發明通常係關於非揮發半導體記憶體(例如,電可抹 除可程式化唯讀記憶體(EEPROM)及快閃EEPROM),且更 具體而§係關於在時域中以高速執行之感測作業。 【先前技術】 最近,具有非揮發電荷儲存能力之固態記憶體,尤其係 作為小形狀因數卡封裝之EEpR〇M及快閃EEpR〇M形式之 固態記憶體,成為各種行動及手持裝置、特別係資訊用具 及消費者電子產品中之選擇储存器。與亦係固態記憶體之
Ram(隨機存取記憶體)不同,快閃記憶體為非揮發且即使 在電源關斷之後仍保留其所儲存之資料。儘管成本較高, 然而快閃記憶體卻正越來愈多地用於大容量儲存應用中。 基於%轉磁性媒體之習用大容量儲存器(例如硬驅動器及 軟碟)不適用於行動及手持環境^乃因磁碟驅動器往往 較為笨重,易於發生機械故障,且具有高延時及高功率要 求。此等不期望之屬性使得基於磁碟之儲存器不實用於大 多數行動及可攜式應用。另一方面,嵌入式快閃記憶體及 呈可移除卡形式之快閃記憶體兩者皆可理想地適合於行 動及手持式環境中’此乃因其較小大小、低功率消耗、、高 速度及高可靠性特徵。 β EEPROM及電可程式化唯讀記憶體(Ε㈣Μ)係 ?體中其可抹除且使新資料寫入或「程式化」至其記憶體 早兀#者皆在—場效電晶體結構中利用—浮動(未連 145361.doc 201030755 接之)傳導閘極,該浮動傳導閘極定位於一半導體基板中 之-通道區域上方’在源極與沒極區域之間。然後在該浮 動閘極上方提供—控制閘極。該電晶體之臨限電壓特性由 該浮動閘極上所保留之電荷量控制。亦即,對於浮動問極 上之一給定電荷位準,必須在控制閘極上施加一對應電壓 (臨限值)之後’電晶體方會接「通」u准許其源極區域與 汲極區域之間傳導。 浮動閘極可保持一電荷範圍,且因此可程式化至一臨限 電壓窗内之任一臨限電壓位準。該臨限電壓窗之大小由裝 置之最小及最大臨限位準來定界’而器件之最小及最大臨 限位準又對應於可程式化至該浮動閘極上之電荷之範圍。 臨限值窗通常相依於記憶體裝置之特性、運作條件及歷 史。原則上,該窗内每一不同之可解析之臨限電壓位準範 圍均可用於指定該記憶體單元之一明確記憶體狀態。當臨 限電壓分割成兩個不同區域時,每一記憶體單元將能夠儲 存一個位元之資料。類似地,當臨限電壓窗分割成多於兩 個不同區域時,每一記憶體單元將能夠儲存多於一個位元 之資料。 在通常之兩狀態EEPROM記憶體單元中,建立至少一個 電流斷點位準以將傳導窗分割成兩個區域。當藉由施加預 定之固定電壓讀取一記憶體單元時’其源極/汲極電流藉 由與斷點位準(或參考電流I RE F)比較而被解析成一記憶體 狀態。若所讀取之電流高於該斷點位準之電流,則判定該 纪憶體單元處於一種邏輯狀態(例如,一 Γ 〇」狀態)中。另 145361.doc 201030755 一方面,若該電流低於斷點位準之電流,則可判定該記憶 體單元處於另一種邏輯狀態(例如,一「1」狀萍)中。因 此,此一兩狀態記憶體單元儲存一個位元之數位資訊。常 常提供可在外部程式化之一參考電流源作為—記憶體系統 之一部分來產生斷點位準電流。 為增加記憶體容量,隨著半導體技術狀態之進步,正製 造具有愈來愈高密度之快閃EEPROM裝置。另一種用於增 加儲存容量之方法係使每一記憶體單元儲存多於兩個^ 態。 對於一多狀態或多位階之EEPROM記憶體單元而言,傳 導窗藉由多於一個斷點❿分割成多於兩個區域以使得每 一記憶體單元能夠儲存多於一個位元之資料。因此,一給 定EEPROM陣列可储存之f訊隨著每—記憶體單元可儲存 ,狀態之數目之增加而增加。具有多狀態或多位階記憶體 早το之EEPROM或快閃EEPR〇M已闡述於美國專利第 5,172,338號中。 充當一記憶體單元之電晶體通常藉由兩種機制中之一者 程式化至「經程式化」狀態。在「熱電子注人」中,施 加至汲極之一高電壓跨越基板通道區域加速電子。同時, 施加至控制閘極之一高電壓拉動熱電子透過一薄閘極電介 質到達浮動問極上。在「隨穿注人」+,相對於基板施加 1電壓至控制開極。以此方式,將電子自該基板拉至介 入浮動閘極。 可藉由若干種機制抹除記憶體裝置。對於EPROM而 145361.doc 201030755 言,可藉由藉助紫外_射自浮動閘極移除電荷來批量抹 除該記憶體。對於EEPR⑽而言,可藉由相對於控制間極 施加尚電壓至基板以促使浮動閘極中之電子随穿透過一 薄氧化物到達基板通道區域(亦,傅勒·諾德輪隨穿)來電 抹除D己隐體單元。通常,可逐個位元組地抹除eepr〇m。 對於快閃EEPROM而言,可立刻所有區塊或—次__個或多 個區塊地來電抹除記憶體,其中一區塊可由512個或更多 個記憶體位元組組成。 6己憶體裝置通常包括可安裝在一卡上之一個或多個記憶 體曰曰片。每一記憶體晶片皆包括由周邊電路(例如,解碼 器及抹除、寫入與讀取電路)支援之一記憶體單元陣列。 較精密之記憶體裝置藉助執行智慧及較高級記憶體作業及 介接之一外部記憶體控制器運作。 目前存在諸多在商業上成功之非揮發固態記憶體裝置可 供使用。此等記憶體裝置可係快閃EEPROM或可採用其他 類型之非揮發記憶體單元。在美國專利第5,〇7〇,〇32號、第 5,095,344號、第 5,315,541號、第 5,343,063 號及第 5,661,053 號、第5,313,421號及第6,222,762號中給出快閃記憶體及系 統以及其製造方法之實例。特定而言,具有NAND串結構 之快閃記憶體裝置闡述於美國專利第5,570,3 15號、第 5,9〇3,495號、第6,〇46,935號中。此外,亦自具有用於儲存 電荷之一介電層之記憶體單元製造非揮發記憶體裝置。替 代之前所闡述之傳導浮動閘極元件,使用一介電層。利用 介電儲存元件之此等記憶體裝置已由Eitan等人闡述, 145361.doc 201030755 「NROM : A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters,21卷,第 11 號’ 2000年11月’第543至545頁)。一ΟΝΟ介電層跨越介 於源極與沒極擴散區之間的通道延伸。一個資料位元之電 荷侷限於毗鄰於汲極之介電層中,而另一資料位元之電荷 ' 侷限於毗鄰於源極之介電層中。舉例而言,美國專利第 . 5,768,192及6,011,725號揭示一種具有夾在兩個二氧化矽層 之間的一捕獲電介質之非揮發記憶體單元。多狀態資料儲 存係藉由分離地讀取電介質内在空間上分離開之電荷儲存 ⑬ 區域之二進制狀態來實施。 為改良讀取及程式化效能,平行地讀取或程式化一陣列 中之多個電荷儲存元件或記憶體電晶體。因此,一同讀取 或程式化一記憶體元件「頁」。在現有記憶體架構中,一 列通常含有數個交錯頁或其可構成一個頁。將一同讀取或 程式化一頁之所有記憶體元件。一般而言,一實體頁係自 一對應之儲存元件頁形成。若該頁之每一儲存元件正儲存 一資料位元,則該實體頁含有一個資料頁。若每一儲存元 @ 件正儲存多個資料位元(例如,3個位元),職實體頁將含 有3個資料頁(例如’下部位元頁、中間位元頁及上部位元 I)。 . 儘官曰益增加之平行性改良了讀取或感測效能,但先前 感測技術正隨著儲在穷_ Μ I /± # 一 現考傾存在度藉由使每一儲存元件儲存愈來愈 多之貢料位元之增加而變得愈來愈#時。舉例而言,在— 傳統1位元記憶體中,I _ - 每儲存几件音程式化至位於該儲 145361.doc 201030755 存元件之兩個各別臨限區中之兩個記憶體狀態中之任一 者。通常,需要相對於對應於一分界臨限位準之一個讀取 位準執行感測以在兩個狀態之間加以區分。另一方面在 一3位70記憶體中,一儲存元件之臨限值窗係分割為至少8 個臨限區,每一臨限區對應於八個記憶體狀態中之一者。 感測一3位元儲存元件將需要至少7個讀取位準以解析該儲 存兀件之臨限值位於該等臨限區中之哪一者中。一般而 δ,一 η位元記憶體將需要感測2n_丨個感測位準且每一位準 處之感測將招致設置時間。 當對由於程式化至鄰近儲存元件中之各種電荷所致之微 擾做出校正時,感測時間進一步延長。舉例而言一頁通 常藉由一共同字線存取。當正讀取字線WLn時,必須首先 讀取字線WLn+Ι以判定微擾。此可將感測位準之總數目複 合至(2η-1) · (2M)。同樣地,每一感測位準之設置時間將 複合。 因此,普遍需要高容量且高效能之非揮發記憶體。特定 而言’需要具有一種高容量非揮發記憶體,該記憶體具有 其中上述缺點被最小化之經改良感測效能。 【發明内容】 具有鄰近微擾之管道校正之感測 根據本發明之另一態樣’在補償來自一眺鄰字線WLn+1 上之一鄰近頁之微擾的同時平行地感測一字線WLn上之一 非揮發多位階儲存元件頁。在一「直接前瞻處理(Direct Look Ahead)」感測方案中,施加相依於一鄰近狀態之一 145361.doc -9- 201030755 偏壓電壓至WLn+1以補償具有此-鄰近狀態之WLn上正被 感'則之憶體單元。首先,在時域中感測WLn+1上之儲存 疋件之經程式化臨限值且將其編碼為時間標記。此係藉由 隨時間增加之-掃描感測電壓完成。一儲存元件之時間標 。己才a不該儲存元件開始傳導之時間或相等地指示該掃描感 測電壓已達到該儲存元件之臨限值之時。其次,在施加具· 有一偏移位準之相同掃描電壓至WLn+Ι作為補償的同時感 、】 上之頁。特疋而言,將在由WLn+Ι上之一邮t鄰儲存 疋件之時間標記指示之—時間處感測WLn上之一儲存元 件’该時間為該偏移掃描電壓在WLn+1上形成一適當補償 偏壓電壓之時。 先别之DLA方案需要在當前之字線WLn上感測多位階記 憶體之多個位準中之每—者且在此等位準中之每—者處L 感測進一步乘以毗鄰字線WLn+1上之補償位準之數目。由 於一字線中之延遲,在整個長度之肌州預充電至所需補 償位準之前必須允許紋時間(例如,1G微秒)。因此,确 DLA感測時間由設立机州上之每—補償位準時之延遲^❹ 在本發明性方案中,偏移掃描電壓在—次掃掠中在毗鄰 字線乳州上施加各種補償位準4每—無窮小補償 之字線延遲週期將彼此前後呈「管道化」。此導致 償位準之總設置時間之大量減 里碼v且因此導致改良之感測效 能。 【實施方式】 14536I.doc 10- 201030755 記憶體系統 圖1至圖12提供其中可實施或圖解說明本發明之各種態 樣之實例性記憶體系統。 圖13至圖21圖解說明根據本發明之一第一時域感測態樣 之各種實施例之上下文及細節。 圖22至圖30圖解說明根據本發明之一第二態樣之各種實 施例之上下文及細節,其中應用時域感測技術以在一當前 子線上感測同時補償來自一赴鄰字線之微擾。 豢 圖1示意性地圖解說明其中可實施本發明之一非揮發記 憶體Ba片之功能區塊。記憶體晶片1 〇〇包含:一二維記憶 體單元陣列200、控制電路210及例如解碼器、讀取/寫入 電路及多工器等周邊電路。 §己憶體陣列200可由字線經由列解碼器23〇(分成23〇A、 230B)且由位元線經由行解碼器26〇(分成26〇a、26〇b)(亦 參見圖4及5)來定址。讀取/寫入電路27〇(分成27〇A、27〇B) 籲 允許平行地璜取或程式化一記憶體單元頁。一資料I/O匯 流排23 1耦合至讀取/寫入電路270。 在較佳實施例中,一頁係由共享同一字線之一鄰接列 . S憶體單元構成。在其中__列記憶體單元分割成多個頁之 另實施例中,提供區塊多工器250(分成250A及250B)以 將讀取/寫入電路270多工為個別頁。舉例而言,將分別由 奇數及偶數行s己憶體單元形成之兩個頁多工至該等讀取/ 寫入電路。 圖1圖解說明一較佳配置,其中以-對稱形式在記憶體 145361.doc 201030755 陣列200之相對側上實施藉由各種周邊電路對該陣列之存 取以使每一側上之存取線及電路之密度減半。因此,列解 碼器分成列解碼器230A及230B,且行解碼器分成行解碼 器260A及260B。在其中一列記憶體單元被分割成多個頁 之實施例中’頁多工器250分成頁多工器250A及250B。類 似地’將讀取/寫入電路270分成自陣列200之底部連接至 位元線之讀取/寫入電路270A及自陣列200之頂部連接至位 元線之讀取/寫入電路270B。以此方式,讀取/寫入模組之 密度及因此感測模組380之密度實質上減半。 控制電路110係一晶片上控制器,其與讀取/寫入電路 270協作以在記憶體陣列2〇〇上執行記憶體作業。控制電路 110通常包含一狀態機112及其他電路,例如一晶片上位址 解碼器及一功率控制模組(未明確顯示)。狀態機U2對記憶 體作業提供晶片級控制。該控制電路經由一外部記憶體控 制器與一主機通信。 s己憶體陣列200通常組織為沿列及行配置並可由字線及 位元線定址之一二維記憶體單元陣列。該陣列可根據一 NOR類型或一NAND類型架構形成。 圖2示意性地圖解說明一非揮發記憶體單元。記憶體單 元10可由具有一電荷儲存單位2〇(例如,一浮動閘極或一 介電層)之一場效電晶體實施。記憶體單元1〇亦包含:一 源極14、一沒極16及一控制閘極3 〇。 目前存在諸多在商業上成功之非揮發固態記憶體裝置可 供使用。此等記憶體裝置可採用不同類型之記憶體單元, 145361.doc •12· 201030755 每一類型均具有一個或多個電荷儲存元件。 典型非揮發記憶體單元包含EEPROM及快閃EEPROM。 在美國專利第5,595,924號中給出EEPROM記憶體單元及其 製造方法之實例。在美國專利第5,〇7〇,〇32號、第5,〇95,344 號、第 5,315,541號、第 5,343,063 號、第 5,661,053 號、第 5,313,421號及第6,222,762號中給出快閃£^尺0]^記憶體單 元、其在記憶體系統中之使用及其製造方法之實例。特定 而言’在美國專利第5,57〇,315號、第5,9〇3,495號、第 6,046,935號中闡述具有NAnD記憶體單元結構之記憶體裝 置之實例。此外’已由Eitan等人於「NROM: A Novel
Localized Trapping, 2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters,21卷’第 11號,2000年 11 月,第 543至545頁)且在美國專利第5,768,192號及第6,011,725號 中闡述利用介電儲存元件之記憶體裝置之實例。 實際上’通常藉由在施加一參考電壓至控制閘極時,感 測跨越一記憶體單元之源電極與汲電極之傳導電流來讀取 該記憶體單元之記憶體狀態。因此,對於一記憶體單元之 浮動閘極上之每一給定電荷,皆可偵測相對於一固定參考 控制閘極電壓之一對應傳導電流。類似地,可程式化至浮 動閘極上之電荷之範圍界定一對應臨限電壓窗或一對應傳 導電流窗。 另一選擇為’替代偵測一所分割之電流窗中之傳導電 流’可在控制閘極處為接受測試之一給定記憶體狀態設定 臨限電壓且偵測該傳導電流比一臨限電流低抑或高。在一 145361.doc •13· 201030755 個實施方案中,相對於一臨限電流偵測傳導電流係藉由檢 查傳導電流透過位元線之電容放電之速率來完成。 圖3圖解說明針對浮動閘極可在任何一個時刻選擇性地 儲存之四種不同電荷^至(54,源極·汲極電流1〇與控制閘 極電壓VCG之間的關係。該四條連續“與乂⑶曲線表示可在 一記憶體單元之一浮動閘極上程式化之四種可能電荷位 準’其分別對應於四種可能記憶體狀態。作為一實例,一 記憶體單元群體之臨限電壓窗可在〇·5 ¥至35 乂範圍内。 可藉由以0.5 V每個之間隔將該臨限值窗分割成五個區域 來分界分別表示一個經抹除狀態及六個經程式化狀態之七 個可能記憶體狀態「〇」、「i」、「2」、「3」、 「4」、「5」、「0」。舉例而言,若如圖所示使用為2 μΑ之一參考電流ireF,則程式化有Qi之記憶體單元可被 視為處於一記憶體狀態「1」中,此乃因其曲線與Iref在臨 限值窗之由VCG=0.5 V及1.0 V分界之區域中相交。類似 地’ Q4處於一記憶體狀態「5」中。 如自以上闡述可見,使一記憶體單元儲存之狀態愈多, 其臨限值窗劃分得愈精細。舉例而言,一記憶體裝置可具 有若干具有介於-1.5 V至5 V範圍内之一臨限值窗之記憶體 單元。此提供6.5 V之一最大寬度。若該記憶體單元欲儲 存16個狀態,則每一狀態在臨限值窗中可佔據自2〇〇 mV至 300 mV。此將需要較高之程式化及讀取作業準確度,以便 能夠達成所需之解析度。 圖4圖解說明—n〇R記憶體單元陣列之一實例。在記憶 145361.doc 14· 201030755 體陣列200中,每一列記憶體單元皆由其源極14及汲極l6 以一菊花鏈方式連接。此設計有時稱為一虛擬接地設計。 一列中之記憶體早元10將其控制閘極30連接至一字線,例 , 如字線42。一行中之記憶體單元將其源極與汲極分別連接 至選定位元線,例如位元線3 4及3 6。 圖5A示意性地圖解說明組織成一 NAND串之一串記憶體 單元。一NAND串50由一系列由其源極及汲極以菊鏈方式 連接之記憶體電晶體Ml、M2、…Mn(例如,n=4、8、16 ® 或更高)組成。一對選擇電晶體SI、S2分別經由該NAND串 之源極端子54及汲極端子56控制該等記憶體電晶體鏈與外 部之連接。在一記憶體陣列中,當源極選擇電晶體s〗接通 時,該源極端子耦合至一源極線(見圖5B)。類似地,在汲 極選擇電晶體S2接通時,該NAND串之汲極端子耦合至記 憶體陣列之一位元線。該鏈中之每一記憶體電晶體1〇充當 一 s己憶體單兀。其具有一電荷儲存元件2〇以儲存一給定電 • 何量以便表示一既定記憶體狀態。每一記憶體電晶體之一 控制閘極30皆允許控制讀取及寫入作業。如在圖5]3中將見 到,一列NAND争之對應記憶體電晶體之控制閘極3〇全部 -連接至同一字線。類似地,選擇電晶體SI、S2中之每一者 之控制閘極32分別經由其源極端子54及汲極端子56提供 對該NAND串之控制存取。同樣地,一列NAND串之對應 選擇電晶體之控制閘極32全部連接至同一選擇線。 當在程式化期間讀取或驗證一 NAND串内之一經定址記 憶體電晶體10時,對其控制閘極3〇供應一適當電壓。同 145361.doc •15- 201030755 時,藉由在NAND串50中之剩餘未經定址之記憶體電晶體 之控制閘極上施加足夠之電壓來完全接通該等未經定址之 記憶體電晶體。以此方式,有效地自個別記憶體電晶體之 源極至該NAND串之源極端子54形成一傳導路徑,且同樣 自個別記憶體電晶體之汲極至該記憶體單元之汲極端子56 形成一傳導路徑。具有此等NAND串結構之記憶體裝置闡 述於美國專利第5,570,315、5,903,495及6,046,935號中。 圖5B圖解說明由(例如)圖5A中所示之NAND串50構成之 一 NAND記憶體單元陣列200之一實例。沿每一行NAND 串,將一位元線(例如,位元線36)耦合至每一NAND串之 没極端子56。沿每一排NAND串,將一源極線(例如,源極 線34)耦合至每一 NAND串之源極端子54。此外,沿一排 NAND串中之一列記憶體單元,將控制閘極連接至一字 線,例如字線42。沿一排NAND串中之一列選擇電晶體, 將該等控制閘極連接至一選擇線,例如選擇線44。可藉由 一排NAND串之字線及選擇線上之適當電壓來將該排 NAND串中之一整列記憶體單元定址。當正在讀取一 NAND串内之一記憶體電晶體時,該串中之剩餘記憶體電 晶體經由其相關聯字線硬接通,以使流過該串之電流實質 上相依於儲存於正被讀取之記憶體單元中之電荷位準。 感測電路及技術 圖6圖解說明圖1中所示之跨越一記憶體單元陣列含有一 排p個感測模組之讀取/寫入電路270A及270B。整排p個感 測模組480平行運作允許平行讀取或程式化沿一列之p個記 145361.doc •16- 201030755
憶體單元10之一區塊(或頁)。實質上,感測模組1將感測記 憶體單元1中之一電流U,感測模組2將感測記憶體單元2中 之一電流12,...,感測模組p將感測記憶體單元p中之一電 流Ip等。該頁之流出源極線34進入一聚合節點CLSRC中且 自彼處至接地之總記憶體單元電流將係該p個記憶體單 元中所有電流之一總和。在習用記憶體架構中,具有一共 同字線之一列記憶體單元形成兩個或兩個以上頁,其中平 行讀取及程式化一頁中之該等記憶體單元。在具有兩個頁 之一列之情形中,偶數位元線存取一個頁,且奇數位元線 存取另一頁。一感測電路頁係在任一時刻耦合至偶數位元 線或耦合至奇數位元線。在彼情形下,提供頁多工器25〇a 及250B以分別將讀取/寫入電路270AA27〇b多工至個別 頁。 在當前生產之基於56奈米技術之晶片中,p>64〇〇〇,且 在43奈米32 Gbit χ4晶片中,ρ>150000。在較佳實施例 中,區塊係一連串整列記憶體單元。此係所謂的「全位元 線」架構,其中頁由分別耦合至鄰接位元線之一列鄰接記 憶體單元構成。在另一實施例中,該區塊為該列中之記憶 體單元之一子組。舉例而言,該記憶體單元子組可為整列 的一半或整列的四分之一。該記憶體單元子組可為一連串 鄰接記憶體單元或每隔另一記憶體單元一個,或每隔預定 數目個圮憶體單元一個。每一感測模組經由一位元線耦入 至一記憶體單元且包含用於感測一記憶體單元之傳導電流 之-感測放大器。-般而言,若讀取/寫人電路分佈於該 145361.doc -17- 201030755 記憶體陣列之相對側上,則該排P個感測模組將分佈在兩 组讀取/寫入電路270A與270B之間。 圖7示意性地圖解說明圖6中所示之感測模組之一較佳組 織。含有p個感測模組之讀取/寫入電路270A及270B係分組 至一排讀取/寫入堆疊400中。 圖8更詳細地圖解說明圖7中所示之讀取/寫入堆疊。每 一讀取/寫入堆疊400在k個位元線之一群組上平行運作。 若一頁具有p=r*k個位元線’則將存在r個讀取/寫入堆疊 400-1、…、400-r。實質上,該架構使得個感測模組之 堆疊由一共同處理器500伺服以便節省空間。共同處理器 5〇〇基於位於感測模組480處及位於資料鎖存器43〇處之鎖 存器中之電流值且基於來自狀態機112之控制來計算欲儲 存於彼等鎖存器中之經更新資料。該共同處理器之實施方 式已揭示於2006年6月29曰之美國專利申請公開案號us· 2006-0140007-A1中,該專利申請公開案之全部揭示内容 以引用之方式併入本文中。 整排經分割之讀取/寫入堆疊400平行運作允許平行讀取 或程式化沿一列之P個記憶體單元之一區塊(或頁)。因此, 針對该整列記憶體單元將存在p個讀取/寫入模組。由於每 一堆疊飼服於k個記憶體單元,因此該排中讀取/寫入堆疊 之總數目由r=p/k給出。舉例而言,若r係該排中堆疊之數 目’則P♦一個實例性記憶體陣列可具有p=i5〇〇〇〇, k=8 ’ 且因此r=i8750。 實質上,每-讀取/寫入堆整(例如,4〇〇_ι}含有一感測 145361.doc 201030755 模組堆叠,該堆疊平行伺服於k個記憶體單 元之一區段。頁控制器41〇經由線41丨向讀取/寫入電路37〇 知:供控制及疋時號。頁控制器自身經由線3丨丨相依於記 憶體控制器310。每一讀取/寫入堆疊4〇〇中之通信受到一 互連堆疊匯流排43 1之影響,且由頁控制器4丨〇控制。控制 線411自頁控制器410向讀取/寫入堆疊4004之組件提供控 制及時鐘信號。 在該較佳配置中,該堆疊匯流排分割成用於共同處理器 500與感測模組480堆疊之間的通信之一感測放大器匯流排 422,及用於該處理器與資料鎖存器43〇堆疊之間的通信之 一 D匯流排423。 資料鎖存器430堆疊由資料鎖存器々π」至43〇_k組成, 每一個資料鎖存器用於與該堆疊相關聯之每一記憶體單 元。I/O模組440使得該等資料鎖存器能夠經由一I/C)匯流排 231與外部交換資料。 共同處理器亦包含用於輸出指示記憶體作業之一狀態 (例如,一錯誤條件)之一狀態信號之一輸出5〇7。該狀態信 號用於驅動以一導線或(Wired-Or)組態綁缚至一旗標匯流 排5 09之一 η電晶體55 0之閘極。該旗標匯流排較佳由控制 器310預充電且在讀取/寫入堆疊中之任一者斷定一狀態信 號時將被下拉。 多狀態記憶體分割之實例 已結合圖3闡述了其中記憶體單元各自儲存多個資料位 兀之一非揮發記憶體》一特定實例係自一場效電晶體陣列 145361.doc -19- 201030755 形成之一記憶體,每一場效電晶體皆具有位於其通道區域 與其控制閘極之間的一電荷儲存層。該電荷儲存層或單位 可儲存一範圍之電荷,從而產生每一場效電晶體之一臨限 電壓範圍。可能之臨限電壓範圍跨過一臨限值窗。當將該 臨限值窗分割成多個臨限電壓子範圍或子區時,每一可解 析區域係用於表示一記憶體單元之一不同記憶體狀態。該 多個記憶體狀態可由一個或多個二進制位元編碼。舉例而 言,分割成四個區之一記憶體單元可支援可編碼為2位元 資料之四個狀態。類似地,分割成八個區之一記憶體單元 可支援可編碼為3位元資料之八個記憶體狀態等。 圖9(0)至9(2)圖解說明程式化一 4狀態記憶體單元群體之 一實例。圖9(0)圖解說明可程式化至分別表示記憶體狀態 「〇」、「1」、「2」及「3」之四個不同臨限電壓分佈之 記憶體單元群體。圖9(1)圖解說明一經抹除記憶體之「經 抹除」臨限電壓之初始分佈。圖9(2)圖解說明記憶體在諸 多記憶體單元已經程式化之後的一實例。實質上,一記憶 體單元最初具有一「經抹除」臨限電壓且程式化會將其移 至一較高值,進入由驗證位準vVi、vV2及vV3分界之三個 區中之一者中。以此方式,可將每一記憶體單元程式化至 三個經程式化狀態「1」、「2」及「3」中之一者或保持 在該「經抹除」狀態中不程式化。隨著記憶體獲得更多程 式化,如圖9( 1)中所示之該「經抹除」狀態之初始分佈將 變得更窄且該經抹除狀態由「0」狀態表示。 具有一下部位元及一上部位元之一 2位元碼可用於表示 145361.doc -20· 201030755 該四個記憶體狀態中之每一者。舉例而言,「〇」、 厂1」、「2」及「3」狀態分別由「11」、「01」、 「〇〇」及「1 0」表示。可藉由以「全序列」模式進行感測 而自記憶體讀取該等2位元資料,在該「全序列」模式 中’藉由分別在三個子遍中相對於讀取分界臨限值rVj、 rV2及rV3進行感測來一同感測該兩個位元。
圖10(0)至10(2)圖解說明程式化8狀態記憶體單元之一群 體之一實例。圖1 〇(〇)圖解說明可程式化為分別表示記憶體 狀態「0」至「7」之八個不同臨限電壓分佈之記憶體單元 群體。圖10(1)圖解說明一經抹除記憶體之「經抹除」臨限 電壓之初始分佈。圖1〇(2)圖解說明該記憶體在諸多記憶體 單π已經程式化之後的一實例。實質上,一記憶體單元最 初具有一「經抹除」臨限電壓且程式化會將其移至一較高 值,進入由驗證位準¥乂丨至¥乂7分界之七個區中之一者中。 以此方式,每一記憶體單元可程式化至七個經程式化狀態 1」至「7」中之一者或保持在該「經抹除」狀態中不程 式化。隨著§己憶體獲得更多程式化,如圖丨〇(丨)中所示之該 經抹除」狀態之初始分佈將變得更窄且該經抹除狀態由 「〇」狀態表示。 具有下部位元、中間位元及上部位元之一 3位元碼可用 於表示該八個記憶體狀態中之每_者。舉例而言, 「〇」、「1」、「2」 「7」狀態分別由 「 101」、「 1〇〇」'
4」、「5」、「6」及 「 011 」、「 001 」、 〇1〇」及「110」表示。 145361.doc -21 - 201030755 可藉由以「全序列」模式進行感測而自記憶體讀取該等3 位7〇資料,在該「全序列」模式中,藉由分別在七個子遍 中相對於讀取分界臨限值rvl至rv7進行感測來—同感測該 三個位元。 類似地,一 4位元碼將具有表示十六個狀態中之每一者 之下部位元、第一中間位元、第二中間位元及上部位元。 連續掃描時域感測
圖11圖解說明平行感測或程式化之組織於(例如)NAND 組態中之一記憶體單元頁。圖i i實質上顯示圖5]8之記憶體 陣列200中之一排NAND鏈50,其中每一 NAND鏈之細節係 如圖5A中所明確顯示。例如頁6〇之一「頁」係經啟用以待 平行地感測或程式化之一記憶體單元群組。該頁由共同連 接至一字線42之頁之記憶體單元之控制閘極啟用且每一記 憶體單元可藉由一感測電路存取(例如,圖8中所示之感測 模組480),該感測電路可經由一位元線%存取。作為一實 例,當分別感測或程式化記憶體單元頁6〇時,分別施加一 感測電壓或-程式化電壓至共同字線阳,同時在位元線 上施加適當之電壓。 圖12圖解說明存取陣列中之一給定記憶體單元時之延 遲。記憶體陣列200由列方向上之字線及行方向上之位元 線跨過。當-記憶體單元10作為一頁之部分被存取時,其 由字線WL 4仏(列)方向上定址且由位元貌36在^⑻ 方向上定址。在一感測作業期間,經由—χ解碼器η。自選 定字線WL之-輸人端供應—感測電壓作為__字線電壓。 145361.doc -22- 201030755 該等位元線將由WL 42定址之記憶體單元頁個別地耗人至 讀取/寫人電路27〇巾之_模組。圖咖綠地顯示讀°取, 寫入電路270且該等電路位行之底部端處。如圖ι中所 不’對於讀取/寫人電路之m㈣分佈在記憶體陣 列之頂部及底部作為讀取電路27〇a及270B。 因此圖12顯示具有可藉由字線WL 42及位元線BL 36存 取之陣列坐標〇,y)之一頁之一個記憶體單元ι〇。舉例而 言’在一感測作業期間,'經由字線WL 42向記憶體單元⑺ 之控制閘極供應一感測電壓。隨著位元線BL 36預充電至 用於感測作業之一適當電壓,該記憶體單元之源極-汲極 電流可由讀取/寫入電路27〇中經由位元線BL刊耦合之一 感測放大器感測。 由於字線及位元線具有有限之電阻及電容,因此此等線 中將存在RC延遲。圖12圖解說明對於具有分別來自X解碼 器及讀取/寫入電路27〇之坐標(x,y)之記憶體單元1〇,在χ 解碼器處施加之一字線電壓將延遲一週期ΔΤπ(χ)。類似 地,記憶體單元1〇處之源極_汲極電流將由讀取/寫入電路 270中之一者感測為延遲了 一週期Δτ^(^。 圖U(A)圖解說明自一輸入端沿一字線WL· 42分佈在位置 xl、x2、…、Xi、…χρ處之一記憶體單元頁。該字線之輸 入端經耦合以自X解碼器23〇接收一字線電壓供應。 圖13(B)圖解說明與存取節點相關之字線之一給定區段 之電阻與電容之乘積。字線WL 42係由具有一有限電阻之 一導體形成。一字線區段之電阻與該區段之長度成比例。 145361.doc -23- 201030755 類似地,一區段之電容亦與其長度成比例。因此,該字線 之一區段之RC乘積隨其長度之一二次函數增加。 圖14圖解說明一給定位置xi作為時間之一函數的字線電 壓。對輸入端處之一輸入電壓之回應係在由Rc(xi)給出時 間常量之情形下對該字線之一部分之充電。在位置xi及時 間 t處之充電電壓為 vWL(xi,t)=vWL(x=〇)[l-EXP(-t/RC)]。 若稍後移除該輸入電壓,則位置xi及時間t處之放電電壓為 VWL(xi,t)=VWL(x=〇) EXP(-t/RC)。-般而言,乘積 RC⑴ (見圖13(B))係判定位置X處之字線之充電或放電速率之一 時間常量。圖14圖解說明正規化為輸入電壓之回應字線電 壓及正規化為RC時間常量之時間。在一個單位之時間常 董之後’該字線將充電至63.2%。在兩個單位之時間常量 之後’該字線將充電至86.5%等等。因此,rc愈大,充電 及放電將愈慢。沿一字線之RC變化效應係對於較遠離χ解 碼器之彼等記憶體單元而言之效應,RC延遲較大且因此 將花費較長時間來充電。 多位準感測中之延遲 圖9(0)中顯示一 2位元記憶體單元之一實例性分割。該2 位元記憶體單元可處於四個記憶體狀態中之任一者中,每 一記憶體狀態均與一臨限範圍相關聯。為解析該記憶體單 元之臨限值位於該等臨限範圍中之哪一者中,執行三次咸 測,每一次皆相對於讀取分界位準rVl、rV2及rV3進行感 測。 圖15(A)及15(B)圖解說明用於感測一 2位元記憶體單元 145361.doc •24- 201030755 之典型時序。圖15(A)顯示該感測係藉由施加感測電壓vWL 至字線而完成,該感測電壓實質上係掃描穿過位準ιΛΠ、 rV2及rV3的一階梯函數。由於字線中之rc延遲(圖14中所 示)’對整頁之感測僅可在該字線之遠端亦已充電至所需 位準時發生。
圖15(B)圖解說明每一感測位準之時序。為感測該頁, 在一位元線預充電週期0中向位元線供給適用於感測作業 之電壓。在rVl位準處之感測以施加rVi電壓位準至該字線 開始。在允許字線延遲週期1之後,該字線統一處於所需 之rVl位準處。隨著位元線及字線電壓供給,該記憶體翠 兀接通或關斷。若該記憶體單元接通,則意味著其具有至 少rVl之一臨限位準。然而,由於感測係由經由一位元線 遠端耦合至該記憶體單元之一感測模組(見圖8)中之一感測 放大器執行,因此該記憶體單元之傳導電流將在一位元線 存取週期2之後到達該感測放大器。在彼時間之後,感測 週期3中之一感測選通使得感測放大器能夠判定該傳導電 流。所感測之結果然後在下一週期(其係感測放大器輸出 週期4)中自該感測放大器輸出至一資料鎖存器。 端視各種感測實施方案,針對感測位準中之每一者了戋 可不重複位元線預充電週期0。然而,必須針對該等^ 位準中之每一者重複週期1至4。-實例圖解說明每-週期 之相關持續時間。感測週期3及輸出週期4通常各自為約^ 微秒;字線延遲及位元線存取通常I έ … Φ合目為約十倍長之(比 方說)10微秒。對於每一感測位準而 而έ ,此共計約20微 145361.doc -25· 201030755 秒。初始位元線預充電時間可另外花費ίο微秒。對於—2 位元記憶體單元,存在2**2_1個或三個位準且總感測時間 為20x3 + 10=70微秒。對於一3位元記憶體單元,存在 1個或7個位準且總感測時間為20x7+10=1 50微秒。對於一 4 位元§己憶體早元’存在15個位準且總感測時間為 20x15 + 10=310微秒。應看到,每一感測位準處之感測時間 中之大部分在等待字線及位元線延遲,此比實際感測及輸 出週期高約一個數量級。
具有連續掃描感測電壓之時域感測
根據本發明之 般態樣,由感測放大器經由位元線平 行地感測一字線上之一非揮發多位階記憶體單元頁。將作 為時間VINWL(t)之一增加函數之一預定輸入感測電壓施加 至字線允許在一次掃掠中掃描記憶體單元之整個臨限值範 圍。然後,藉由註釋個別記憶體單元變為傳導之時間,將 該等個別記憶體單元之臨限值之感測降為一時域感測。可 使用針對字線及位元線中之延遲調整之每_傳導時間來導 出當記憶體單元變為傳導時該字線之位於該記憶體單元本 端之部分處所形成之感測電職準。此在本端形成之感測 電壓位準產生該記憶體單元之臨限值。 在一個實施例中,㈣料回應於輸人VI隱⑴作為· 憶體早讀置xi之-函數的字線電虔vWL(xi,t)e週期, 地感測該頁且使用記憶體單元1開始傳導之時間U藉由評/ (m)處之字線回應函數來判定臨限 丨 vTHi=vWL(xi,ti)。 145361.doc • 26 · 201030755 圖16(A)圖解說明用於感測一多位階記憶體單元之所有 位準之一較佳輸入連續掃描電壓。輸入掃描電壓vINWl^t) 係具有包含欲施加至該字線之所有感測位準之一範圍之一 線性斜升電壓。其具有一恆定斜升率且實質上掃描穿過_ 掃1¾週期ΔΤκΑΜΡ=範圍/(斜升率)中之範圍。 圖16 (Β )圖解說明輸入掃描電壓自其處施加之位置處之 一字線之電壓回應。當輸入掃描電壓VINWL(t)自一選定字 線之輸入端(見圖13(A)及Π(Β))輸入時,距該輸入端之— 距離xi處之字線電壓回應由VWL(xi,t)給出。此外, VWL(0,t)=VINWL(t)。在較佳實施例中,當輸入掃描電壓 之斜升率大致少MWL之Rc常量時,則“處之電壓大致為 x=〇處之電壓但延遲了 ATWL(xi)。因此,^處之字線電壓由 Vwl(xi ’ t)〜VINWL(t-ATWL(xi))給出。此係將呈現給位於χί 處之記憶體單元i之控制閘極之電磨。 在個實施例中,作為輸入電壓VINWL(t)之一回應函數 之子線回應電壓VWL(xi ’ t)可基於結合圖13及圖14所闡述 之RC模組獲得。在另一實施例中,藉由模擬獲得該字線 回應電壓個實施例中,可藉由__查找表實施該回應 函數,其中使用一給定時間來查找一給定位置處之一字線 電壓。 已知-輸人掃描電壓之字線回應,可藉由判定位置4 之-記憶體單元i開始傳導之時間來導出該記憶體單元之 臨限值。因此-時間標記“指示該記憶體單元開始傳導之 時間。此時’ xi處之字線電壓為ν_,⑴且在定義上為 145361.doc •27- 201030755 位於xi處之記憶體單元i之臨限電壓VTHi。然後,藉由評估 (xi ’ ti)處之字線電麼函數來簡單地給出臨限電廢。因 此 VTHi=VwL(xi,ti) 〇 時間標記ti指示該記憶體單元本端之一時間。事實上, 若該記憶體單元之電流係由一遠端感測放大器偵測,則必 須計及到達該感測放大器之一進一步延遲。舉例而言,在 . 圖12中所示之配置中,該電流由記憶體陣列2〇〇之周邊處 之讀取/寫入電路270中之一感測模組480中之一感測放大 器490(見圖8B)偵測。該感測放大器經由一位元線耦合至 ❹ 該記憶體單元之汲極。在運作中,可使該感測放大器按照 一感測時鐘信號所定時而週期性地感測。舉例而言,可將 感測選通定時為每微秒重複一次。如結合圖12所解釋,該 位元線將急需自記憶體單元至感測放大器之一延遲 △ TBL(y),其中y係該位元線之長度。因此,若該感測放大 器偵測到記憶體單元i在時間fij時開始傳導,則可由 △TBL(y)導出本端時間標記ti,其中t,ij係(X,y)處之記憶體 單兀之感測放大器之偵測時間。在-個實施例中,位元線 © 存取ATBL(y)可由與字線延遲相同之RC模組獲得。在另一 實施例中’位疋線存取可藉由模擬獲得。由於位元線存取 對於沿相同字線或頁之一記憶體單元群組而言為恨定,因’ 其亦可由其巾可減去兩個感測之間的共同延遲之-差動 感測技術量測。 係圖解說明藉由一連續掃描以一時域技術執行之感 測之一流程圖。 145361.doc -28· 201030755 步驟500 :在具有一儲存元件陣列之一非揮發記憶體 中’提供一字線以用於存取自一輸入端沿該字線分佈在位 置XI、X2、…、xi '…xn處之一儲存元件群組。 步驟510 :提供施加至該字線之該輸入端之—輸入掃描 感測電壓。 步驟520:將具有作為xi及時間之一函數之_電壓振幅 之一子線回應函數VwL(xi,t)預先判定為對施加至該字線 之該輸入端之輸入掃描感測電屢^臟⑴的字線電回應。 步驟530:藉助施加感測電壓⑴至該字線,判定該 群組之每一儲存元件開始傳導電流時每-儲存元件處之Γ 時間標記ti。 步驟540:藉由在時間標記ti所指示之一時間處評估每一 儲存兀件位置處之字線回應函數來判定該館存元件之 電壓 VTi(亦即,VTi=VwL(xi,t…。 -般而言’輸入掃描感測電麼需要係一個作為時間之一 函數=加的中所示,—較佳輸入掃 描感測電壓係具有一恆定斜升率之一線性函數。 圖18係圖17中所示之流程圖之 一線性斜升電壓之-額外部分。輪入“電愿較佳係 步驟512 :其中輸入感測電壓V—)具有-預定之悝定 斜升率。 & 方=係=示之流程圖之其中指明-較佳感測實施 感測係藉由-連續掃描技術執 在技術中,由經由一位元線麵合之—感測放大器須 145361.doc -29- 201030755 測該儲存元件之傳導且計及所得之延遲。如上文所閣述且 亦如結合圖12所闡述,時間標記與儲存元件丨接通時之真 實時間相關。在該儲存元件之電流由藉由一位元線鍵接之 一感測放大器偵測之情形中,該感測放大器處之偵測時間 由自储存元件至感測放大器之信號傳播延遲。 步驟532 :其中該判定一儲存元件之時間標記包含藉由 經由一位兀線耦合至該儲存元件之一感測放大器偵測傳導 電流,該時間標記係該感測放大器處偏移一預定延遲週期 之偵測時間。 在評估(xi ’ ti)處之字線回應函數之一較佳實施方案中, 其相當於評估允許與記憶體陣列中(χί,yi}處之儲存元件 相關之字線及位元線延遲之後的輸入感測電壓,其中 VTHi=V1NWL(tij^TwL(xi)_ATBL(yi)),其中屮係感測放大器 處針對傳導之偵測時間且ΔΤ^(χί)及ΔΤΒί(Ν)分別係與儲 存元件i相關之字線及位元線中之延遲。 圖20係圖17中所示之流程圖之其中指明以連續掃描技術 導出一儲存元件之臨限值之一較佳實施方案之一額外部 分。如自圖16(A)及(B)中可見,輸入電壓VlNWL⑴施加至 該字線且其對於沿該字線之位置xi處之儲存元件i延遲 △TWL(xi)。可自回應函數vWL(x,t)計算該延遲。因此,在 xi處形成於該字線上之電壓藉助由時間上之延遲移位之輸 入電壓簡單地給出,亦即,VWL(xi,t)=V_L(t-△丁WL(xi)) 〇 類似地,該感測放大器偵測t,=t+ATBL(y)時由位元線延遲 之該儲存元件之傳導之情形。因此,儲存元件丨處之臨限 145361.doc •30- 201030755 值藉由在時間上由字線及位元線兩者中之延遲移位之輸人 電壓給出,亦即,VTHi=VINWL(t”)=VINWL(t-ATWL(xiD= ViNwiXt'-ATwj^xD-ATBiXy)) 0 步驟540’ :該藉由在時間標記ti所指示之一時間處評估 每一儲存元件位置處之字線回應函數來判定該儲存元件之 限電壓V T i相當於在感測放大器處在時間上移位一預定 字線延遲及預定位元線存取之偵測時間處評估輪入電麼函 數(亦即 ’ VTi=VWL(xi,ti)=ViNWL(t'-ATWL(xi)-ATBL(y))。 ® 連續掃描感測技術可大大改良感測效能,尤其對於多位 準感測而言。如之前結合圖15所解釋,先前之多位準感測 方案具有與每一感測位準複合之字線及位元線延遲。因 此’總感測時間隨感測位準之數目而按比例縮放。 圖21(A)及21 (B)圖解說明連續掃描感測技術中之時序優 點。圖21 (A)顯示輸入掃描感測電壓作為隨時間之一連續 斜升電壓之一實例。 _ 圖21(B)圖解說明在時域中連續掃描感測之本方案下之 總感測時間之時序。在斜升之前,將存在可花費約1〇微秒 之一初始位元線預充電時間週期0。此週期〇與先前感測方 案中所存在之週期類似,例如圖15中所示之週期。一旦施 加該連續掃描感測電壓,由針對每一無窮小位準之字線延 遲週期1及位元線存取週期2以及感測週期3及輸出週期4之 總和花費之總時間將彼此前後呈「管道化」。通常,總感 測時間將由斜升週期ΔΤβΑΜΡ+總和(週期1至4)給出。此稍 微獨立於欲針對多位階記憶體單元解析之位準之數目。舉 145361.doc -31 - 201030755 。假疋斜升週期ATramp約與週期1至4之總和相同, J針對所有位準之總感測時間將係總和(週期1至4)。相 比較而s,先前方法將使針對一 3位元記憶體單元之一感 測時間為約7χ總和(週期!至4)。類似地,相比較而言,先 前方法將使針對一 4位元記憶體單元之一感測時間為約丨5 χ 總和(週期1至4)。 連續掃描感測技術之另一優點為其感測時間對正被感測 之位準之數目相當不敏感,以比一記憶體單元之多個位準 之數目通常將需要的高得多之解析度感測係實務的。舉例 而言,對於一3位元記憶體單元,人們通常將需要解析最 7個位準。然而,連續掃描感測技術可允許在不招致更 多感測時間之情形下感測以解析4個、5個甚或更高數目個 位元。額外之位元稱為「軟位元」,其用於較精確地定位 «玄圮憶體單元之臨限值或協助ECC(錯誤校正碼)作業。唯 的代價將係用以儲存該等額外軟位元之較多鎖存器。 具有微擾鄰近者之管道校正之感測 根據本發明之另一態樣,時域感測可用於促進感測一多 位階記憶體’其中將補償來自鄰近記憶體單元中所儲存之 電荷之微擾(「Yupin效應」)。特定而言,當正逐頁感測記 憶體陣列(其中每一頁可藉由一字線存取)時,一字線 之感測將需要首先感測鄰近字線WLn+1中之狀態以知曉將 補償多少。在欲感測每一字線處之多個位準之情形下,维 感測數目隨欲感測之多個位準之平方增加且將由於每一記 憶體單元經組態以儲存較多位元而變得過分昂貴。 145361.doc -32- 201030755 來自鄰近電荷儲存元件或記憶體單元至記憶體單元之浮動 閘極叙合之微擾(「Yupin效應」) 程式化至一個記憶體單元之電荷儲存元件中之電荷產生 . 微擾一鄰近s己憶體單元之電場之一電場。此將影響鄰近記 憶體單兀(其實質上係具有一電荷儲存元件之一場效電晶 體)之特性。特定而言,當感測時,記憶體單元將顯現具 有比在其較少受到微擾時高之一臨限位準(或經更多程式 化)° ® 一 4又而5,若一記憶體單元在一第一場環境下經受程式 化驗證且稍後因鄰近記憶體單元隨後係以不同電荷程式化 而在一不同i葱環境下被再次讀取’則讀取精確度可因鄰近 浮動閘極之間的耦合而受到影響,此稱為「Yupin效 應」。隨著半導體記憶體中之整合度愈來愈高,由於記憶 體單元之間的所儲存電荷所致之電場之微擾(Yupin效應)將 因蜂巢間間距縮減而變得愈可感知。 ^ 存在最小化及/或校正Yupin效應之若干種方式。 在程式化期間最小化浮動閘極耦合(「Yupin效應」)
Yupin效應更強烈地影響可沿一記憶體陣列之一列跨越 • 位元線(BL-BL Yupin效應)及沿記憶體陣列之一行跨越位 元線(WL-WL Yupin效應)之®H:鄰記憶體單元。可藉由在程 式化驗證之時間與在經鄰近記憶體單元已程式化之後的一 讀取時間之間最小化一記憶體單元之場環境中之不對稱來 減輕此影響。 存在數種在程式化期間減少Yupin效應之方式。一種方 145361.doc • 33· 201030755 式係執行多遍程式化,纟中以多於—遍完成對沿一字線之 一記憶體單元頁之程式化。通常,執行至少兩遍程式化。 第一遍使關級㈣準(其偏移低於其針對目標狀態通 常應為之偏移)程式化該頁中接近其各別目標狀態之所有 :己憶體單元。隨後一遍使用不具有此偏移之正常驗證位準 完成程式化。一記憶體單元上之Yupin效應僅係由程式化 該記憶體單元之後鄰近者之改變(亦即,程式化)所引起。 當在浮動閘極中電荷改變最小之情形下執行隨後一遍時, 程式化驗證與隨後讀取作業之間的場環境中之不對稱性將 最小。因此,在2遍程式化技術中Yupin效應得以最小化。 此技術可最小化BL-BL Yupin效應。如稍後將闌述,若在 自字線至字線進行程式化時以一特定序列執行兩遍’則此 技術亦可減少WL-WL Yupin效應。 美國專利第6,781,877號揭示一種程式化方案,其中亦藉 由以最佳次序程式化記憶體陣列中之該等頁來減少wl_ WL Yupin效應。 圖22圖解說明具有一記憶體陣列之一記憶體之一實例, 其中其頁係以一最佳序列程式化以最小化毗鄰字線上各記 憶體單元之間的Yupin效應。該等頁沿一一致方向依序程 式化,例如以次序WL0、WL1、WL2、…自底部至頂部。 以此方式,當正程式化一特定頁時,該頁之下側上之頁已 經程式化。無論該等頁可能對當前頁造成之微擾效應如 何’繁於此等微擾在對當前頁進行程式化驗證時將計及該 等頁。實質上’程式化該頁之次序應允許正程式化之當前 145361.doc • 34 - 201030755 頁在其已經程式化之後見到其周圍環境發生最小改變。因 此,每一經程式化頁僅受到其上側上之頁(例如wh+丨或 更冋之頁)之微擾,且藉由此程式化序列有效地將 Yupin效應減少一半。 因此,對於其中微擾處在毗鄰字線上之記憶體單元之間 的WL-WL Yupin效應,使用上文所闡述之較佳程式化方案 在程式化期間減輕此效應。此將有效地將微擾減少一半。 所剩餘之一半仍將需要在程式化或讀取作業期間校正。 在感測期間對BL-BL及WL-WL Yupin效應之校正 一般而言,在一讀取作業或一程式化_驗證作業中執行 對一儲存元件之臨限位準之感測。讀取及程式化_驗證可 採用一略為不同之感測位準。在本說明中,術語「感測」 及「讀取」有時互換使用,但應理解可存在以上區別。同 樣地,術語「储存元件」及「記憶體單元」及「記憶體單 元」互換使用’但應理解此適用於每一記·憶體單元具有一 個儲存元件之情形中。在一個記憶體單元含有多個儲存元 件之情形中’術語「記憶體單元」應讀作「儲存元件」。 在感測期間對WL-WL Yupin效應之校正可由前瞻處理 (Look-Ahead ; LA)技術完成。美國專利第7,196 928號及 2006年10月公開之美國專利公開申請案第us_2〇〇6_ 0221714-A1 號(標題為「Read Operations for Non-Volatile Storage that Includes Compensation for Coupling」,其整 個揭示内容以引用方式併入本文中)中已揭示該la感測方 案。具有LA校正之讀取基本上檢驗程式化至一毗鄰字線 145361.doc -35- 201030755 上之記憶鱧單元中之記憶體狀態且校正該等記憶體狀態對 正在當前字線上讀取之記憶體單元之任何微擾效應。若已 根據上述較佳程式化方案程式化該等頁,則毗鄰字線將係 來自當前字線(WLn)正上方之字線(WLn+l)。該LA校正方 案將需要在當前頁之前讀取毗鄰字線上之資料。 - 圖23圖解說明欲針對其在一讀取或程式化作業期間執行 LA校正之一記憶體陣列之一部分。舉例而言,平行地感 測藉由一字線WLn連接之一記憶體單元頁。該頁中之記憶 體單元中之任一者(例如,記憶體單元6〇〇)上之Yupin效應 ❹
主要係由隨後程式化毗鄰於正被程式化之記憶體單元6〇〇 之鄰近記憶體單元所引起。特定而言,沿字線WLn,一左 側鄰近者係記憶體單元610且一右側鄰近者係記憶體單元 612。類似地’程式化記憶體單元600經由一位元線^^柄 合至一感測放大器(圖中未繪示)。沿位元線BL2,字線 WLn-1上之程式化記憶體單元6〇〇下面之一鄰近者係記憶 體單元620且在上面的WLn+l字線上之一鄰近者係記憶體 單元630。 Q 記憶體單元600之該等鄰近者可處於可能之記憶體狀態 中之任一狀態中’其各自在其電荷儲存元件中具有一不同 電荷量且因此施加不同之微擾量。一般而言,較高經程式 化狀態將在該記憶體單元之儲存元件中具有較多負電荷。 ' 在具有四個毗鄰鄰近者之情形下,微擾範圍係藉由置換此 等鄰近者中之可能記憶體狀態而給出。一般而言,僅相關 鄰近者係將在記憶體單元1460已完成程式化之後程式化之 145361.doc •36- 201030755 彼等記憶體單元。實際上,較佳量化記憶體單元600所見 之微擾量且因此將補償位準之數目量化為一可管理數目。 舉例而言,可藉由一個位元來編碼補償位準之數目,其中 「〇」可表示不補償且「1」可表示一預定位準之補償。在 另一實施例中’可使用兩個位元來表示高達四個可能之補 償位準。較高之位元亦可能。 因此’藉由調整欲感測之記憶體單元之字線上之感測位 準’該感測位準在感測期間係作為鄰近記憶體單元之目標 狀態及預定記憶體狀態之一函數,由於鄰近記憶體單元上 現有或預期電荷所致之Yupin效應得到補償。 藉助施加至一鄰近字線WLn+1之預定偏移位準之補償 (「DLA讀取」) 用於在讀取期間校正YUpin效應之一替代、更佳方案係 直接LA方案(「DLA」)。DLA揭示於2006年3月17日提出 申請之標題為「System for Performing Read Operations on
Non-Volatile Storage with Compensation for Coupling」之 美國專利申請案序列第1 1/377,972號中,此申請案之整個 揭示内容以引用方式併入本文中。該DLa方案亦藉由計及 下一字線上之毗鄰記憶體單元之經程式化狀態而對當前字 線中之一記憶體單元之讀取進行校正。替代在讀取期間簡 單地給當前字線施偏壓’校正係藉由以使所得浮動閘極耦 合偏移WL-WL Yupin效應錯誤之一方式給毗鄰字線施偏壓 而實現。 藉由給一毗鄰字線施偏壓來實質上實現該感測位準之調 145361.doc -37· 201030755 整以使得將自該記憶體單元讀取校正目標狀態,而不管隨 後程式化至鄰近記憶體單元中之微擾電荷。此具有避免在 正程式化記憶體單元之驗證位準上使用—真實偏移之優 點,藉此避免可能使驗證位準移位得太低以致在驗證最低 記憶體狀態時需要負電壓感測之問題。 · 如前文所闡述’ Yupin效應由於一記憶體單元在其經程 式化驗證之時間與其被讀取之時間之間的電荷環境經歷之 不對稱而發生。更特定而言,在程式化字線WLn上之記憶 體单元期間’ WLn+Ι上之記憶體單元尚未經程式化且其電❿ 荷儲存元件具有少量負電荷或無負電荷。因此,wLn中之 記憶體單元係在此-環境下經程式化驗證。猶後,机… 上之記憶體單元亦已經程式化且其電荷儲存元件中之某些 疋件程式化有較多負電荷。現在,當WLn上之記憶體單元 被讀取時,此等負電荷呈現一較多負電荷環境。該效應係 仿佛WLn上之一記憶體單元程式化有較多負電荷;亦即, 該記憶體單元顯現為更多地程式化有一較高臨限值。 圖24A及圖24B分別圖解說明在一程式化驗證及一隨後❹ 之讀取期間字線上之偏壓電壓。 圖24A圖解說明在DLA方案下正被感測之字線與鄰 近字線WLn-Ι及WLn+i在程式化驗證期間之偏壓狀況。在 程式化驗證期間,施加至WLn之感測電壓位準係vVi、 · W2、…中之一者(見圖9及圖10)。在一ΝΑΝ〇記憶體單元 之情形中,在欲感測之記憶體單元之正下方及正上方之鄰 近s己憶體單元係相同NAND串之部分(見圖u)。因此,施 145361.doc •38· 201030755 加足以接通鄰近記憶體單元之一電壓Vread至WLn-l及 WLn+Ι兩者。更佳地,由於WLn+Ι上之記憶體單元係處於 經抹除狀態中(如結合圖22所解釋),因此WLn+Ι上之偏壓 係VreadX,VreadX大大低於正常之Vread且仍能夠接通 WLn+Ι上之記憶體單元。此較佳下降之基本位準將允許在 一隨後之讀取作業中施加一差動偏壓增壓,而不必施加一 過量字線電壓。 圖24B圖解說明在DLA方案下正被感測之字線及其毗鄰 • 字線在一補償讀取期間之偏壓狀況。特定而言,WLn係一 NAND鏈(見圖2)中之選定字線。在感測期間,施加正常感 測位準(例如,rVl、rV2、…)中之一選定位準至該選定字 線WLn。除WLn+Ι之外的剩餘未選字線將具有一電壓 Vread以接通該NAND鏈中之其他記憶體單元。字線WLn+1 將具有施加至其之一電壓VreadX。若不需要補償,則 VreadX將與程式化驗證中相同為VI。一般而言,VreadX 相依於鄰近狀態。鄰近狀態程式化得愈多,微擾愈多且需 要愈多補償。補償係藉由自VI提高VreadX實現。該實例 顯示藉由一個位元編碼之兩個可能補償位準。 當WLn+1處之鄰近記憶體單元在總微擾低於一預定臨限 值之情形下經受較少程式化時,不採用補償(補償碼 「1」)。因此,WLn+Ι之偏壓與其中VreadX=Vl之程式化-驗證情形中相同。 另一方面,當該等鄰近記憶體單元在總微擾高於預定臨 限值之情形下處於一較多程式化狀態中時,需要補償(補 145361.doc -39- 201030755 償碼「〇」)。在此情形中,藉由將WLn+l上之偏壓提高一 預定量(其中VreadX=Vl+AVDLA)來實現補償。 儘管已以具有兩個補償位準之一個位元校正圖解說明 DLA讀取,但應明瞭更多補償位準會將該補償再現得更準 確但係以WLn+1處之更精確之感測為代價。 如之前所闡述,DLA感測方案將需要感測選定字線WLn 及毗鄰字線WLn+l兩者。藉由首先感測WLn+l來首先判定 WLn+l上之狀態或臨限值以知曉將補償多少。對於一多位 階記憶體,WLn+l將必須被感測多次,每一次係針對多個 位準中之一者。 圖25係根據一習用DLA方案之一第一部分之用於感測毗 鄰字線WLn+1處之鄰近頁之一示意性時序圖。在DLA方案 之第一部分中,由習用感測技術判定WLn+l上之儲存元件 之狀態。該時序與圖1 5中所示之時序類似,其中每一感測 位準處由於字線及位元線延遲而存在大量延遲。給出其中 存在三個感測位準之一 2位元記憶體實例。 圖26係根據一習用DLA方案之一第二部分之用於感測選 定字線WLn處之頁之一示意性時序圖。在該DLA方案之第 二部分中,在補償毗鄰字線WLn+l上之微擾狀態的同時感 測選定字線WLn處之頁。在一 2位元記憶體實例中, WLn+l處存在四種可能之記憶體狀態。將WLn上之儲存元 件頁劃分為四個群組,每一群組具有由此等四種狀態中之 一者微擾之儲存元件。如可見,DLA方案中之總感測時間 係WLn處之感測位準數目乘以WLn+l上之補償位準數目乘 145361.doc -40- 201030755 以建立每一補償位準之週期β 適用於DLA讀取之時域中之感測 根據本發明之另一態樣’在補償來自一毗鄰字線Μη+1 上之鄰近頁之微擾的同時平行地感測一字線WLn上之一 #揮發多位階健存元件頁。在-「直接前瞻處理」感測方 案中施加相依於一鄰近狀態之一偏壓電壓至WLn+丨以補 償,、有此鄰近狀態之WLn上正被感測之記憶體單元。首 先在時域中感測WLn+1上之儲存元件之經程式化臨限值 且將其編碼為時間標記。此係藉由隨時間增加之一掃描感 測電麼完成。-儲存元件之時間標記指示該儲存元件開始 傳導之時間或相等地指示該掃描感測電壓已達到該儲存元 件之Β»限值之時。其次,在施加具有一偏移位準之相同掃 描電壓至WLn+Ι作為補償的同時感測WLn上之頁。特定而 言,將在WLn+Ι上之一毗鄰儲存元件之時間標記所指示之 一時間處感測WLn上之一儲存元件,該時間為該偏移掃描 馨 電壓在WLn+Ι上形成一適當補償偏壓電壓之時。 圖27圖解說明用於感測毗鄰字線WLn+Ι上之一多位階呓 憶體單元之所有位準之一較佳連續掃描電壓。掃描電壓 VwLn+l(t)係具有包含欲施加至該字線之所有感測位準之一 範圍之一線性斜升電壓。其具有一恆定斜升率且實質上掃 描穿過一掃描週期ΔΤΚΑΜΡ=範圍/(斜升率)中之範圍。 圖28係根據本發明之一第二部分之用於感測選定字線 WLn處之頁之一示意性時序圖。在補償毗鄰字線上 之微擾狀態的同時感測該選定字線WLn處之頁。在時域方 145361.doc •41- 201030755 案中,wLn+1處之記憶體狀態係期為時間標記 上之儲存元件頁劃分為若干群組, 矿 n ,,it ^ ^ ^ ^ ^ 群组具有受時間標 4疋之狀態中之-者微擾之儲存元件。在本方案中,油 感測時間係WLn處之感測位準數目乘以掃 。〜 與圖21中所示之時序類似,應看到,在 \ RAMP° J 在一時域方孝 用一連續掃描電壓之優點允許由於 一 訂對每—電壓位準之 線WLn+Ι及位元線存取所致 避主官道化」且壓縮。 圖29係圖解說明藉由採用一續 貝坪彻感測電壓在時域中 感測來進行感測之一流程圖。 步驟60。:在具有可藉由字線及位元線存取之一儲存元 件陣列之-非揮發記憶體中,提供可藉由_選定字線存取 之一選定儲存元件群組及可藉由一眺鄰字線存取之一批鄰 儲存元件群組’該田比鄰儲存元件群組在該選定群組之儲存 元件之後經程式化。 步驟610 具有一第一預定初始振幅及一預定斜升 率之一第一電壓。 步驟620:藉助施加該第一電壓至該毗鄰字線,針對該 毗鄰群組之每一儲存元件判定指示一相關聯之儲存元件何 時開始傳導電流之一時間標記,藉此在時域中編碼每一儲 存元件之狀態。 步驟630:提供具有一第二預定初始振幅及與該第一電 壓之斜升率類似的一斜升率之一第二電壓。 步驟640 :於同時施加該第二電壓至該毗鄰字線的同 時,在由該毗鄰群組之一毗鄰儲存元件之時間標記指示之 145361.doc • 42- 201030755 一時間處感測選定群組之每一儲存元件。 一般而言,輸入掃描感測電壓需要係一個作為時間之一 函數單調增加的電壓。 圖30係圖29中所示之流程圖之其中進一步指明第二電壓 之一額外部分。 步驟632 .纟中該第二預定初始振幅係與該第一預定初 始振幅呈一預定偏移,以使得在該選定群組之該感測期 Μ ’ 鄰字線上之該第二電壓對來自該此鄰群組之微擾提 • 供補償。 先前D L A方案需要在當前字線w L n上感测多位階記憶體 之多個位準中之每-者且此等位準中之每—者處之感測進 一步乘以毗鄰字線WLn+Ι上之補償位準數目。由於字線及 位元線存取中之延遲,必須在整個長度之貿^^丨預充電至 所需補償位準且WLn處之感測完成之前允許充足時間(例 如,約20微秒)。因此,總DLA感測時間由設立评以+丨上 肇 之每一補償位準時及之後的位元線存取時之延遲複合而 成。 在本發明性方案中’偏移掃描電壓在一次掃掠中在毗鄰 字線WLn+1上施加各種補償位準,且針對每一無窮小補償 位準之字線延遲及位元線存取週期將彼此前後呈「管道 化」。此導致所有補償位準之總設置時間之大量減少且因 此導致改良之感測效能。可實現1)1^八感測中之大量改良。 本發明性方案亦在減少功率消耗方面有利。藉助快速斜 升時序及管道化作業,尤其係位元線作業之快速斜升時序 145361.doc •43- 201030755 及管道化作業,大大減少了平均電流消乾。 本文中所引用之所有專利、專利申請案、論文、書籍、 說明書'其他出版物、文件及事物之整體内容藉此出於所 有目的以引用方式併入本文中。在所併入之出版物、文件 或事物中之任一者與本文件之文字之間的術語之定義或使 用的任何不一致或衝突方面’本文件中術語之定義或使用 將具有普遍性。 儘管已就某些實施例對本發明之各種態樣進行了闡述, 但應瞭解,本發明有權在隨附申請專利範圍之整個範疇内 受到保護。 【圖式簡單說明】 圖1示意性地圖解說明其中可實施本發明之一非揮發記 憶體晶片之功能區塊; 圖2不意性地圖解說明一非揮發記憶體單元; 圖3圖解說明針對浮動閘極可在任何一個時刻選擇性地 儲存之四種不同電荷〇1至(^,源極-汲極電流1〇與控制閘 極電麼V c G之間的關係; 圖4圖解說明一 NOR記憶體單元陣列之一實例; 圖5A示意性地圖解說明組織成一NAND_之一串記憶體 單元; 圖5B圖解說明由(例如)圖5八中所示之nand串5〇構成之 一 NAND記憶體單元陣列2〇〇之一實例; 圖6圖解說明圖!中所示之跨越一記憶體單元陣列含有_ 排P個感測模組之讀取/寫入電路27〇八及27〇B ; 145361-doc • 44 - 201030755 圖7示意性地圖解說明圖6中所示之感測模組之一較佳組 織; 圖8A及8B更詳細地圖解說明圖7中所示之讀取/寫入堆 疊, 圖9(0)至9(2)圖解說明程式化一 4狀態記憶體單元群體之 ' 一實例; 圖10(0)至10(2)圖解說明程式化一 8狀態記憶體單元群體 之一實例; 籲 圖11圖解說明平行感測或程式化之組織於(例如)nand 組態中之一記憶體單元頁; 圖12圖解說明存取陣列中之一給定記憶體單元時之延 遲; 圖13(A)圖解說明自一輸入端沿一字線wl 42分佈在位置 xl、x2、...、Xi、…xp處之一記憶體單元頁; 圖13(B)圖解說明與存取節點相關之字線之一給定區段 之電阻與電容之乘積; 圖14圖解說明一給定位置xi作為時間之一函數的字線電 壓; • 圖15(A)顯示感測係藉由向字線施加感測電壓γη而完 成,該感測電壓實質上係掃描穿過位準以丨、以2及以3 = 一階梯函數; 圖15(B)圖解說明每一感測位準之時序; 圖16(A)圖解說明用於感測-多位階記憶體單元之所有 位準之一較佳輸入連續掃描電壓; 145361.doc •45· 201030755 圖16(B)圖解說明輸入掃描電壓自其處施加之仇 一字線之電壓回應; 處之 圖17係囷解說明藉由一連續掃描以一時域 測之一流程圖; 丁I琢 電*較㈣ 較佳感測實施 連續掃描技術 案之一額外部 圖19係圖17中所示之流程圖之其中指明一 方案之一額外部分; 圖20係圖17中所示之流程圖之其中指明以 導出一儲存元件之臨限值之一較佳實施方 分; 圖21⑷顯示作為隨時間之—連續斜升電壓之輸入掃描 感測電壓之一實例; 圖21(B)圖解說明在時域中連續掃描感測之本方案下之 總感測時間之時序; 圖2 2圖解說明具有一記憶體陣列之一記憶體之一實例, 其中其頁係以一最佳序列程式化以最小化毗鄰字線上各記 憶體單元之間的YUpin效應; 圖23圖解說明欲針對其在一讀取或程式化作業期間執行 LA校正之一記憶體陣列之一部分; 圖24A圖解說明在Dla方案下正被感測之字線WLn及鄰 近字線WLn-Ι及WLn+Ι在程式化驗證期間之偏壓狀況; 圖24B圖解說明在DLA方案下正被感測之字線及其被鄰 字線在一補償讀取期間之偏壓狀況; 145361.doc -46- 201030755 圖25係根據nDLA方案之_第—部分之用於感測此 鄰字線WLn+1處之鄰近頁之—示意性時序圖; 圖26係根據HDLA方案之—第二部分之用於感測選 定字線WLn處之頁之一示意性時序圖; 圖27圖解說明用於感測毗鄰字線乳打+1上之一多位階記 憶體單元之所有位準之-較佳連續掃描電壓; 圖2 8係根據本發明之一第二部分之用於感測選定字線 WLn處之頁之一示意性時序圖;
圖29係圖解說明藉*採用—連續掃描感測電壓在時域中 感測來進行感測之一流程圖;及 圖30係圖29中所示之流程圖之其中進一步指明第二電壓 之一額外部分。 【主要元件符號說明】 10 記憶體單元 14 源極 16 汲極 20 電荷儲存元件 30 汲極 32 控制閘極 34 源極線 36 位元線 42 字線 44 選擇線 50 NAND 鏈 145361.doc -47- 201030755 54 源極端子 56 汲極端子 60 頁 100 記憶體晶片 110 控制電路 112 狀態機 200 記憶體陣列 230 列解碼器 230A 列解碼器 230B 列解碼器 231 資料I/O匯流排 250A 區塊多工器 250B 區塊多工器 260A 行解碼器 260B 行解碼器 270 讀取/寫入電路 270A 讀取/寫入電路 270B 讀取/寫入電路 311 線 400 讀取/寫入堆疊 400-1 讀取/寫入堆疊 400-r 讀取/寫入堆疊 410 頁控制器 411 控制線 145361.doc -48- 201030755 422 感測放大器匯流排 423 D匯流排 430-1 資料鎖存器 430-k 資料鎖存器 440 I/O模組 ' 480 感測模組 480-1 感測模組 480-k 感測模組 ❹ 490 感測放大器 500 共同處理器 507 輸出 509 旗標匯流排 550 η電晶體 600 記憶體單元 610 記憶體單元 612 記憶體單元 • 620 記憶體單元 630 記憶體單元 145361.doc 49-
Claims (1)
- 201030755 七、申請專利範圍: ι_ 一種在一非揮發記憶體中平行地感測儲存元件頁之方 法’該非揮發記憶體具有可藉由字線及位元線存取之一 儲存7L件陣列,提供可藉由一選定字線存取之一選定儲 存元件群組及可藉由一毗鄰字線存取之一毗鄰儲存元件 群組,該方法包括: 供第電壓’其具有一第一預定初始振幅及一預 定斜升率; 2助施加„亥第一電壓至該毗鄰字線,針對該毗鄰群組 之母儲存几件判定指示一相關聯儲存元件何時開始傳 電流之_間標記,藉此在時域中編碼每一儲存元件 第一電屢之斜升率類似的__斜升率:與該近===,至該'鄰字線的同時,在由接 存 母儲存兀*件的該毗鄰群組中之— 件牛之該時間標記指時間處感_每-健存1 2.如請求項1之方法,其中: 之後程式化該 毗鄰儲存 在該選定群組之彼等儲存元件 %件群組。 3. 如請求項1之方法,其中: 該第一電壓隨時間單調增加 4. 如請求項1之方法,其中: 145361.doc 201030755 5.6. 7.8. 9. 10. 11. 12. 13. 該第〜電壓具有一預定之恆定斜升率。 如請求項1之方法’其中該等非揮發儲存 憶體單元之部分。 元件係快閃記 如請求们之方法,其中將該非揮發儲存元件陣列 成一 NAND組態。 如請求項1之方法,其中: 組織 /弟二預定初始振幅係'與該第_預定初始振幅呈—預 2偏移’以使得在該選定群組之該感_間,魏鄰字 線^之該第二電壓對來自㈣鄰群組之微擾提供補償。 如睛求項7之方法,其中: 在該選定群組之彼等儲存元件 元件群級。 如請求項7之方法,其中: 該第一電壓隨時間單調增加。 如請求項7之方法,其中: 之後程式化該毗鄰儲存 該第一電壓具有一預定之恆定斜升率。 如請求項7之方法,其中該等非揮發儲存 憶體單元之部分。 元件係快閃記 如請求項7之方法,其中將該非揮發儲存元件陣列纟且織 成一 NAND組態。 一種非揮發記憶體,其包括: 儲存元件陣列; 一選定字線,其用於平行地存取一選定儲存元件群 組; 145361.doc 201030755 此鄰字線’其用於平行地存取一毗鄰儲存元件群 一第一電壓,其具有一第一預定初始振幅及一預定斜 升率; 感測放大器,在一第一遍中,其回應於該第一電壓正 被施加至該毗鄰字線而感測該毗鄰儲存元件群組且判定 指不一相關聯之儲存元件何時開始傳導電流之一時間標 記,藉此在時域中編碼該毗鄰群組之每一儲存元件之狀 態; 一第二電壓,其與該第一電壓成比例;及 在一第二遍中,該等感測放大器在該第二電壓被施加 至該田比鄰字線的同肖感測該字線上之謂定儲存元件群 組’其中在由接近該選定群組之每—儲存元件的該晚鄰 群組之-儲存元件之料間標記指示之—時間處感測該 每一儲存元件。 14.如請求項13之非揮發記憶體,其中: 該此鄰儲存it件群組係在該選定群組之彼等健存元件 之後程式化。 15 ·如請求項13之非揮發記憶體,其中: 該第一電壓隨時間單調增加。 16.如請求項π之非揮發記憶體,其中: 該第一電壓具有一預定之恆定斜升率。 其中該等非揮發儲存元件 17·如請求項13之非揮發記憶體, 係快閃記憶體單元之部分。 145361.doc 201030755 18. 如請求項13之非揮發記憶體,其中該非揮發儲存元件陣 列係組織成一 NAND組態。 19. 如請求項13之非揮發記憶體,其中: 該第二預定初始振幅係與該第—預定初始振幅呈一預 定偏移,以使得在該選定群組之該感測期間,該此鄰字 線上之該第二電壓對來自該B比鄰群組之微擾提供補償。 145361.doc -4 -
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