TW201021418A - Low-power asynchronous counter and method - Google Patents

Description

201021418 六、發明說明： 【發明所屬之技術領域】 本發明係關於用於數位鎖相迴路（DPLL)中之相位累加之 技術。 【先前技術】 在現代通信電路中，數位鎖相迴路（DPLL)用以藉由鎖相 至具有已知頻率之參考信號來產生具有任意頻率之輸出信

號。為量測輸出信號之累加數位相位，DPLL可使用與時 間轉數位轉換器（TDC)組合之計數器。計數器可對輸出信 號之循環中之累加相位的整數部分計數，而TDC可量測累 加相位之小數部分。 在習知DPLL設計中，計數器通常實施為同步機構，其 中（例如）在DPLL輸出信號之每個上升邊緣處對複數個 正反器同步取樣。因為DPLL輸出信號可為高頻信號，所 以此同步機構可消耗相應高電力位準。 將需要提供-種新賴DPLL計數器設計，其消耗比先前 技術同步計數器少的電力，同時穩健且設計簡單。 【發明内容】 本發明之一態樣提供— 禋用於產生一輸入信號之已歷經 循環之一數目的一數位砉 表不之方法，該方法包含：在該輸 入信號之一觸發事件日年衝祥 喚 ^

^ 干f取樣一第一 〇信號以產生一第一 Q 信號及一第一互補Q信號筮 琥該第一互補Q信號耦接至該第 D信遗，在該第一互越pv /j. at.. 補Q彳5唬之一觸發事件時取樣一第 二D信號以產生一第二〇 4乜號及一第二互補Q信號，該第二 143848.doc 201021418 互補Q信號耦接至該第二D信號；在一參考信號之一觸發 事件時取樣該第一 q信號以產生該輸入信號之已歷經彳盾環 的該數目之該數位表示之一第一位元；及在該參考信镜之 一第一延遲版本之一觸發事件時取樣該第二Q信號以產生 該輸入信號之已歷經循環的該數目之該數位表示之一第二 位元。 本發明之另一態樣提供一種用於產生一輸入信號之已歷 經循環之一數目的一數位表示之裝置，該裝置包含：一第 一信號取樣器，其經組態以在該輸入信號之一觸發事件時 取樣一第一 D信號以產生一第一 Q信號及一第一互補卩信 號’該第一互補Q信號耦接至該第一D信號；一第二信號 取樣器’其經組態以在該第一互補q信號之一觸發事件時 取樣一第二D信號以產生一第二q信號及一第二互補q信 號’該第二互補Q信號耦接至該第二D信號；一第一辅助 信號取樣器，其經組態以在一參考信號之一觸發事件時取 樣該第一 Q信號以產生該輸入信號之已歷經循環的該數目 之該數位表示之一第一位元；及一第二輔助信號取樣器， 其經組態以在該參考信號之一第一延遲版本之一觸發事件 時取樣該第二Q信號以產生該輸入信號之已歷經循環的該 數目之該數位表示之一第二位元。 本發明之又一態樣提供一種用於產生一輸入信號之已歷 經循環之一數目的一數位表示之裝置，該裝置包含：用於 對一輸入信號之已歷經循環之該數目進行非同步計數的計 數構件；及用於以恰當延遲對該計數構件取樣以產生該輸 143848.doc 4- 201021418 入信號之已歷經循環之該數目的該數位表示之取樣構件。 本發明之再-態樣提供—種用力產生一輸入信號之已歷 經循環之-數目的-數位表示之電腦程式產品，該產品包 含：電腦可讀媒體，其包含：用於使一電腦在該輸入信號 之一觸發事件時取樣一第—D信號以產生一第一Q信號及 一第一互補Q信號的程式碼，該第一互補Q信號耦接至該 第一 D信號；用於使一電腦在該第一互補Q信號之一觸發 事件時取樣一第二D信號以產生一第二9信號及一第二互 補Q信號的程式碼，該第二互補Q信號耦接至該第二〇信 號；用於使一電腦在一參考信號之一觸發事件時取樣該第 一 Q信號以產生該輸入信號之已歷經循環的該數目之該數 位表示之一第一位元的程式碼；及用於使一電腦在該參考 信號之一第一延遲版本之一觸發事件時取樣該第二Q信號 以產生該輸入信號之已歷經循環的該數目之該數位表示之 一第二位元的程式碼。 【實施方式】 以下結合附圖闡述之[實施方式]意欲作為本發明之例示 性實施例的描述，且並不意欲表示可實踐本發明之僅有例 示性實施例。在此描述各處所使用之術語「例示性」意謂 「充當實例、例項或說明」，且應未必被解釋為相對於其 他例示性實施例較佳或有利。[實施方式]包括特定細節以 便達成提供對本發明之例示性實施例之透徹理解的目的。 熟習此項技術者將顯而易見可在無此等特定細節之情況下 實踐本發明之例示性實施例。在一些例項中，按方塊圖形 143848.doc 201021418 式展示熟知結構及器件以便避免模糊本文中呈現的例示性 實施例之新穎性。 在本說明書中及在[申請專利範圍]中，應理解當一元件 被稱為「連接」或「耗接」至另一元件時，其可直接連接 或耦接至另一元件，或可存在介入元件。相比而言，當一 兀件被稱為「直接連接至」或「直接耦接至」另一元件 時’不存在介入元件。 圖1描緣先前技術DPLL 10之實施。DPLL 1〇包括數位相 位比較器102、數位迴路濾波器1〇6、數位控制振盪器 (DCO)m、計數器118、時間轉數位轉換器（tdc)i2〇、校 準乘法器124，及組合器126。 在操作期間，DC〇 m產生具有由數位輸入信號心控 制之頻率之輸出信號U4a。輸出信號114&(亦表示為dc]lk) 及參考信號130a(亦表示為FCLK)同時提供至計數器118及 TDC 120。一般而言，參考信號u〇a之頻率可低於輸出信 號114a之頻率。計數器118及TDC 12〇可經組態以週期性量 測自參考時間起已歷經之DCO輸出信號丨丨牦之循環之累積 數目，其中計數器118對已歷經循環數目之整數部分計 數’且TDC 120量測剩餘小數部分。TDC輸出信號12〇&在 與計數器輸出118a組合（126)以形成組合器輸出信號丨之以之 前進一步乘以（124)校準因子kc 122。組合器輪出信號i26a 表示DCO輸出信號114a之所量測之累加相位。 在圖1中，組合器輸出信號126a與累加目標相位1〇〇&比 較（102)以產生相位比較器輸出1〇2a，接著提供該相位比較 143848.doc 201021418 器輸出102a至迴路濾波器106。提供迴路濾波器輸出l〇6a 至增益元件112以產生信號112a，繼而提供信號112a以控 制DCO輸出信號114a之頻率。 一般熟習此項技術者將瞭解，DPLL 10產生經鎖相至參 考信號l3〇a之輸出信號114a。

請注意，僅出於說明性目的展示圖i中之DPLL 10之先前 技術實施。一般熟習此項技術者將瞭解，本發明之技術可 易於應用於替代性DPLL架構（圖中未繪示）。舉例而言， DPLL 10可併有圖1中未展示之額外濾波或增益元件。此 外，DPLL 1 〇可併有用於使用（例如）此項技術中所熟知之 兩點調變技術來調變DCO輸出信號之頻率、振幅或相位的 其他元件。預期此等例示性實施例處於本發明之範_内。 圖2說明在操作期間存在於DPLL 10中之邏輯信號之一例

項在圖2中，連同參考信號130a之例項或FCLK展示DCO 輸出信號114a之例項或DCLK。計數器輸出信號丨丨指示 自參考時間t=t〇起已歷經之DCLK之循環之累積整數數 目。同時，可觀察到經校準TDC輸出信號124a在FCLκ之 每一上升邊緣上指示UCLK之彼上升邊緣與緊接於前的 DCLK之上升邊緣之間歷經之時間（以信號心之循環表 達）。藉由將計數器輸出信號118a與經校準咖輸出信號 ma組合而於咖之上升邊緣上產生組合器輸出信號 126a。 舉例而言’在時間t=tl處’計數器輪出信號u8a具有值 ，且經校準取輸出㈣⑽具有航&，組合以產生組 143848.doc 201021418 2輸出信號126a之3.25個循環之總累加相位。類似地， 在時間㈣處’計數器輸出信mi8a具有值6，且經校準 TDC輸出信號124a具有值〇.5，组人產 殂0以產生組合器輸出信號 126a之6.5個循環之總累加相位。 "月/主意’ 一般熟習此項技術者將瞭解，圖i及圖2中所示 之組合器輸出信號126a及其他信號可大體上以任意單位表 達，且本發明之範嘴不限於所使用的任何特定單位。舉例 而言，信號126a可以FCLK之循環來表達，或表達為圖2中 展不或未展不之任何單位的按比例縮放版本。預期此等例 示性實施例處於本發明之範_内。 請注意’圖2中之信號僅係出於說明之目的來展示，且 並不意欲將本發明之料約束於所示之DCLK與FCLK的任 何特定關係。舉例而言，在替代性例示性實施例(圖中未 繪示）中’ DCLK與FCLK之相對頻率可不同於所展示之相 對頻率。預期此等例示性實施例處於本發明之範疇内。 圖3描緣用於圖rDPLL 1〇中之計數器118之先前技術計 數器實施300的實例。在圖3中，計數器3〇〇輸出形成自給 定時間起在DCLK巾已歷經之循環之數目之二進位表示的 複數個位7Ld〇、dl、d2等。為導出此等位元，複數個d_q 正反器301及一邏輯模組35〇經組態以保持在dclk中已歷 經之循環之數目之連續計數（running taUy)。複數個正反器 301内之每一D-Q正反器可由一參考數字3〇1 n表示，其中 變數η —般為對複數個此等元件内之一元件之每一例項的 索引。詳言之，D-Q正反器301經組態為計數器正反器，其 143848.doc 201021418 Q輸出共同以二進位記數法表示在任 歷經循環之數目。邏輯模組35。經組態以二 之輸出位元遞增。 在所展示之例示性實施例中，邏輯模組350輸入D-Q正 反器301之Qb(反相）輸出，判定Q(非反相）輸出之相應值， 且使彼值遞增（例如）一。邏輯模組35〇將遞增之值提供回至 正反器301之1)輸人’以在DCLK之下—上升邊緣上同步取 ，樣。詳言之，將信號DCLK提供至正反器3〇1之clk輸入 (習知地標記為每一正反器之側向三角形）。類似地，正反 器3〇1之Q輸出由D_q正反器31〇在1?(：^〖之上升邊緣上同步 取樣以產生位元do、dl、d2等。 圖4說明存在於圖3中所示之先前技術計數器實施3〇〇中 之邏輯信號的例項。在圖4中，在DCLK之接連上升邊緣上 對包括301.1、301.2及301.3之所有D-Q正反器301之D輸入 取樣以產生每一正反器之輸出Q/Qb。舉例而言，在時間 • t=tl處，DCLK之相應上升邊緣針對3011(Q)/3〇1 1(Qb)產 生值0/1 ’針對301.2(Q)/301.2(Qb)產生值0/1，且針對 301.3(Q)/301.3(Qb)產生值 〇/1。在時間t=t2處，DCLK 之相 應上升邊緣針對301.1(Q)/301‘l(Qb)取樣值1/0，針對 301.2(Q)/301.2(Qb)取樣值 〇/1，且針對 301.3(Q)/301.3(Qb) 取樣值0/1。請注意，在在DCLK之上升邊緣上對正反器 301同步取樣之後，所有Q/Qb輸出大體上在大致相同時間 (亦即，在DCLK之上升邊緣之後的預規定時脈至輸出時間 td)可用。隨後，使用正反器310在FCLK之上升邊緣上對D- 143848.doc 201021418 Q正反器301之Q/Qb輸出同步取樣以產生位元dO、dl、 d2。舉例而言，在時間t=tS處，FCLK之相應上升邊緣針對 輸出d0/dl/d2取樣值0/0/1。 一般熟習此項技術者將瞭解，在圖3中所描繪之同步計 數器實施300中，要求信號DCLK驅動複數個正反器301中 之每一正反器301.n之D輸入。因為DCLK—般可為高頻信 號，所以在DCLK之每個循環上驅動所有D-Q正反器301之 D輸入中所消耗的電力可為相應地高。此電力消耗可能為 浪費的，因為計數器輸出dO、dl、d2等僅可在相對較慢參 考信號FCLK之每個循環由DPLL取樣一次。 圖5描繪根據本發明之非同步計數器之例示性實施例 500。在圖5中，正反器501串聯連接，其中第一正反器 501.1之CLK輸入直接耦接至DCLK，且每一正反器501.η之 Qb輸出信號耦接至緊接於後的正反器501.(η+1)的CLK輸 入。此外，每一正反器501.η之Qb輸出信號回饋至同一正 反器之D輸入。同時，每一正反器5 01.η之Q輸出信號耦接 至複數個正反器510中之相應正反器510.il的D輸入。正反 器510由FCLK之連續延遲版本FCLK_dl、FCLK_d2等Β夺脈 控制。在所展示之例示性實施例中，FCLK之延遲版本由 延遲模組502產生。 一般熟習此項技術者將瞭解，每一正反器501 ·η之Qb輸 出耦接回至同一正反器之D輸入使每一正反器之Q輸出以 其相應CLK輸入之頻率雙態觸發。藉由將每一正反器501.η 之Qb輸出進一步耦接至後繼的正反器501 .(η+l)之CLK輸 143848.doc -10- 201021418 入’一般熟習此項技術者將瞭解二進位增量之操作係使用 所展示正反器5 01之組態達成。 為說明正反器501之功能性，圖6描繪存在於圖5中所示 之例不性非同步計數器實施500 t之邏輯信號的例項。在 圖ό中’將第一正反器501.1之互補輸出5〇1 」（Qb) 展不為歸因於輸出501.1(Qb)耦接回至正反器5〇11之輸入 501.1(D)之事實而在DCLK的每個上升邊緣上雙態觸發。 輸出501.1(())/501.1((^)大體上在取樣信號1)(：：1^之上升邊 緣之後的預規定時脈至輸出時間td處可用。同時，在信號 5〇l.l(Qb)的上升邊緣上對自回饋信號5〇1 2(Qb)導出之至 後續正反器501.2之D輸入取樣以產生互補輸出 501.2(Q)/501.2(Qb)。輸出 501.2(Q)及 501.2(Qb)大體上在取 樣信號501.l(Qb)之上升邊緣之後的時間^處，或等效地， 在DCLK之上升邊緣之後的2 * td處可用。類似地，至每一 後續正反器501·η之大體上在信號5〇i.(n-i)(Qb)之上升邊緣 上對D輸入取樣以產生互補輸出501n(Q)/5〇1 b(Qb)。一般 而言’歸因於存在於正反器501之非同步取樣機構中之延 遲，每一正反器 501.11之輸出501.11((5)/501.11((51))在〇(：1^之 每一上升邊緣之後的大致間隔n*td處可用。 請注意，就非同步計數器500而言，信號DCLK僅需要驅 動單一正反器501.1之時脈輸入，而用於正反器5〇1.n(咕^ 之剩餘部分之時脈輸入係自緊接於前的正反器之Qb輸出導 出。此與圖3中所示之同步計數器300形成對比，在同步計 數器300中，要求信號DCLK驅動複數個正反器301之所有 143848.doc -11- 201021418 CLK輸入。因為每一正反器501.n之Qb輸出信號之頻率至 多等於DCLK的頻率，且一般而言小kDCLK之頻率，所以 可觀察到正反器501消耗比圖3中所描繪之先前技術計數器 實施300中之複數個正反器3〇1少的電力。此外，獨立邏輯 模組350對於計數器5〇〇並非必要，因為遞增邏輯直接建置 於正反器501之組態中，如先前所描述。 如上文所描述’歸因於複數個正反器501之非同步性 質’正反器501.n之輸出信號可用於以相對於DCLK的上升 邊緣變化之延遲進行取樣。圖5及圖6進一步說明使用延遲 模組502之正反器501之輸出的非同步取樣。在圖5中，於 時間t=tFCLK處在參考信號FCLK之上升邊緣上對正反器 5 1〇.1(其D輸入耦接至正反器50^之q輸出信號）取樣以產 生第一輸出位元d0。正反器5 10.2(其D輸入耦接至正反器 501·2之Q輸出信號）由FCLK之延遲版本FCLK_dl在時間 t=tFCLK一dl處取樣以產生第二輸出位元dl。類似地，正反 器510.3(其D輸入耦接至正反器501.3之q輸出信號）由fclk 之延遲版本FCLK—d2在時間t=tFCLK_d2處取樣以產生輸出 位元d2。圖6展示此等信號之時序。一般熟習此項技術者 將暸解’所揭示之技術可應用以建構適應於任意數目個輸 出位元的非同步計數器。 如參考圖5及圖6所描述，延遲模組502可經組態以使 FCLK彳§號延遲連續增加量以確保僅在其已具有足夠時間 來穩定之後對至正反器5 10·η之D輸入信號取樣。在例示性 實施例中，為對正反器510·η之D輸入進行取樣，FCLK信 143848.doc -12- 201021418 號經延遲預先計算之間隔n*td 一 max加某邊限，其中td __3·Χ 表示複數個正反器中之所有正反器5〇1.η之時脈至輸出時 間的最大值。一般熟習此項技術者將瞭解，可由（例如）電 腦電路模擬及/或其他技術來判定td_max之恰當值。 為避免如上文所述預先計算參數td_max之值的需要，且 為增加非同步計數器設計之穩健性，根據本發明之另一態 樣，可使用信號路徑延遲匹配技術來實施延遲模組5〇2。 圖7描緣使用此等信號路徑延遲匹配技術實施之囷5中所描 緣之延遲模組502的例示性實施例70〇。在圖7中，延遲模 組700併有串聯耦接之複數個正反器72〇，其中正反器72〇 之延遲特性經設計以匹配非同步計數器5〇〇中之相應正反 器501的延遲特性。每一正反器72〇11之〇輸出耦接至緊接 於後的正反器720_(n+l)之CLK輸入。經由延遲，每一正反 器720.n之Q輸出進一步耦接至同一正反器72〇 n之重設（r) 輸入。在圖7中，由兩個串聯耦接之反相器74〇⑽及74〇 產生延遲。 每一正反器720.η之Q輸出進一步耦接至固定延遲元件 730·η，該固定延遲元件73〇 η使相應卩輸出延遲達延遲τ。 每一固定延遲元件730·η之輸出可提供為由延遲模組502產 生之FCLK的連續延遲版本。舉例而言，延遲元件73〇2之 輸出可提供為如圖7中所示之FCLK_dl，而延遲元件730.3 的輸出可提供為FCLK_d2。 圖8說明存在於圖7中所示之例示性延遲模組700中之邏 輯信號的例項。在圖8中，可觀察到正反器輸出 143848.doc -13- 201021418 信號中之上升邊緣以恰當延遲td跟隨參考信號FCLK中的 相應上升邊緣。使正反器72〇12Q輸出信號進一步延遲間 隔T以產生號fClK—d 1。類似地，可觀察到下一正反器 720.2之Q輸出信號中之上升邊緣以恰當延遲td跟隨正反器 720.1的Q輸出信號中之上升邊緣。正反器72〇2之卩輸出信 號進一步延遲間隔T以產生信號FCLK_d2。 在例示性實施例中，可選擇間隔τ以允許以足夠時間邊 限進行的正反器51〇.n之取樣，以允許正反器5〇1之輸出信 號於計數器500中穩定。 圖9描緣根據本發明之方法之例示性實施例。請注意， 該方法僅出於說明性目的來展示，且並不意欲將本發明之 範疇約束於所明確揭示之任何特定方法。 在圖9中，在步驟900,該方法在輪入信號之觸發事件時 取樣第一 D信號以產生第一 Q/Qb輸出。 在步驟910’ 6亥方法在第_Qb輸出之觸發事件時取樣第 二〇信號以產生第二Q/Qb輸出。

在步驟 ’該方法在參考信號之觸發事件時取樣第-Q 輸出以產生輸人信號之已歷經循環的數目之數位表示之第 一位元。 在步驟930，該方法在參考作號 琥之苐一延遲版本之觸 事件時取樣第二Q輸出以產生數位 ▲ 土双伹表不的第二位元。 熟習此項技術者應理解，可伟田文# ^ y 』使用多種不同技藝及技術 之任一者表示資訊及信號。舉例 平例而&，可藉由雷懕、 流、電磁波、磁場或磁粒子、光場或光粒子或其任何組 143848.doc 201021418 來表示可能貫穿以上描述所引用之資料、指令、命令、資 訊、信號、位元、符號及碼片。 熟習此項技術者將進一步瞭解，結合本文中所揭示之例 示性實施例而描述之各種說明性邏輯區塊、模組、電路及 演算法步驟可實施為電子硬體、電腦軟體或兩者之組合。 為了清楚說明硬體與軟體之此可互換性，各種說明性組 件、區塊、模組、電路及步驟已根據其功能性而在上文大 體描述。此功能性實施為硬體還是軟體取決於特定應用及 強加於整個系統之設計約束。熟習此項技術者可對於每一 特定應用以變化之方式實施所描述之功能性，但此等實施 決策不應被解釋為導致脫離本發明之例示性實施例的範 可藉由通用處理器、數位信號處理器（DSp)、特殊應用 積體電路（ASIC)、場可程式化閘陣列（FpGA)或其他可程式 化邏輯器件、離散閘或電晶體邏輯、離散硬體組件或其經 設計以執行本文中所描述之功能之任何組合來實施或執行 結合本文中所揭示之例示性實施例而描述的各種說明性邏 輯區塊、模組及電路。通用處理器可為微處理器，但在替 代例中，處理器可為任一習知處理器、控制器、微控制器 或狀態機。處理器亦可被實施為計算器件之組合，例如， DSP與微處理器之組合、複數個微處理器、結合一Dsp核 心之一或多個微處理器，或任何其他此組態。 結合本文中所揭示之例示性實施例而描述之方法或演算 法的步驟可直接體現於硬體中、由處理器執行之軟體模組 143848.doc • 15· 201021418 中或兩者之組入由 、 。軟體模組可駐留於隨機存取記憶體 (RAM)、快閃記憶體、 _阳_)、電子可隐體(〇M)、電子可程式化 电千了抹除可程式化R〇M(EEPR〇M)、暫 硬碟、抽取式磁碟、CD-ROM或此項技術中已知之 „ ^、他形式的儲存媒體中°例示性儲存媒體麵接至處理 使得處理盗可自儲存媒體讀取資訊及將資訊寫入至儲 存媒體。在替代财，儲存媒體可與處理器成― 理器及儲存媒體可駐留於ASIC中。該㈣可駐留於使用 者終端機中。在替代例中，處理器及儲存媒體可作為離散 組件駐留於使用者終端機中。 在一或多_示性實施财，所描述之功能可實施於硬 體軟體、勤體或其任何組合中。若實施於軟體中，則該 等力月可作為一或多個指+或程式碼而儲存&電腦可讀媒 體上或經由電腦可讀媒體傳輸。電腦可讀媒體包括電腦儲 存媒體與通信媒體兩者，通信媒體包括促進將電腦程式自 處傳送至另一處的任何媒體。儲存媒體可為可由電腦存 取的任何可用媒體。作為實例而非限制，此等電腦可讀媒 體可包含RAM、ROM、EEPROM、CD-ROM或其他光碟儲 存器、磁碟儲存器件或其他磁性儲存器件，或可用以载運 或儲存呈指令或資料結構之形式之所要程式碼且可由電腦 存取的任何其他媒體。又，可適當地將任何連接稱為電腦 可。資媒體。舉例而言，若使用同軸電纜、光纖電纜、雙絞 線、數位用戶線（DSL)或諸如紅外線、無線電及微波之無 線技術而自網站、伺服器或其他遠端源傳輸軟體，則同軸 143848.doc -16- 201021418 電境、光纖m絞線、DSL或諸如紅外線、I線希及 微波之無線技術包括於媒體之定義中。於本文中使用:， 磁碟及光碟包括緊密光碟（CD)、雷射光碟、光碟、數位影 音光碟（DVD)、軟碟及Blu_ray光碟，其中磁碟通常以磁性/ 方式再生資料’而光碟以光學方式用雷射再生資料。以上 各者之組合亦應包括於電腦可讀媒體之範疇内。 ❹

提供對所揭示例示性實施例之先前描述以使任何熟習此 項技術者能夠製造或使用本發明.熟習此項技術者將顯而 易見對此等例示性實施例之各種修改，且在不脫離本發明 之精神或範疇的情況下，本文中定義之一般原理可應用於 其他例示性實施例。因此，本發明並不欲限於本文中所展 示之例示性實施例，而應符合與本文中所揭示之原理及新 穎特徵相一致之最廣範疇。 【圖式簡單說明】 圖1描繪先前技術DPLL 10之實施； 圖2說明在操作期間存在於DPLL 10中之邏輯信號之一例 項； 圖3描繪用於圖1之DPLL 10中之計數器118之先前技術計 數器實施300的實例； 圖4說明存在於圖3中所示之先前技術計數器實施300中 之邏輯信號的例項； 圖5描繪根據本發明之非同步計數器之例示性實施例 500 ; 圖6描繪存在於圖5中所示之例示性非同步計數器實施 143848.doc -17· 201021418 500中之邏輯信號的例項； 圖7描缘使用信號路徑延遲匹配技術實施之圖5中所描繪 之延遲模組502的例示性實施例7〇〇 ; 圖8說明存在於圖7中所示之例示性延遲模組7〇〇中之邏 輯信號的例項；及 圖9描綠根據本發明之方法之例示性 【主要元件符號說明】 10 數位鎖相迴路（dpll) 100a 累加目標相位 102 數位相位比較器 102a 相位比較器輪出 106 數位迴路濾波器 106a 迴路濾波器輸出 112 增益元件 112a 數位輸入信號 114 數位控制振盪器（DCO) 114a DCO輸出信號 118 計數器 118a 計數器輸出 120 時間轉數位轉換器（TDC) 120a TDC輸出信號 122 校準因子kc 124 校準乘法器 124a 經校準TDC輪出信號

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126 組合器 126a 組合器輸出信號 130a 參考信號 300 計數器 301 D-Q正反器 301.1 D-Q正反器 301.2 D-Q正反器 301.3 D-Q正反器 310 D-Q正反器 310.1 正反器 310.2 正反器 310.3 正反器 350 邏輯模組 500 非同步計數器 501 正反器 501.1 正反器 501.2 正反器 501.3 正反器 502 延遲模組 510 正反器 510.1 正反器 510.2 正反器 510.3 正反器 700 延遲模組 143848.doc -19- 201021418 720 正反器 720.1 正反器 720.2 正反器 730.1 固定延遲元件 730.2 固定延遲元件 740.1a 反相器 740.1b 反相器 740.2a 反相器 740.2b 反相器 143848.doc

Claims (1)

1. 201021418 七、申請專利範圍： l 一種用於產生一輸入信號之已歷經循環之一數目的一數 位表示之方法，該方法包含： ' 在該輸入信號之一觸發事件時取樣一第一 D信號以產 生一第一Q信號及一第一互補Q信號’該第一互補Q信號 耦接至該第一 D信號； 在該第一互補Q信號之一觸發事件時取樣一第二D信號 以產生一第二Q信號及一第二互補q信號，該第二互補Q ® 信號耦接至該第二D信號； 在一參考信號之一觸發事件時取樣該第一 Q信號以產 生該輸入信號之已歷經循環的該數目之該數位表示之一 第一位元；及 在該參考信號之一第一延遲版本之一觸發事件時取樣 該第二Q信號以產生該輸入信號之已歷經循環的該數目 之該數位表示之一第二位元。 _ 2.如請求項1之方法，其進一步包含，對於該輸入信號之 循環之該數目的該數位表示中之複數個位元： 在一第（n-1)互補Q信號之一觸發事件時取樣一第n D信 號以產生一第n Q信號及一第η互補Q信號，該第η互補q 信號耦接至該第n D信號；及 在該參考信號之一第（η-1)延遲版本之一觸發事件時取 樣該第n Q信號以產生該輸入信號之循環的該已歷經數 目之該數位表示之一第η位元； 其中η為對該輸入信號之循環之該已歷經數目的該數 143848.doc 201021418 位表示中之該等位元 * 5丨且η大於或等於3。 3.如請求項丨之方法，每一 "心之該觸發事件為該信號的 一上升邊緣。 4. 如請求们之方法，該輸入信號為—數位鎖相迴路中之 -數位控制振盪器(DC0)的一輸出信號，已歷經循環之 該數目表示該DCO輸出信號之一累加相位之整數部分〇 5. 如請求項1之方法，該參考作 食就之該第一延遲版本相對 於該參考信號延遲一固定延遲。 6. 如請求項1之方法，其進一步包含： 在該參考信號之一觸發事件時取樣一靜態邏輯信號以 產生—第一延遲Q信號； 將該第一延遲Q信號延遲一第一預定延遲以產生該參 考信號之該第一延遲版本；及 在该第一延遲Q信號之一延遲版本之一觸發事件時重 設該第一延遲Q信號。 7. 如請求項6之方法，該靜態邏輯信號為一邏輯高位準。 8·如請求項6之方法，其進一步包含，對於該輸入信號之 循環之該數目的該數位表示中之複數個位元，重複以下 步驟： 在一第（η-1)互補Q信號之一觸發事件時取樣一第n D信 號以產生一第n Q信號及一第η互補Qk號，該第η互補Q 信號耦接至該第n D信號；及 在該參考信號之一第（n-Ι)延遲版本之—觸發事件時取 樣該第n Q信號以產生該輸入信號之循環的該數目之該 143848.doc -2- 201021418 數位表示之一第η位元； 其中η為對該輸入信號之循環之該數目的該數位表禾 中之該等位元之一索引’且η大於或等於3;該方法進， 步包含： 在一第（η-1)延遲Q信號之一觸發事件時取樣一靜態邏 輯信號以產生一第η延遲Q信號； 將該第η延遲Q信號延遲一第η預定延遲以產生該參考 信號之該第η延遲版本；及 在該第η延遲Q信號之一延遲版本之一觸發事件時重設 該第η延遲Q信號。 9. 一種用於產生一輸入信號之已歷經循環之一數目的一數 位表示之裝置，該裝置包含： 一第一信號取樣器，其經組態以在該輸入信號之一觸 發事件時取樣一第一 D信號以產生一第一 q信號及一第一 互補Q信號，該第一互補Q信號耦接至該第一 D信號； 一第二信號取樣器，其經組態以在該第一互補Q信號 之一觸發事件時取樣一第二D信號以產生一第二q信號及 一第二互補Q信號，該第二互補q信號耦接至該第二D信 號； 一第一輔助信號取樣器，其經組態以在一參考信號之 一觸發事件時取樣該第一 Q信號以產生該輸入信號之已 歷經循環的該數目之該數位表示之一第一位元；及 一第二輔助信號取樣器，其經組態以在該參考信號之 一第一延遲版本之一觸發事件時取樣該第二卩信號以產 143848.doc 201021418 之 生錢入信號之已歷經循環的該數目之該數位表示 第二位元。 /' 1〇.如:求項9之裝置，每一信號取樣器包含-D-Q正反器。 11. 如請求項9之鞋番 立 上U 該觸發事件為該信號的 一上升邊緣。 12. 如請求項9之裝置，其進一步包含： 信號取樣器，其經組態以在一第㈤）互補q信號 :觸發事件時取樣-第n D信號以mn q信號及 ” 11互補Q信號，該第n互補…言號耦接至該第〇 d信 號；及 一一第η輔助信號取樣器，其經組態以在該參考信號之 第⑹）延遲版本之-觸#事件時取樣該^ q信號以 產生該輪入信號之循環的該數目之該數位表示之一 位元； 其中η為對該輸入信號之已歷經循環之該數目的該數 位表示中之該等位元之一索引，且η大於或等於3。 13. 如请求項9之裝置，該輸入信號為—數位鎖相迴路中之 「數位控制振盈器（則）的―輸出信號，已歷經循環之 該數目表示該DCO輸出信號之一累加相位之整數部分。 14. 如請求項9之裝置，該參考信號之該第一延遲版本相對 於該參考信號延遲一固定延遲。 15. 如咕求項9之裝置，其進一步包含一匹配延遲取樣線， 其包含： 第一匹配取樣器，其經組態以在該參考信號之一觸 143848.doc 201021418 發事件時取樣一靜態邏輯信號以產生一第一延遲Q信 號，該第一延遲Q信號在該第一延遲Q信號之一延遲版本 之一觸發事件時重設；及 第—延遲元件，其用於將該第一延遲Q信號延遲一 ， 第一預定延遲以產生該參考信號之該第一延遲版本。· 16. 如吻求項15之裝置，該靜態邏輯信號為一邏輯高位準。 17. 如請求項15之裝置，該裝置進一步包含： φ 第η化號取樣器，其經組態以在一第（n-1)互補Q信號 之一觸發事件時取樣一第n D信號以產生一第n Q信號及 第η互補Q信號，該第η互補Q信號耦接至該第n 〇信 號；及 第η輔助彳§號取樣器’其經組態以在該參考信號之 第（η-1)延遲版本之一觸發事件時取樣該第^ q信號以 產生該輸入信號之循環的該數目之該數位表示之一第η 位元； ❹ 其中η為對該輸入信號之已歷經循環之該數目的該數 位表不中之該等位元之一索引，且η大於或等於3;該匹 配延遲線進一步包含： ' 一第（η_1)延遲線取樣器，其經組態以在一第（η-1)延遲 Q仏號之一觸發事件時取樣一靜態邏輯信號以產生一第η 延遲Q信號’該第η延遲q信號在該第η延遲q信號之一延 遲版本之—觸發事件時重設；及 一第（η-I)延遲元件’其將該第^延遲q信號延遲一第^ 預疋延遲以產生該參考信號之該第η延遲版本。 143848.doc 201021418 18. —種用於產生一輸入信號之已歷經循環之一數目的一數 位表示之裝置，該裝置包含： 用於對一輸入信號之已歷經循環之該數目進行非同步 計數的計數構件；及 用於以恰當延遲對該計數構件取樣以產生該輸入信號 之已歷經循環之該數目的該數位表示之取樣構件。 19. 一種用於產生一輸入信號之已歷經循環之一數目的一數 位表示之電腦程式產品，該產品包含： 電腦可讀媒體，其包含： 用於使一電腦在該輸入信號之一觸發事件時取樣一 第一 D信號以產生一第一 Q信號及一第一互補Q信號的 程式碼，該第一互補Q信號耦接至該第一 D信號； 用於使一電腦在該第一互補Q信號之一觸發事件時 取樣一第二D信號以產生一第二Q信號及一第二互補Q 信號的程式碼，該第二互補Q信號耦接至該第二〇信 號； 用於使一電腦在一參考信號之一觸發事件時取樣該 第一 Q信號以產生該輸入信號之已歷經循環的該數目 之該數位表示之一第一位元的程式碼；及 用於使一電腦在該參考信號之一第一延遲版本之一 觸發事件時取樣該第二9信號以產生該輸入信號之已 歷經循環的該數目之該數位表示之一第二位元的程式 碼0 143848.doc -6 -