TW201019461A - ESD protection circuit and circuitry of IC - Google Patents
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Description
201019461 六、發明說明： 【發明所屬之技術頜域】 本發明係有關於一種靜電放電（electrostatic discharge，以下簡稱ESD)保護電路以及積體電路，且特別 係有關於一種使用擴散電阻器（diffusion resistor)及寄生二 極體(parasitic diode)之ESD保護電路以及積體電路。 【先前技術】 以半導體之製程的發展看來，互補金氧半導體 (complementary metal-oxide-semiconductor，以下簡稱 CMOS)電晶體之尺寸已達到亞微粒（sub-micron)級別，以提 升超大型積體(very large scale integrated,以下簡稱 VLSI) 電路之性能及計算速度。隨著VLSI電路尺寸之縮小，VLSI 電路之ESD容許值及可靠性亦於很大程度上降低。 ESD模型包含人體模型（human-body mode卜HBM)， 機器模型（machine model，MM)以及充電裝置模型 (charged-device model，CDM)。這三種模型皆產生幾個安 培(ampere)的瞬時電流，所述瞬時電流僅持續幾百甚至幾個 納秒(nanosecond) ° 由於VLSI電路之尺寸縮減至微米（micrometer)或奈米 (nanometer)級別，當ESD電流過度超過内部電路之極限 時，ESD會輕易地損壞所述VLSI電路。若增加VLSI電路 之導線寬度，VLSI電路即能容忍或忍受較大的ESD電流， 但VLSI電路之尺寸亦會增大。此外’增加晶片内之電路 會增大晶片之尺寸。一種避免ESD損壞VLSI電路之可選 0758-A33239TWF_MTKI-07-179 4 201019461 方案係防止ESD電流流經内部電路，其中限制咖電流流 經内部電路係本發明之發明重點。 【發明内容】 ▲為解決以上技術問題，本發明提供了一種靜電放電保 遵電路以及積體電路。 本發明實施例提供-種積體電路，包含：基塾單元， 内部電路，以及靜電放電保護電路。其中基墊單元輕接於 ❹祕接㈣傳輸信號；㈣電路耦接於第-節 點，用於處理信號；以及靜電放電保護電路，包含：靜電 放電嵌位電路，第-限流分流單元，以及第二限流分流單 =其巾靜電放電嵌位電軸接於第―節點，用於嵌位流 .j第-節點之靜電放電電流；第—限流分流單元透過第一 接於絲Μ ’靜較電電錢分流部分 2㈣電電流至第-電壓通路；以及第二限流分流單元轉 2第限/爪”洲_單兀，用於限制靜電放電電流並分流部 • 义靜電放電電流至第二電壓通路。 本發明實_另提供—種E s D賴電路，祕保護内 部電路以防受ESD雷沪招撩β , 冤扣壞。所述ESD保護電路包含第一 ;;電: 且器！及第二擴散電阻器。其中，第-擴散電阻器 八於土墊單1 及㈣電路，用於限制esd電流並分流部 m 4壓通路，第二擴散電阻器耦接於第一 擴散電阻器，用於限制懸電流並分流部分 ESD電流至第 -電壓通路。當第1散電阻器為N型時 器為不同於N型之類型，當第一擴散電阻器為p型時，第 〇758-A33239TWF_MTKI-07-179 201019461 二擴散電阻器為不同於P型之類型。
電路，藉由限制 電流損壞VLSI 本發明提供之ESD保護電_ ESD電錢經㈣電路，叫免過載的聊 電路，同時不會增大VLSI電路之尺寸。 【實施方式】 以下f述是實施本發明的較佳預期模式。此描述僅是 用於說明本發明原理之目的，* $佃重疋 麵作為本發㈣限制。本 發月之保1圍當視後附之申請專利範圍所界定者為準。 第圖係包s ESD保護電路1〇〇之積體電路的示意 圖。副保護電路100轉由輸入輸出基墊單元（I/O pa/， 以下簡稱為I/O基墊單元）1G6至内部電路11()之 保護電路1〇〇 &含.上拉(pullup，PU)ESD嵌位電路n 下拉（pull down’ PD)ESD嵌位電路104以及電阻器RpI/〇 基墊單兀106耦接於節點121，用於接收或傳輸信號。上 拉ESD嵌位電路1〇2耦接於第一電壓通路（即電壓位準為 Vdd之電壓通路）及節點pi之間，用於嵌位電壓位準低於 電壓位準Vdd之ESD信號。下拉ESD嵌位電路104耦接 於第二電壓通路（即電壓位準為Vss之電壓通路)及節點121 之間’用於嵌位電壓位準高於電壓位準Vss之ESD信號。 :¾•内部電路 110 之傳輸閘（transmissi〇I1 gates)Mnl 及]Vfpl 於ESD應力下不足以承受流經傳輸閘Mnl及Mpl之電 流，所述傳輸閘Mnl及Mpl可能會受到損壞。電阻器R1 係限流電阻器，可降低ESD電流以防止内部電路11 〇受到 損壞。由於電阻器R1，流經傳輸閘Mnl及Mpl之電流大 0758-A33239TWF_MTKI*07-] 79 6 201019461 為降低’並防止了内部電路受到損壞。然而，過大的電阻 器可能使信號頻寬降低或使信號嚴重失真。 第2圖係依本發明一實施例之ESD保護電路200的示 意圖。實作中’ ESD保護電路200位於I/O基墊單元206
與内部電路210之間。ESD保護電路200包含：上拉ESD 嵌位電路202，下拉ESD嵌位電路204，第一限流分流單 元232，以及第二限流分流單元233。I/O基墊單元206耦 接於節點221，用於接收或傳輸信號。上拉ESD嵌位電路 鲁 202等同於上拉ESD嵌位電路1〇2,下拉ESD喪位電路204 等同於下拉ESD嵌位電路104。第一限流分流單元232通 過節點22i耦接於1/0基墊單元2〇6，且限制esd電流， 並分流部分ESD電流使其不流入内部電路21〇。例如，可 - 时流励電流至第一電壓通路（即電墨位準為Vdd之電 壓通路）。如第2圖所示，第—限流分流單元232包含擴散 J阻器"R2以及寄生二極體D2，其中，擴散電阻器r2耦 ，於即點221以及節點222之間，用於限制Es〇電流，寄 •生-極體D2用於分流部分咖電流至第一電壓通路。第 ^流分流單元233串_接於第一限流分流單元232， =制ESD電流並分流部分腳電流使其不流入内部電 位準^物以分流剛電流至第二電壓通路(即電壓 元t ==通路)。如第2圖所示，第二限流分流單 散電阻=:R3以及寄生二極體D3，其中，擴 ^電阻盗R3用於限制ESD電流， 部分ESD電流至第壓 極體D3用於7刀抓
Ra ^ 电淦逋路。擴散電阻器R2及擴散電 阻為R3可為不同類型，例如 及擴散電 擴散電阻器R2係N型，並 0758-A33239TWF MTKI-07-179 — 1 201019461 且其N阱(N well)耦接於第一電壓通路，擴散電阻器R3係 P型，並且其P井耦接於第二電壓通路。因為寄生二極體 D2及寄生二極體D3可以分流ESD電流，擴散電阻器R2 及擴散電阻器R3之電阻加總較電阻器R1之電阻小。因 此’信號頻寬不會過度降低，並且信號不會嚴重失真。此 外，可以分別調諧（fine-tune)擴散電阻器R2及擴散電阻器 R3之佈局以匹配内部電路210之大小，從而最優化内部 ESD保護及電路佈局。 第3圖係依本發明另一實施例之ESD保護電路3〇〇的 示意圖。ESD保護電路300包含上拉ESD嵌位電路3〇2， 下拉ESD嵌位電路304，第一限流分流單元332，以及第 二限流分流單元333。如第3圖所示，第一限流分流單元 332通過節點321耦接於基墊單元306,且限制ESD電流， 並分流部分ESD電流使其不流入内部電路31〇。第一限漭 分流單元332包含擴散電阻器R4以及寄生二極體d4，其 中’擴散電阻器R4用於限制ESd電流，寄生二極體D4 用於分流部分ESD電流至第一電壓通路（即電壓位準為 Vdd之電壓通路）。第一限流分流單元333包含擴散電阻^ R5以及寄生二極體D5，其中，擴散電阻器R5用於限制 ESD電流，寄生二極體D5用於分流部分ESD電流至第二 電壓通路（即電壓位準為Vss之電壓通路）。ESD保護電路 300與ESD保護電路200類似，區別在於所述ESD保護電 路200之第一限流分k單元232與第二限流分流單元233 係串聯耦接，而ESD保護電路300之第一限流分流單元332 與第二限流分流單元333係並聯耦接。 0758-A33239TWF_MTKI-07-179 201019461 第4圖係依本發明另一實施例之ESd保護電路400的 示意圖。ESD保護電路400包含上拉ESD嵌位電路4〇2， 下拉ESD嵌位電路404，第一限流分流單元432，以及第 二限流分流單元433。第4圖所示之ESD保護電路4〇〇係 由第2圖所示之ESD保護電路2〇〇變化而來。第一限流分 流單元432與第2圖中之第—限流分流單元232之擴散電 阻器R2及寄生二極體D2具有類似功能，第二限流分流單 το 433與第2圖中之第二限流分流單元233之擴散電阻器 參 R3及寄生二極體D3具有類似功能。如第4圖所示，第一 限流分流單元432通過第一節點421耦接於基墊單元4〇6, 且限制ESD電流’並分流部分ESD電流使其不流入内部電 路410。第一限流分流單元43 2係特定NM 〇 s電晶體4 4 i， 特疋NMOS電晶體441之没極配置有較大阻抗(例如，第4 圖所不之具有較大阻抗之電阻器R4)，以限制ESD電流。 第二限流分流單元433係特定pm〇s電晶體442，特定 PMOS電晶體442之汲極配置有較大阻抗(例如，第4圖所 • 示之具有較大阻抗之電阻器R5)，以限制ESD電流。特定 NMOS電晶體441及特定PMOS電晶體442之說明參見本 說明書第6圖之描述。 第5圖係依本發明另一實施例之eSd保護電路500的 示意圖。ESD保護電路500包含上拉eSD嵌位電路5〇2， 下拉ESD嵌位電路504，第一限流分流單元532，以及第 二限流分流單元533。第5圖所示之ESD保護電路500係 由第3圖所示之ESD保護電路300變化而來。如第$圖所 示，第一限流分流單元532通過節點521耦接於基墊單元 0758-A33239TWF_MTKI-07-179 9 201019461 506 ’且限制ESD電流，並分流部分咖電流使其不流入 内部電路51G。第-限流分流單元532與第3圖中之第一 限流分流單元332之擴散電阻器R4及寄生二極體〇4具有 類似功能，且第二限流分流單元533與第3圖中之第二限 流分流單元333之擴散電阻器R5及寄生二極體D5具有類 似功能。第一限流分流單元532係特定NM〇s電晶體541， 特定NMOS電晶體541之汲極配置有較大阻抗(例如，第5 圖所示之具有較大阻抗之電阻器R4)，以限制esd電流。 第二限流分流單元533係特定PMOS電晶體542，特定 PMOS電晶體542之汲極配置有較大阻抗(例如，第5圖所 示之具有較大阻抗之電阻器r5)，以限制ESD電流。特定 NMOS電晶體541及特定PMOS電晶體542之說明參見本 說明書第6圖之描述。
第6圖係依本發明一實施例之特定M〇s電晶體6〇〇 的示意圖。MOS電晶體600可以為第4圖所示之第一限流 分流單元432及第二限流分流單元433。MOS電晶體600 之汲極包含第一觸體（contacts)601，第二觸體602以及一電 阻區’於本實施例中’電阻區為矽化物阻隔區（silicidebl〇ck area)603。矽化物阻隔區603係由加工過程中遮蔽(masking) 石夕化物膜(masking silicide film)或由加工過程後移除MOS 電晶體600上之矽化物形成。因為矽化物阻隔區6〇3含有 少量導電材質甚至不含導電材質，因此矽化物阻隔區603 之電阻較大。以第一限流分流單元432為例，第一觸體601 耦接於第一節點421，第二觸體602耦接於第二節點422， 石夕化物阻隔區603形成於第一觸體601及第二觸體602之 0758-A33239TWF_MTKI-07-179 10 201019461 間，矽化物阻隔區603可作為第4圖所示之擴散電阻器 R4。類似的，以第二限流分流單元433為例，第一觸體601 耦接於第二節點422，第二觸體602耦接於第三節點423， 矽化物阻隔區603形成於第一觸體601及第二觸體602之 間，矽化物阻隔區603可作為第4圖所示之擴散電阻器 R5。與此類似，MOS電晶體600可以為第5圖所示之第一 限流分流單元532及第二限流分流單元533。 第7圖係依本發明一實施例之沿第6圖所示之線X至 | X’之截面示意圖，其中，第6圖所示之MOS電晶體600為 NMOS電晶體。於第7圖所示之實施例中，MOS電晶體600 係NMOS電晶體。電阻器701係由矽化物阻隔區603產生， 可等效為第2圖所示之擴散電阻器R2或第3圖所示之擴散 電阻器R4。二極體702形成於N井及p+區（p+ area)之間， 可等效為第2圖所示之寄生二極體D2或第3圖所示之寄 生二極體D4。 第8圖係依本發明一實施例之沿第6圖所示之線X至 ❹ X’之截面示意圖，其中，第6圖所示之MOS電晶體600為 PMOS電晶體。於第8圖所示之實施例中，MOS電晶體600 係PMOS電晶體。電阻器801由矽化物阻隔區603產生， 可等效為第2圖所示之擴散電阻器R3或第3圖所示之擴散 電阻器R5。二極體802形成於P井及n+區（n+ area)之間， 可等效為第2圖所示之寄生二極體D3或第3圖所示之寄 生二極體D5。 以上所述僅為本發明之較佳實施例，意在例舉本發明 之通用原理，應可理解，本發明並不僅限於以上所述實施 0758-A33239TWF MTKI-07-179 11 201019461 例之範圍。舉凡熟悉本案之人士援依本發明之精神所做之 等效變化與修飾，皆應涵蓋於後附之申請專利範圍内。 【圖式簡單說明】 第1圖係包含ESD保護電路之積體電路的示意圖。 第2圖係依本發明一實施例之ESD保護電路的示意 圖。 第3圖係依本發明另一實施例之ESD保護電路的示意 圖。 第4圖係依本發明另一實施例之ESD保護電路的示意 圖。 第5圖係依本發明另一實施例之ESD保護電路的示意 圖。 第6圖係依本發明一實施例之特定MOS電晶體的示 意圖。 第7圖係依本發明一實施例之當第6圖所示之MOS 電晶體為NMOS電晶體時，第6圖所示之由X至X’之截面 示意圖。 第8圖係依本發明一實施例之當第6圖所示之MOS 電晶體為PMOS電晶體時，第6圖所示之由X至X，之截面 示意圖。 【主要元件符號說明】 1〇〇，200，300，400，500 :靜電放電保護電路； 102，202，302，402，502 :上拉 ESD 嵌位電路； 12 0758-A33239TWF MTKI-07-179 201019461 104，204，304，404，504 :下拉 ESD 嵌位電路； 106，206 : I/O基墊單元； 306，406，506 :基墊單元； 110，210，310，410，510 :内部電路； 121，221，222，321，521 :節點； 421 :第一節點； 422 :第二節點； 423 :第三節點； $ 232，332，432，532 :第一限流分流單元； 233，333，433，533 :第二限流分流單元；
Rl，R2，R3，R4，R5，701，801 :電阻器； D2，D3，D4，D5 :寄生二極體； 702，802 :二極體；
Mpl，Mnl :傳輸閘； 441，541 :特定NMOS電晶體； 442，542 :特定PMOS電晶體； • 600 :特定MOS電晶體； 601 :第一觸體； 602 :第二觸體； 603 :石夕化物阻隔區。 13 0758-A33239TWF MTKI-07-179
Claims (1)
- 201019461 七、申請專利範圍·· 1. 一種積體電路，包含： 一基墊單元，耦接於一第一節點，用於接收或傳輸一 信號； 一内部電路，耦接於所述第一節點，用於處理所述信 號；以及 一靜電放電保護電路，包含： 一靜電放電嵌位電路，耦接於所述第一節點，用於嵌 位流經所述第一節點之一靜電放電電流； 一第一限流分流單元，通過所述第一節點耦接於所述 基墊單元，用於限制所述靜電放電電流並分流部分所述靜 電放電電流至一第一電壓通路；以及 一第二限流分流單元，耦接於所述第一限流分流單 元，用於限制所述靜電放電電流並分流部分所述靜電放電 電流至一第二電壓通路。 2. 如申請專利範圍第1項所述之積體電路，其中，所 述第一限流分流單元及所述第二限流分流單元係串聯耦 接，所述第一限流分流單元耦接於所述第一節點與一第二 節點之間，以及所述第二限流分流單元耦接於所述第二節 點與一第三節點之間。 3. 如申請專利範圍第1項所述之積體電路，其中，所 述第一限流分流單元與所述第二限流分流單元係並聯耦接 於所述第一節點與所述内部電路之間。 4. 如申請專利範圍第1項所述之積體電路，其中，所 述第一限流分流單元包含： 0758-A33239TWT MTKI-07-179 14 201019461 一第一擴散電阻器 伟於限制一靜電放電電流；以 -第-寄生二極體，用於分流部一述靜電放電電抓 所逑之積雖電路，其中，所 金氧半導雜電晶冑，所述第 至所述第一電壓通路。 5.如申請專利範圍第4項 述第一限流分流單元係〆第， 一金氧半導體電晶體之〆第，没極包含第一觸體，輕接於所述第一節黑占 第二觸體，耦接於〆第二節點，以及 一第一電阻區，形成於所述第〆艄雜 及所述第二觸體 之間，用作所述第一擴散電阻器。 6. 如申請專利範圍第5項所衫電路’其中’所 述第-電阻區係藉由於所述第一金氧半導體電晶體加工過 程中遮蔽矽化物膜形成。 中戶斤 ❿ 7. 如申請專利範圍第5項所述之耩艨電路，其f，、岛 述第一電阻區係藉由於所述第一金氧爭導體電晶體加工& 程後移除所述第一金氧半導體電晶體；矽化物形成。，所 8·如申請專利範圍第4項所逑之積髏電路，其中， 述第二限流分流單元包含： .以 一第二擴散電阻器，用於限制所述靜電放電電流’ 及 齋流 一第二寄生二極體，用於分流部分戶斤述靜電放電、 至所述第二電壓通路。 ，戶斤 9·如申請專利範圍第8項所述之積艘電路’其中’第 述第二*限流分流單元係一第二金氧半導聽電晶體，戶斤疋 0758-A33239TWF_MTKI-07-179 15 201019461 二金氧半導髏電晶體之一第二没極包含： 第三觸艨，耦接於一第二節‘點， 第四觸艨，耦接於一第三節點，以及 一第>電卩且區，形成於所述第三觸體及所述第四觸體 之間，用作所述第二擴散電阻器。 10.如f請專利範圍第8項所述之積體電路，其中，所 述第二限流分流單元係一第二金氧半導體電晶體，所述^ 二金氧半導艨電晶體之一第二汲極包含： 第三觸雜，耦接於一第二節.點， 第四觸雜，耦接於所述第一節點，以及 一第 >電卩且區，形成於所述第三觸體及所述第四觸體 之間’用作所述第二擴散電阻器。 1L一糝靜電放電保護電路，用於保護一内部電路不受 靜電放電電流損瓌’所述靜電放電保護電路包含： —第〆擴散電阻器，耦接於〆基墊單元以及所述内部 電路，用於眼制所述靜電放電電流並分流部分所述靜電玫 電電流至^第^電歷通路；以反， 一第二擴散電阻器’誠接於所述弟一擴散電阻器，用 於限制所述靜電农電電流並分流部分所述靜電放電電流至 一第二電壓通路； 墙一 其中，當戶斤述第一擴散電阻器為N型時，所述 擴 散電阻琴為不同於^之類型，當所述第一擴散電阻器為 P二所述第;擴散電阻器為不同於P型之類：彻 12.如申請尊利範圍第11項所述之靜電放 ΐ電 路，其中，所述第一擴散電阻器及所述第二擴散電阻荔係 0758-A33239TWF ΜΤΚ1-07-179 16 201019461 串聯耦接，所述第一擴散電阻器耦接於所述基墊單元及一 第一節點之間，以及所述第二擴散電阻器耦接於所述第一 節點及所述内部電路之間。 13. 如申睛專利範圍第π項所述之靜電放電保護電 路，其中，所述第一擴散電阻器以及所述第二擴散電阻器 係並聯耦接於所述基墊單元以及所述内部電路之間。 14. 如申請專利範圍第U項所述之靜電放電俤護電 路’其中，所述第一擴散電阻器係一第一電阻區，所述第 ❹一電阻區係位於一第一金氧半導體電晶體之〆浪極中，所 述第一金氧半導體電晶體之所述汲極更包含：第一觸體’ 耦接於一第一節點，以及第二觸體，輕接於〆第二節點’ - 且所述第一電阻區係形成於所述第一觸體及所述第〆觸體 . 之間。 15. 如申請專利範圍第14項所述之靜電放電保護電 路，其中，所述第一電阻區係藉由於所述第/金氧半矛 電晶體加工過程中遮蔽矽化物膜形成。 φ 16.如申晴專利範圍第14項所述之靜霜放電保:a 路，其中，所述第一電阻區係藉由所於述第〆金氧半導體 電晶體加工過程後移除所述第—金氧半導體電晶體之矽化 物形成。 17.如申請專利範圍第14項所述之靜電放電保浚第 路，其中，所述第二擴散電阻器係一第二電陴區，所述 二電阻區係位於一第二金氧半導體電晶體之_浓極中，所 述第一金氧半導體電晶體之所述汲極更包含：第二觸雜 耦接於所述第二節點，以及第四觸體，耦接於/第三節'點， 0758-A33239TWF_MTKI-07-179 17 201019461 且所述第二電阻區係形成於所述第三觸體及所述第四觸體 之間。 18.如申請專利範圍第14項所述之靜電放電保護電 路，其中，所述第二擴散電阻器係一第二電阻區，所述第 二電阻區係於一第二金氧半導體電晶體之一第二汲極中， 所述第二汲極更包含：第三觸體，耦接於所述第二節點， 以及第四觸體，耦接於所述第一節點，且所述第二電阻區 係形成於所述第三觸體及所述第四觸體之間。 0758-A33239TWF MTKI-07-179 18
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