TW201003897A - Apparatus for implementing multiple integrated circuits using different gate oxide thicknesses on a single integrated circuit die - Google Patents

Description

201003897 六、發明說明： 【發明所屬之技術領域】 本揭示案大體上係關於單體積體電路晶粒，且更特定言 之係關於分群積體電路區塊的若干方式，此等積體電路區 塊中之每一者係由具有不同閘氧化物厚度之若干電晶體構 成於一單體積體電路晶粒上。 【先前技術】 按照慣例，可用兩個電晶體閘氧化物厚度來製造單體積 體電路晶粒。厚的閘氧化物通常用於輸入至一積體電路晶 粒（I/O器件）及自一積體電路晶粒（I/O器件）輸出之電路中的 電晶體，且較薄之閘氧化物用於該晶粒（功能器件）上之所 有其他電晶體。儘管有可能取決於待實施之電路的所要效 能及功率特性而在較薄閘氧化物層之變化的厚度之間選 擇，但直至最近功能器件通常限於單一閘氧化物厚度。舉 例而言，較薄閘氧化物以較高漏電流為代價來實現較高頻 率操作且因此實現較高效能。較厚閘氧化物提供較低漏電 流但犧牲較高頻率操作。隨著三閘氧化物（TGO)製造過程 之出現，現有可能在一單體積體電路晶粒上具有三個具變 化之效能特性的電晶體閘氧化物厚度。因此，此項技術中 需要利用TGO過程來生產積體電路，以有利地利用由TGO 過程所實現之變化的效能特性。 通常以「等效實體氧化物厚度」術語來描述閘氧化物厚 度，因為當前過程不必使用純矽來產生閘氧化物。一些過 程使用具有比矽高之介電常數的介電質。此等過程報導達 140333.doc 201003897 成與實際所使用之介電質等效的電容所需之純料度。在 當則過程中，等效實體氧化物厚度可通常針對ι/〇器件在 大約3麵至6㈣之間變化且針對功能器件在大約i碰至2 疆之間變化。圖1說明習Μ職電晶體之橫截面圖，且 ❼之說明開氧化物之位置。本文中對間氧化物厚度之所 有引用亦應用於等效實體氧化物厚度。

大體認為積體電路⑽係由電路的執行某一特定功能且 協作乂充胃〜整1(：之若干可共同操作之區塊或功能單元 (有時稱為核心）構成。舉例而言，處理器或處理器核心為 經設計以執行Κ组之計算功能的積體電路。-達成IC 中之較大計算效能的常用方法為使用複數個處理器核心。 此颏夕重核、系統中之若干處理器核心可為等同的或可具 有使其適用於料特定種類之任務的不同架構、功率消耗 及放此此力。右干組合之實例包括（但不限於）：（1)在不同 電壓及頻率下操作之斜等同處理器；⑺經設計具有不同 組之功能的若干處理器（例如，—具有—綜合指令組之快 速處里器&具有―精簡指令組的緩慢但功率高效的處 里时）’及（3 )藉由不同過程製造而導致不同效能及功率特 性的若干等同處理器。 【發明内容】 本揭不案教示TGO製造過程可准許具有不同類型之功能 器件之若干積體電路區塊的有利分群及配置，該等積體電 路區塊係用不同閑氧化物厚度製造於一單體積體電路晶粒 上。此類型之區塊在本文中將被稱為功能積體電路區塊， 140333.doc 201003897 且經界定為組成物包括若干功能器件且排除ι/ο器件之積 體電路區塊。此等功能積體電路區塊可具有使其自身適合 於不同用途之不同的效能及功率特性。 在一實施例中，將一處理器核心及經耦接之L2快取記憶 體製造於一單一積體電路晶粒上。用一第一閘氧化物厚度 來製造一處理器核心之若干功能器件及L2快取記憶體之一 部分，且用一第二閘氧化物厚度來製造L2快取記憶體之另 一部分的若干功能器件。舉例而言，可製造L2快取記憶 體，使得若干記憶體陣列單元具有一較厚閘氧化物且若干 邏輯功能具有一較薄閘氧化物。此將減小該記憶體陣列中 之漏電流，同時針對該等邏輯功能保留較薄閘氧化物之效 能優點。 在另一實施例中，用一第一閘氧化物厚度來製造一第一 處理器核心之若干功能器件。在同一積體電路晶粒上，用 一第二閘氧化物厚度來製造一第二處理器核心及一共同L2 快取記憶體。該兩個處理核心彼此柄接且皆耗接至§亥共 同L2快取記憶體。藉由一回應一控制程式之任務控制區塊 將任務分配至每一處理器核心。 在另一實施例中，將兩個在功能上等同之處理單元製造 於同' ^積體電路晶粒上。每 ~~處理早元係由彼此柄接之兩 個處理器核心及耦接至該兩個處理器核心之一共同L2快取 記憶體構成。該兩個處理單元經由一系統匯流排彼此耦 接。用一第一閘氧化物厚度來製造該第一處理單元且用一 第二閘氧化物厚度來製造該第二處理單元。藉由一回應一 140333.doc 201003897 控制程式之任務控制區塊將任務分配至每一處理單元。

上文所描述之實施例提供若干優點。將具有具不同閘氧 化物厚度之若干功能器件的另外等同之處理器核心實施於 一單體積體電路晶粒上可實現多重處理器核心系統的效能 優點，同時將在具有歸因於不同閘氧化物厚度之不同特性 的多重處理器核心之間使用晶片外互連及介面電路所引起 的缺點最小化。此實施可藉由允許任務在一在給定特定任 務之效此要求的情況下消耗最少量之功率的處理器核心上 執订而減少功率消耗及熱產生。此實施亦可藉由使用能夠 進仃較兩頻率操作之若干功能積體電路區塊而改良處理產 量° 應理解，對於熟習此項技術者而言，本文中之教示的其 他貝施例將自以下實施方式變得顯而易見，其中憑藉說明 非限制來展示並描述教示之各種實施例。如將意識到， 在不脫離本文中之教示之精神及範疇的情況下，本文中之 教示能夠存在其他及*同實施例n將圖式及實施方 式視為在本質上為說明性的而非限制性的。 【實施方式】 在隨附圖式中憑藉實例而非憑藉限制來說明本揭示案之 教示的各種態樣。 :文結合附圖所闊述之實施方式意欲作為對本揭示案之 教示之各種例示性實施例的描述，且不欲表示可實踐此等 教示之僅有實施例。出於憑藉說明且非限制而提供對教示 之澈底理解的目的，該實施方式包括特定細節。熟習此項 140333.doc 201003897 技術者將顯而易見，可以多種方式實踐本揭示案之教示。 在一些情形下，以方塊圖形式展示熟知結構及組件，以避 免混淆本揭示案之概念。 圖1為習知CMOS電晶體之橫截面圖之圖形說明，該習知 CMOS電晶體包括一閘極1 00節點、一汲極1 02節點、一源 極104節點及一主體106節點。展示閘氧化物108之位置。 閘氧化物1 08之厚度基於製造過程及所使用之電晶體的類 型而變化。 通常，閘氧化物108之厚度與電晶體之切換速度成反 比。針對閘氧化物108使用較薄介電材料允許較高之切換 速度。針對閘氧化物108使用較厚介電材料允許器件以較 低切換速度為代價來耐受較高電流及電壓。I/O器件按照 慣例比功能器件具有厚得多的閘氧化物。因此，I/O器件 比功能器件慢且更適用於在需要增大之電流且驅動較大負 載之輸入電路或輸出電路中使用。關於功能器件而非I/O 器件來說明本揭示案之教示。 一例示性TGO過程針對I/O器件保留一厚的閘氧化物且 針對功能器件提供兩個不同閘氧化物厚度。通常，TGO過 程比雙閘氧化物（DGO)製造過程更昂貴且經受更多製造困 難，此可能導致比DGO過程差之良率。 圖2為具有三個閘氧化物厚度之單體積體電路晶粒200之 圖形說明。單體積體電路晶粒200含有一 I/O積體電路區塊 202、一第一功能積體電路區塊204及一第二功能積體電路 區塊2 0 6。 140333.doc 201003897 使用具有最厚閘氧化物之I/O器件來製造I/O積體電路區 塊202。此允許1/0積體電路區塊202支援通常與晶片外通 信相關聯之較高負載及電流。 使用具有最薄閘氧化物之功能器件來製造第一功能積體 電路區塊204。使用最薄閘氧化物致使第一功能積體電路 區塊2 0 4能夠在較高頻率下操作但亦導致較高功率消耗。 使用具有比用於第一功能積體電路區塊2〇4中之功能器

件厚仁比用於I/Q積體電路區塊2()2中之P⑽件薄之問氧化 物的功⑽益件來製造第二功能積體電路區塊。使用中 間閘氧化物減少功率消耗同時仍實現在使用最厚閘氧化物 時可能之較高頻率操作。 弟一功能積體電路區塊204及第二功能積體電

,▼ /1^ ^ IHE jLVU 兩者耗接至I/O積體雷路 w ®包路區塊2〇2。在另一實施例中，第一 功能積體電路區塊2G4及第二功能積體電路區塊細可彼此 耗:此項技術者將認識到，區塊之間的多重互連為 可能的’且其在本文中係、憑藉說明且非限制而呈現。 圖3為-實施例之方塊圖，其中一處理器核心獅一 η 快取記憶體302耦接。L2快取記_ % ^ 9Γ、取礼體302進-步包含耦接至 二J 6之支援電路304。在目前所描述之實施例 電路3〇4U氧化物厚度來製造處理器核心3叫及支援 在。用一第二閉氧化物厚度來製造記憶體陣細。 可在相同電壓或不同電壓下操作 製造之處理器核心及支援電路304以及^第7厚度所 厚度所製造之記憶體陣㈣。若其在不同電物 I40333.doc 201003897 則將位準移位雷 陣列306之間^ )嵌入於在支援電路304與記憶體 ^ r. 、；丨面處之L2快取記憶體302中以允許在不同 笔壓下操作之該實施例的若干部分彼此通信。 只^例中，因為構成記憶體陣列3 04之功能器件按 照慣例不會非當I u i μ 非㊉頻％地切換，所以使用一較厚閘氧化物製 造記憶體陣列3〇4逢丨丨> rg 0日β 、七 較尽閘氧化物提供之較低漏電 ^且由此減J其漏洩功率消耗比減少其動態（切換）功率 "更重要^吏用車父薄問氧化物製造支援電路3〇6允許對 L2快取記憶體302之快速讀取及寫入存取。 儘管本實施例係針對L2快取記憶體，但熟習此項技術者 將意識到’交替快取記憶體階層架構(其中不同快取記憶 體層級在每-層級處包含不同氧化物厚度或其中每一層級 具有一個以上閘氧化物厚度）亦為可能的。 圖4為一實施例之方塊圖，其中一處理器核心4〇〇及一處 理器核心402耦接在一起。處理器核心4〇〇耦接至一共同L2 快取記憶體406。處理器核心4〇2耦接至該共同以快取記憶 體406。共同L2快取記憶體406進一步包含支援電路4〇8及 記憶體陣列410。亦可包括介面電路42〇及422以准許處理 器核心400、處理器核心402與共同L2快取記憶體406之間 在此等組件於不同電麼或頻率下操作時的通信。L2快取記 憶體406亦可包括位準移位電路以允許記憶體陣列4丨〇在不 同於支援電路408之電壓下操作。任務控制區塊43〇經由介 面電路424將任務分配至處理器核心400且將任務分配至處 理器核心402。任務控制區塊430回應一控制程式43 2。 140333.doc -10- 201003897 介面電路420、422及424可包含位準移位電路、同步電 路或兩者。位準移位電路及同步電路允許在不同電壓及領 率下操作之多重積體電路彼此通信。同步允許在不同頻率 下操作之電路彼此通信，且藉由使用一記憶體元件來累積 • 纟自第一電路及控制信號之資料以指示該資料何時準備好 #遞至第二電路而實現。位準移位允許在不同電壓下操作 ;之電：彼此通信，且藉由使用將第一電路之邏輯高電壓轉 、 譯為第二電路之適當邏輯高電壓的一電路而實現。同步及 《 位準移位兩者通常為雙向的，但無需為雙向的。 貫施例巾彳使用一車父厚閑氧化物來製造處理器核 心彻，而可使用一較薄閘氧化物來製造處理器核心4〇2及 同L2陕取§己憶體4〇6。在此實施例中，可將具有嚴格效 能要求之任務分配至較快之處理器核心4〇2。可將具有較 不嚴格效能要求的任務分配至較慢之處理器核心4〇㈧使 用較薄閘氧化物製造共同L2快取記憶體4〇6可以較高漏電 {.) l為代仏在對共同L2快取記憶體406之存取期間提供較高 效能。 在另貫加例中，使用一較薄閘氧化物來製造處理器核 〜400及支援電路4〇8。使用一較厚閘氧化物來製造處理器 核心402及記憶體陣列41〇。此配置針對處理器核心4〇〇且 針對至L2快取記憶體4〇6中之讀取及寫入操作保留較薄閘 氧化物的效忐優點，同時減少記憶體陣列41 〇中之功率消 耗且使處理器核心4〇2最佳化以與處理器核心4⑽相比以經 減少之功率消耗來執行低優先級任務。 140333.doc 201003897 在另一實施例中，可使用一較薄閘氧化物來製造處理器 核心4〇0 ’而可使用一較厚閘氧化物來製造處理器核心4〇2 及共同L2快取記憶體4〇6。在此實施例中，可將諸如即時 處理之具有嚴格效能要求的任務分配至較快之處理器核心 400。可將具有較不嚴格效能要求的任務分配至較慢之處 理器核心402。使用較厚閘氧化物製造共同L2快取記憶體 406可以至L2快取記憶體406中之讀取及寫入效能為代價來 減小記憶體陣列中之漏電流。 控制程式432將任務提供至任務控制區塊43〇。任務控制 區塊430將任務分配至處理器核心4〇〇及處理器核心4〇2。 在一例示性實施例中，任務控制區塊43〇接收來自控制程 式432之任務且判定應如何在處理器核心4〇〇與處理器核心 402之間分配彼等任務。在另一例示性實施例中，控制程 式432為一作業系統，其將任務提供至任務控制區塊们〇且 將控制輸入提供至任務控制區塊43〇以指導在處理器核心 4〇〇與處理器核心4〇2之間的任務分配。 此等實施例已呈現處理器核心及快取記憶體之特定組 合，以及經特定界定之電壓及頻率區域。然而，熟習此項 技術者將認識到，核心及記憶體之廣泛多種組合係可能 的。另外，熟習此項技術者將認識到，電壓及頻率區域並 不限於此等實施例所說明之區域，而可取決於所得積體電 路之所需特性而規劃（draw)於任何電壓及頻率區域。 圖5為第三實施例之方塊圖，其中處理單元5〇〇經由介面 電路504耦接至處理單元502。處理單元5〇〇係由在架構上 140333.doc -12- 201003897 等同之處理器核心506及5〇8構成，該等處理器核心秦及 508彼此耦接且耦接至一共同L2快取記憶體51〇。用一第一 閘氧化物厚度來製造處理單元·。處理單元5〇2係由等同 之處理器核心512及514構成，該等處理器核心512及514彼 此耦接且耦接至一共同L2快取記憶體516。用一第二閘氧 化物厚度來製造處理單元502。熟習此項㈣者將意識 到，儘管在此實施例中處理單元5〇〇及5〇2兩者含有等同之 處里器核〜，但使用異質處理核心或異質處理單元之其他 實施例亦為可行的。耦接處理單元5〇〇與處理單元5〇2之介 面畦路5 04可包含一系統匯流排或包含位準移位及同步電 路，其允許處理單元500及處理單元5〇2在不同電壓及頻率 下操作。熟習此項技術者將意識到，可替代地將介面電路 504整合至處理單元500及處理單元5〇2中。 任務控制區塊530經由介面電路534將任務分配至處理單 元500且將任務分配至處理單元5〇2。任務控制區塊53〇回 應一控制程式532。控制程式532將任務提供至任務控制區 塊530。任務控制區塊530將任務分配至處理單元5〇〇及處 理單元502。在一例示性實施例中，任務控制區塊53〇接收 來自控制私式532之任務且判定應如何在處理單元5〇〇與處 理單元502之間分配彼等任務。在另一例示性實施例中， 控制程式532為一作業系統，其將任務提供至任務控制區 塊53 0且將控制輸入提供至任務控制區塊53〇以指導在處理 單元500與處理單元5〇2之間的任務分配。 在不同頻率及電壓下操作處理單元5〇〇及5〇2提供具有不 140333.doc -13, 201003897 同功率及效能特性之兩個在架構上等同的處理單元。舉例 而言，使用較厚閘氧化物製造處理單元5〇〇可以若干 級之效能來提供較低功率消耗，而藉由較薄間氧化物= 處理單元502可以若干高等級之效能來提供較低功= 耗。可基於每-任務之效能要求將任務分派至處 500或502。舉例而言，可將具有即 ^ ^ 才70珉要求之任務分派 至較快之處理單元，而可將背景系統處理分派至較慢之處 理單兀。亦有可能動態地分派任務。舉例而言，若一任： 在較慢之處理單元上開始執行但作業系統判定該任務無法 足夠快速地完成，則可將該任務移動至較快之處理單元。 ^管在針對與記憶體純之處理器核心之說明性實_ ϋ兄下揭示本揭示案之教示’但應認識到 項技術者可使用與本文中之教示及下二此 範圍相一致的廣泛多種實施。 β 利 【圖式簡單說明】 圖1為習知CM〇S電晶體之橫截面圖之圖形說明；

圖2為具有三個間氧化物厚度之單體積體電 形說明； W 圖3為使用兩個不同閘惫仆私 』間乳化物厚度所製造之一處理器核 心及一L2快取記憶體之方塊圖； ®為使用兩個不同閘氧化物厚度所製造之兩個處理器 X心及—共同L2快取記憶體之方塊圖，·及 :為使用兩個不同間氧化物厚度所製造之一組兩個等 同處理單元的方塊圖。 140333.doc -J4- 201003897 【主要元件符號說明】 100 閘極 102 汲極 104 源極 106 主體 108 閘氧化物 200 單體積體電路晶粒 202 I/O積體電路區塊 204 第一功能積體電路區塊 206 第二功能積體電路區塊 300 處理盜核心 302 L2快取記憶體 304 支援電路 306 記憶體陣列 400 處理益核心 402 處理為'核心 406 共同L2快取記憶體 408 支援電路 410 記憶體陣列 420 介面電路 422 介面電路 424 介面電路 430 任務控制區塊 432 控制程式 140333.doc - 15- 201003897 500 處理單元 502 處理單元 504 介面電路 506 處理為'核心 508 處理器核心 510 共同L2快取記憶體 512 處理器核心 514 處理器核心 516 共同L2快取記憶體 530 任務控制區塊 532 控制程式 534 介面電路 140333.doc - 16-

Claims (1)

1. 201003897 七、申請專利範圍： 造之一弟—功能積體 1. 一種單體積體電路晶粒，其包含· a.單獨地用一第一閘氧化物厚度製 a路區塊’ s亥第一功能積體電路區塊有利地在其功能 中使用該第一閘氧化物厚度之特性； b•單獨地用一第二閘氧化物厚度製造之-第二功能積體 電路區塊’該第二功能積體電路區塊有利地在其功能 中使用該第二閘氧化物厚度之特性；及

   用—1/〇閘氧化物厚度製造之-職體電路區塊，其 耗接至該第〜力能積體電路區塊及該第二功能積體電 路區塊。 :长項1之裝置’其中一第三功能積體電路區塊耦接 該第-功能積體電路區塊與該第二功能積體電路區塊。 3. 如明求項2之裝置，其中該功能積體電路之第三部分包 括位準私位電路，其用於在該第一功能積體電路區塊 及該第—功能積體電路區塊中之不同電壓之間轉譯。 4. 如請求項2之裝置，其中該功能積體電路之該第三部分 同步私路，其用於使該第一功能積體電路區塊與 該第二功能積體電路區塊之間的通信同步。 5. 如。月求項2之裝置’其中該功能積體電路之該第三部分 包$ ~系統匯流排。 6·如請求項1之裝置，其中： a_使用該帛一閘氧化物厚度之該第一功能積體電路區塊 包含一記憶體元件之一第一部分；且 140333.doc 201003897 b.使用該第二閘氧化物厚度之該第二功能積體電路區塊 包含： i. 該記憶體元件之一第二部分；及 ii. 一處理器核心。 7. 如請求項1之裝置，其中： a. 使用該第一閘氧化物厚度之該第一功能積體電路區塊 包含一第一處理器核心；且 b. 使用該第二閘氧化物厚度之該第二功能積體電路區塊 包含一第二處理器核心。 8. 如請求項1之裝置，其中： a. 使用該第一閘氧化物厚度之該第一功能積體電路區塊 包含一第一處理器核心；且 b. 使用該第二閘氧化物厚度之該第二功能積體電路區塊 包含： i. 一第二處理器核心；及 Π .—記憶體元件。 9. 如請求項1之裝置，其中： a. 使用該第一閘氧化物厚度之該第一功能積體電路區塊 包含一第一處理單元，該第一處理單元包含耦接至一 第一記憶體元件的一第一處理器核心；且 b. 使用該第二閘氧化物厚度之該第二功能積體電路區塊 包含一第二處理單元，該第二處理單元包含耦接至一 第二記憶體元件的一第二處理器核心。 1 〇. —種具有多重功能積體電路區塊之裝置，該等功能積體 140333.doc 201003897 電路區塊針對在—單體積體電路晶粒上的若干功能器件 具有不同開氧化物厚度，該裝置包含·· a•複數個功能積體電路區塊，該複數個功能積體電路區 塊中之每一者係使用複數個功能閘氧化物厚度中 者製造；及 b·-控制電路區塊’其能夠在該複數個功能積體電路區 塊之間切換任務。 °° 11. 如請求㈣之裂置，其中該控制電路區塊回應— 式’該軟體程式經組態以控制在若干功能積: 之間的任務之該切換。 路&塊 12. 如請求仙之裝置，其中該軟體程式為—作業系統。 140333.doc