TW200952175A - Semiconductor devices with non-punch-through semiconductor channels having enhanced conduction and methods of making - Google Patents

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Description

200952175 六、發明說明： 【發明所屬之技術領域】 本申請案一般係關於半導體裝置與製造該等裝置的方 法。 【先前技術】 在使用於電力開關應用的接面場效裝置中，通常會非 常希望不只減低通道電阻，也提供類似M〇SFET的開關特 性。特別的是，當通道被施加至閘極的臨界電壓夾止 (pinched off)時，會希望該裝置可以阻斷最大電壓或額定電 壓。這樣的裝置特性需要無限高的電壓阻斷增益谷。在接 面場效裝置中，低通道電阻與高電壓阻斷增益典型地被視 為互相競爭的裝置特性。舉例來說，在短通道JFET或SIT， L裝置電阻的通道部分很小而且電流飽和遠比在長通道 則丁構造中更不顯著 '然而，電壓阻斷增益也很小，而且 臨界：壓與需要阻斷最大汲極電壓之閘極偏壓之間的差異 顯著’在某些情況下到達幾十伏特（❹等 的Π])另一方面，在可以提供高電壓阻斷增益的長通道 D強模式JFET中，雷、;*女旦合^ .^ 電々，L太早飽和，所以無法全面性地利用 在線性區域之相杏柄 田低的開通狀嘘通道電阻（例如Zhao等人 的[2]與 Sannuti 笼 λ αα η 1、,
. 的[3D。這個問題在電力Sic VJFET , 果常關型開關裝置的發展減少了。 從而’仍然存在著對於具有 電>1阻斷.增益之^…规有低開通狀態通道電阻與高 %效電日日體半導體裝置的需要。 200952175 參考文獻 [1] J.N. Merrett, I. Sankin, V. Bonderenko, C.E. Smith, D. Kajfez與J.R.B. Casady，「自對準L帶4H-SiC靜態感應電 晶體的RF與DC特性化」，材料科學論壇％ 31Ί-519 '卷 (2006年），第1223頁到第1226頁。 [2] J ·Η. Zhao，K. Tone, X. Li, P. Alexandrov，L. Fursin 與 M. Weiner, 「3.6毫歐姆x平方公分，1726伏特4H-SiC 常關型溝槽與佈植垂直JFET與電路應用」，IEE Proc.-C路農親.，第151卷，第3號，2004年6月。 [3] P. Sannuti, X. Li, F. Yan, K. Sheng , j.h. Zhao, 「在 4H-SiC側向接面場效電晶體中的通道電子移動力」，固 49 (2005) 1900 - 1904 [4] W. Shockley, “一種單載子「場效」電晶體，” IRE的 遥疗第40卷，第11刊，1952年11月，第1365頁到第1376 頁 [5] I. Sankin, “在電力碳化矽裝置中的邊緣終止與 RESURF科技，”濘士論文，密西西比州大學，2006; AAT 3213969，第 110 頁 [6] M. Nagata, T. Masuhara, N. Hashimoto, H. Masuda, “一種短通道、免於貫穿崩潰的MOS電晶體，”國際電子 袭置#_, 1971年第17卷，1971第2頁到第3頁 [7] Legacy CACE User ’ s Guide AixRecipe; Recipe
Language for AIXTRON systems, Copyright 1994-2004, AIXTRON AG, Kaskertstrasse 15-17 D-52072 Aashen, 200952175
Germany. 【發明内容】 本發明提供一種半導體裝置，該裝置包含： 第一導電型態半導體材料基板層； 在基板層上的第一導電型態半導體材料第一層； 在第一層上的第一導電型態半導體材料隆起區域，該 隆起區域包含上表面與第一及第二斜邊壁； 在隆起區域之第一與第二邊壁上與鄰接於隆起區域之 第一層之上表面上的第二導電型態（不同於第一導電 半導體材料；及 在隆起區域之上表面上的第—導電型態之半導體材料 第三層； 其中該隆起區域包含鄰接於第三層具有第— 物濃度的第-部分與在第一部分與第—層之間且二平 :摻雜物濃度的第二部分’|中該第一平均摻雜物濃：比 -第二平均摻雜物濃度低，而且 度比笛“丁… 第一+均摻雜物濃 没比第一層的平均摻雜物濃度高。 本發明也提供一種包含一哎吝個a 轳继$ 次夕個如上面所提出之半導 體裝置的電路。 千导 本發明也提供-種製造半導體裂 含： 邊万法包 選擇性蝕穿第—導電型態半導體材料第 第二屉县々^ 1 其中該 —層疋位在第—導電型態半導體材料第二層上，而且其 200952175 中該第二層是位在第—導電型態半導體材料第一層上，而 且其中該第-層是位在第—導電型態半導體材料基板層 上，其中選擇性姑穿第三層包含選擇性钱入下面的第二層 以形成第一㈣型態半㈣材料隆起區_，該帛一導電二 態半導體材料隆起區域具有包含半導體材料第三層的上表 面與包含半導體材料第二層的斜邊壁； 選擇性佈植摻雜物進入纟隆起區域之邊壁上的半導體 ❹ ❹ 材料第二層以在隆起區域的邊壁上與鄰接於隆起區域之第 一層的上表面上形成第二導電型態（不同於第一導電 半導體材料區域。 ~ 其中該帛二層包含鄰接於第三層纟有第—平均捧雜物 濃度的第一部分與在第一部分與第一層之間具有第二平均 推雜物濃度的第二部分，其中該第一平均摻雜物濃度低於 第二平均掺雜物濃度，而且其中該第二平均摻雜物濃度高 於該第一層的平均摻雜物濃度。 本教示的這些特點與其他特點將在這裡提出。 【實施方式】 為達解釋本說明書的目的，除非特別提及或是在「及 /或」的用法明顯不適合的地方，否則，本文中「或」的 用法具有「及/或」的意義。除非特別提及或是在「一或 多個」的用法明顯不適合的地方，否則，本文中「一（a)」 的用法具有「一或多個」的意義。「包括（comprise、 comprises、comprising)」以及「包含㈦咖七、、 200952175 mcluding)」的用法可互換使用而且不具有限制的用意。再 者，在一或多個實施例的說明使用到「包括」用詞的地方， 熟習本技術的人士便會瞭解，於某些特定的實例中可能 會使用「基本上由…所組成」及/或「由…所組成」的語言 來替代說明該或該等實施例。還應該瞭解的係，於某些實 施例中，步驟的順序或是用於實施特定動作的順序並不重 要’只要本教示内容仍保持可運作即可。再者，於某些實 施例中，可能會同時進行二或多個步驟或動作。 高通道電阻與低電壓阻斷增益在過去被當作分開的問 題處理。通道電阻是一個施加至通道終端與整流接面之偏 壓的非線性函數。在通道電阻幾乎是常數的通道Ι-ν特性圖 中可以有條件地辨別出兩個區域：線性區域與飽和區域。 在線性區域中，通道電阻與通道長度成正比而與摻質濃度 與電流流動通過的橫截面成反比。在飽和區域中，該通道 電阻大幅度地成長，使得這個區域很少用於大部分的電力 開關應用中。 在接面場效電晶體中的電流飽和機制被揭露在 Shockey[4]中。這個效應如同以下說明般被揭露。當施加至 JFET構造的沒極-源極偏壓在固定的閘極-源極偏壓下增 加’沿著電流之通道的電位降導致通道裡的空乏區往汲極 方向加寬。因此在通道裡的電流路徑往汲極方向變得更 窄，因而導致電流飽和。因為載子漂移速度在高電場下的 飽和’後來在Shockey中揭露的機制似乎更為嚴崚。根據歐 姆疋律’當通道電阻在没極方向增加時，該電場也辦加， 200952175 而導致載子移動力的降級’導致了通道電阻進一步的增加 與汲極電流更快速的飽和β 好幾個解決早期電流飽和的方法已經被提出。舉例來 說’美國專利第2984752號揭露一個通道構造，該通道構 造利用在合金p-η接面之間的不均句間隔減少電流飽和效 應。接面之間的距離往具有更高偏壓的終端方向線性增 加，導致可以在通道由合併的空間電荷區域夾止之前經由 通道驅動更尚的電流。但是揭露在美國專利第2984752麥 中的裝置構造因為合金接面而極度難以製造。 揭露在美國專利第2984752號令的裝置也不適用於高 電壓的應用，因為它在通道與汲極之間不具有電壓阻斷層 (也就是漂移區域）。藉由選擇下列方程式中提出的摻質 與厚度ί心，因為指定的崩潰電壓h與最小的平坦接面 電場五’漂移區域的電阻可以被最小化：
(1) 在美國專利第4403396中揭露一個具有由電漿蝕刻形 成且由佈植整流接面侷限之垂直通道構造的裝置。 在美國專利帛5747831號中揭露一個具有漂移區域且 其中使用在接面之間的非均勾間隔來改良飽和電流的垂直 SiC JFET。雖然這個裝置可以比揭露在美國專利第2984752 號中的構造來得更容易製造，但是揭露在美國專利第 574783 i號中的垂直Sic IFET並不適用於表現出如以下解 200952175 釋的類似MOSFET開關姓以/ 碉關特性（也就是無限高的阻斷 的高電壓裝置。 | a i ^ 無限高的阻斷增益由下列方程式表示： β d^s^~°°atVGS<Vth·
度L 在源極(")與汲極(y=L)入口之間的電流所進入的長 的假設性通道由可以被視為對稱& it it φ (例如ρ-η接面）所侷限。假如沿著通道軸的摻質濃度由 ΛΥ兄)定義，而《6^代表在整流接面之間的一半距離，夾止電 壓可以沿著通道軸被定義如下： ^(y) = ~N(y) ,ye [0,L] (2) 下列的非貫穿（ΝΡΤ)狀態（其中心㈨是内建電位，而 心代表當施加最大汲極電壓（Fos= 6)時發生在通道汲極 入口的最大電場）可以接著沿著通道軸設定成： ^punch- through(y^ ~~ ^th + KbiCy) — ^p(y)>y € [〇i i] (3) <1 ⑷
Jpunch~through L· j N(y)dy > Em 在裝置構造具有使用方程式（1)之最低電阻、指定崩潰 電壓（h)與最大可允許平坦接面電場之最佳化漂 移區域的狀況下，狀態（3)-(4)可以被重寫為下列這組限制： 200952175
對於均勻通道摻質濃度的狀況，這組限制（5)可以簡化 如下：
因為揭露在美國專利第5747831號的垂直SiC JFET具 有具有相同摻質濃度的漂移區域與通道，假如滿 足了（6)的這些狀態，這個構造中的通道長度會超過漂移區 域厚度這對於需要很厚之低摻質漂移區域的高電麗 裝置來說是不實際的。 ❹造。 在美國專利第5945701號中揭露在通道層中具有比漂 移區域更高摻質濃度的垂直SiC靜態感應電晶體（SIT)構 在美國專利第4364072號中揭露一種其通道由從具有 「非常低」之雜質濃度之層的源極分離開來的具有「低」 雜質濃度之層組成的靜態感應電晶體（SIT)構造。 美國專利申請案公開號第2007/0187715 A1號揭露可 以提供非貫穿效能之均勻摻質通道構造的裝置。但是揭露 在美國專利公開案第2007/0187715 A1號中的構造也具有 如下列討論中所解釋的一定限制。 來自方程式（1)中具有最佳化參數之漂流區域的特定電 11 200952175 阻可以被推導如下：
R drift_〇pt vb
DMAX ⑺ 如同⑺中所示’對於一個給定的阻斷需求，漂移區域 的特定電阻反比於最大-維電場U三次方。在 〇
.Μ中’在適當終止的陡崎接面中允許的最大電場可以 超過2.4百萬伏特/公分（迦n^[5])。因此有強列 的動機在電力裝置中使帛SlC以減低開通狀態的損耗。: 是當在具有均勻摻質非貫穿通道的接面場效裝置中使用 Sic曰時’該通道劑4 Deh=NehL應該被選定為比具有低臨界 電场的+導體還要高。$了最小化通道電阻，傾向於藉由 增加摻質而非長度以增加通道劑量。但是對於—個給定的 臨界電壓來說，通道摻質越高，整流接面U 〇 小。因此反而需要更高成本的微影術技術，尤其是在需要 正值的臨界電科。在佈植p_n接面的狀況下，縮小通道厚 度將導致側面佈植輪廓在通道軸上合併，造成總通道播質 減少’而!·也會因為從邊壁側向行進的佈植損壞而降低電 子的移動能力。這些效應會導致通道電阻增加與通道電流 的早期飽和。確實，福霞方 揭露在美國專利申請案公開號第 撕877丨5 A1號巾之裝置的π特性顯示了非常小的飽 和電壓（纟vGS等於2.5伏特時〜τ<ι)。因此在間極至 源極的偏壓不應該超過所㈣p_n接面的内建電位的狀況 下’會難以將美國專利申請案公開號第2〇〇7/〇助15 Μ號 12 200952175 揭露的裝置操作在單載子模式下。 在美國專利第71 87021號中揭露在通道區域與漂移區 域中具有不同摻質層級的裝置。 在Nataga等人的[6]中揭露具有由增強與空乏區域組成 之「非均勻閘極區域」的MOS電晶體構造。 所說明的半導體裝置裡的電流流動會侷限在整流接面 之間一般被指稱為通道的區域。舉例來說，該整流接面可 _ 以是P-n接面及/或金屬-半導體接面。這種半導體組構提 供了非貫穿特性與增強的電流導通能力。該等裝置可以是 電力半導體裝置，像是接面場效電晶體（JFET )、靜態感 應電晶體（SIT)、接面場效閘流電晶體、JFET電流限制器等 等。該等裝置可以用像是碳化矽（Sic)的寬能隙半導體製 作。根據某些實施例，該裝置可以是常關型（n〇rmally_〇ff) SlC垂直接面場效電晶體（也就是VJFET)。 根據某些實施例，說明了提供非貫穿效能（例如滿足方 〇 程式（5)的狀態）之具有通道構造的裝置。特別的是，一旦該 通道由施加至閘極的臨界電壓夾止，該裝置可以阻斷如以 下方程式表示的最大電壓： 該農置的通道構造也可以提供大幅度降低的電阻並減 ^或消除早期電流飽和的問題。該裝置可以藉由消除找到 在裝置電阻的通道與漂移元件之間損益的必要性來全面地 13 200952175 利用在非貫穿場效裝置中寬能隙半導體的崩潰強度。 /據某些實施例’該裝置具有非均句摻質的垂直通道 構&如此一來位在源極附近的通道之一部分具有比該通 道之下面的料更低的平均摻質濃度。料道之相對短低 部刀（或疋「VTH-控制通道」）可以以相等於所需臨界 電壓的閘極偏壓來夾止而不用增加顯著的成分至總裝置電 阻:。該通道的高摻質下面部分（或是「場終止通道」）的換雜 物濃度可以被選在高到足以提供非貫穿效能(例如滿足狀 態（4)}的位準。 、因為在向摻質「場終止通道」之整流接面間的距離大 於或等於「VTH控制通道」整流接面間的距離，它的電阻 甚至可以更小。 、應該了解的是，該裝置之「VTH控制通道」和「場終 止通道」t間的分隔是有條件的。通道摻質濃度物與整 流接面之間的距離咖可以滿足狀態⑴，但是定義在方程 式U)中最終的失止電壓力可以是階梯式成長函數或嚴 格成長函數。 圖1顯7^具有非均勻摻質非貫穿通道的例示性4H-SiC T構&的概略性橫截面圖。例示性通道摻質輪廓顯示 於圖2中。在這些圖中’元件符號1、2、3分別代表通道 區域、整流接面與漂移區域。在圖（中的元件符號4、5、6 分別對應於P+閘極區域、N+沒極基板與N+源極層。圖2 中的7L件符號101、1()2、1〇3、1〇4代表在通道與漂移區域 中的例示性摻質輪廓。圖2中的拉丁元件符號4 π視條 200952175 件分別定義通道具有長度Ll 度L2的「場終止」部分。 的「VTH控制 」部分和具有長 糊不％、圏 來說，沿著通道的摻質分佈可以被最佳化以在最小化 狀態之通道電阻與電流飽和效應的同時提供在截止期 最高電壓增益。舉例來說，摻質輪廓可以由更高次的多 式或另一個分析函數定義。 ’項
如同上面所討論的，在這裡說明的裝置具有顯著降低 電阻的非貫穿通道，可以由增加通道摻質濃度、並維持在 整流接面之間的充分距離來達成該電阻的顯著降低。這可 以在造成更顯著場增強的通道入口導致更顯著的接面特 性，最後會降低施加至閘極—漂流接面的最大允許—維電 場。更進一步來說，當試著藉由減少溝槽寬度來增加通道 填充密度時，閘極接面「圓柱」的半徑可以減少以導致進 一步的場增強。 為了抑制在整流接面的電場增強，也提供具有位在介 於尚推質「場終止通道」與低摻雜漂流區域間之通道没極 入口處的相對薄半導體層的裝置。圖3A與圖3B分別顯示 具有漸層式與階梯式抑制層或是「場平滑通道」之非均勻 摻質NPT通道中的例示性摻質輪廓。在圖Μ與圖3B中的 元件符號201-204與301-304概略性地代表在漸層式（圖3A) 與階梯式（圖3B)摻質「場終止通道」中之通道與漂移區域 的例不性摻質輪廓。在這些圖中的拉丁元件符號I、π、III 視條件分別定義具有長度L1之「VTH-控制」部分、具有長 15 200952175 度L2之「場終止」部分與具有長度L3之「場平滑」部分。 如同在先前實施例中所述，通道之「場平滑」部分的換質 濃度可以由更高次的多項式或另一個分析函數定義。 根據某些實施例，提供如上面說明具有非均勻摻質通 道的裝置’其中侷限電流流動的整流接面被電氣輕合或獨 立偏壓，或其中該整流接面至少其中之一被電氣耦合至其 中一個通道入口。 如上面所述的非均勻摻質通道可以被用來控制在具有 垂直通道構造之場效半導體裝置中的電流流動，這些裝置 〇 包括但不限於：接面場效電晶體（JFET)、靜態感應電晶 體（SIT)、接面場效閘流電晶體與JFET電流限制器。 舉例來說，上面所說明的非均勻摻質通道可以被用來 控制在常關型Sic垂直接面場效閘流電晶體（VJFET)甲的電 流流動。 在通道之「VTH-控制」部分中沿著電流流動路徑計算 的平均摻質濃度範圍可以從lxl〇i6個/立方公分到ΐχΐ〇η 個/立方公分。 〇 在通道之「VTH-控制」部分中整流接面之間的平均距 離可以被選定以提供所欲臨界電壓，而且該平均距離的範 圍可以從0.3微米到1.7微米。 沿著電流流動路徑測量之通道之「vth_控制」部分的 長度可以從〇·25微米變動至i微米。 在通道之「場終止」部分的平均摻質濃度可以從3χΐ〇16 個/立方公分到3x1017個/立方公分。 16 200952175 沿著電流流動路徑測量之通道之「場終止 ^」。丨> 分的長 度可以從〇·5微米變動至3微米。 沿著電流流動路徑測量之通道之選擇性「場平腎立 分的長度可以從0.25微米變動至0.75微米。 」 一在通道之選擇性「場平滑」部分中沿著電流流動路徑 計算的平均摻質濃度可以從lxl〇16個/立方公分到1χΐ〇17 個/立方公分。 φ 根據某些實施例’該裝置具有帶有比2.4百萬伏特/八 刀還大之貫穿電場（也就是施加至該通道時導致非貫穿特吐 的最小電場）的通道。舉例來說，該裝置可以表現出在施力 電場為2.4百萬伏特/公分或更少時的非貫穿特性。 具有非均勻摻質通道之裝置可以是由寬能隙半導體（例 如具有仏大於2電子伏特的半導體材料）形成的常關型接面 場效電晶體（JFET)，並且具有由已佈植ρ_η接面或再成長 Ρ-η接面或由整流夏基接觸所侷限的垂直通道構造。該非均 〇 勻摻質通道也可以用在其他具有垂直通道構造之寬能隙半 導體的設計與製作上。這一類裝置的例子包括但不限於： 接面場效電晶體（JFET)、靜態感應電晶體（SIT)、接面場 效閘流電晶體與JFET電流限制器。 更進nm，該t置可以是具有μ通道構造的任 何半導體裝置，其中該電流流動被整流接面所侷限。這— 類裝置的例子包括但不限於：接面場效電晶體與閘流電晶 體，其中該電流流動經由串聯連接至垂直通道的側向通道 產生；金屬氧化物半導體場效電晶體（M〇SFET)，其中電漭 17 200952175
流動，盈由串聯連接至由p_n接面所侷限之垂直通道的湘S 通道產生；及接面阻障夏基陶二極體，其中該電流流動 經由p-n接面所侷限之通道產生。 如同上述所提及的，半導體裝置可以用像是的寬 能隙半導體材料製成。肖Sic可以是4H_Sic。但是也可以 使用其他sic的多型態（例如6H_Sic、3c_sic或i5R_sic) 或其他像是第三族氮化合物半導體（例如氮化冑㈣）的寬 能隙半導體材料。
在這裡說明的非均勻摻質通道構造可以提供具有用於 G 給定電壓下之最小電阻的非貫穿特性。該通道區域中的非 均勻摻質濃度可以使用蠢晶成長來達成。舉例來說，藉由 使用允許指定氣體流作為時間之分析函數的蟲晶反應爐（例 如參見參考[7])。或者，在通道區域中的非均勻摻質濃度 可以經由多劑量離子佈植達成。 雖然當代商業磊晶反應爐允許指定氣體流作為時間的 分析函數（例如’參見參考[7])以定義非均句換質濃度，最終 的摻質輪廊還是可能與預期的不同。因為併入已成長的「場〇 ’、止」與VTH控制」層的所需換質濃度可能在蟲晶執行 時隨著時間減少，所謂的記憶體效應可以造成除了分析式 指定摻質濃度之外的非故意摻質。該「記憶體效應」可能 在蟲晶成長的早期階段由磊晶反應爐内部表面吸收的摻雜 物種類所造成。該效應可以藉由增加修正項至定義該氣體 流的分析公式來補償。 在使用離子佈植形成非均勻摻質輪廓的狀況下，這一 18 200952175 類的輪廓將經歷對應於佈植能量濃度峰值之間的「谷值」， 該佈植計晝（也就是能量與劑量）可以被精心設計。 可以使用零度離子佈植來形成整流接面。使用零度離 子佈植可以顯著地減少側向行進至通道的佈植破壞數量並 顯著地降低電流飽和效應（比VGS=2 5伏特時之飽和電流密 度的數量級還高）。根據某些實施例，可以在垂直基板加減 2度以内的角度實行離子佈植。根據某些實施例，可以在垂 直基板加減1度以内的角度實行離子佈植。 ® ®4為顯示具有均勾摻f濃度為5X1 G16與使用零度離 子佈植形成之整流接面之i平方公釐常關型15〇〇伏特 4H-SiC VJFET之互相交錯的量測與模擬的Ι-ν特性圖。 、圖5A為顯示具有均勻通道摻質與使用零度離子佈植形 成之整流接面之1平方公釐常關型8〇〇伏特Sic vjfet裝 置的模擬I-V特性圖。圖5B為顯示具有均勻通道摻質與使 用零度離子佈植形成之整流接面之！平方公餐常關型_ ❹伏特SiC VJFET之總電阻成分的圓餅圖。 圖6A為顯示具有非均勻通道摻質與使用零度離子佈植 形成之整流接面之i平方公釐常關型8⑼伏特㈣vjfet ㈣擬。圖6B為顯示具有非均句通道摻質與使 用零度離子佈植形成之整流接面< i平方公釐常關型· 伏特SiC VJFET裝置之總電阻成分的圓餅圖。 使用五^等於2.3百萬伏特/公分與。等於⑼〇伏 特來分別計算在兩個裝置中的漂移參數。 虽先則的說明書教示了本發明的原則因為提供了用 19 200952175 於說明目的的例子，藉Μ讀本發明的揭露㈣，習於此 技術者將可了解可以進行各種形式與細節上的改變而不偏 離本發明的真正範嗜。 【圖式簡單說明】 習於此技術者將了解到以上說明的圖式僅僅是為了說 明目的之用。這些圖式並不意圖以任何方式限制本發明的 教示。
圖1為具有減低電阻之非貫穿（ΝΡΤ)通道之sic vjfet 構造的概略橫截面圖。 圖2為在非均勻#質非貫f (Νρτ)通道的各種例示性推 質輪廓的概略圖。 圖3A為在具有漸層式摻質場抑制層之非均勻摻質之非 貫穿（NPT)通道的各種例示性摻質輪廓的概略圖。 圖3B為在具有階梯式摻質場抑制層之非均勻摻質之非 貫穿（NPT)通道的各種例示性摻質輪廓的概略圖。 圖4為顯示具有均勻摻質濃度為5χ ι〇1δ個/立方公分 與使用零度離子佈植形成之整流接面之丨平方公釐的常關
型1別伏特4H-SiC VJFET裝置之互相交錯的量測與模擬 的I-V特性圖。 圖5A為顯示具有肖勻通祕質與使用$度離子佈植形 成之整流接面之1平方公釐常關型800伏特Sic vjfet裝 置之模擬I-V特性圖。 圖5B為顯示具有均勻通道摻質與使用零度離子佈植形 20 200952175 成之整流接面之1平方八 置之總電阻成分的圓餅圖着吊關型800伏特SiC VJFET裝 圖6A為顯示具有非约、
形成之整流接面之丨平方^通道摻質與使用零度離子佈植 裝置之模擬I-V特性圖。A着常關型800伏特Sic VJFET 圖6B為顯示具有非 形成之整流接面之i通道捧f與使用零度離子佈植
步置之蛐雷阳士 v a釐常關型8〇〇伏特SiC VJFET Φ 裝置之〜電阻成分的圓餅圖。 【主要元件符號說明】 1 通道區域 2 整流接面 3 漂移區域 4 P+閘極區域 5 N+汲極基板 6 N+源極層 7 汲極接觸 8 閘極接觸 9 源極接觸 101-104 通道與漂移區域的例示性摻質輪廓 201-204 在漸層式摻質「場平滑型通道」的狀況下 通道與漂移區域的例示性摻質輪廓 301-304 在階梯式摻質「場平滑型通道」的狀況下 21 200952175 通道與漂移區域的例示性摻質輪廓 I 具有L1之通道長度的VTH控制部分 II 具有L2之通道長度的場終止部分 III 具有L3之通道長度的場平滑部分 L 1 VTH控制部分的通道長度 L2 場終止部分的通道長度 L3 場平滑部分的通道長度
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Claims (1)

  1. 200952175 七、申請專利範圍： ι_一種半導體裝置，包含： 第一導電型態半導體材料基板層； 在基板層上的第一導電型態半導體材料第一層； 在第一層上的第一導電型態半導體材料隆起區域，該 隆起區域包含上表面與第一及第二斜邊壁；
    ^在隆起區域之第一與第二邊壁上與鄰接於隆起區域之 第一層之上表面上的第二導電型態（不同於第一導電 半導體材料；及 ~ 在隆起區域之上表面上的第一導電型態半導體材料第 三層； 其中該隆起區域包含鄰接於第三層具有第一平均摻雜 物濃度的第一部分及在第一部分與第一層之間具有第二平 均摻雜物濃度的第二部分，其中該第一平均摻雜物濃度比 該第一平均摻雜物濃度低，及其中該第二平均摻雜物濃度 比第一層的平均摻雜物濃度高。 2 ·如申請專利範圍第1項所述之裝置，其中該隆起區域 進一步包含介於第一層與隆起區域之第二部分之間具有第 二平均播雜物濃度的第三部分，其中該第三平均摻雜物濃 度比第一層的平均摻雜物濃度高，及其中該第三平均摻雜 物濃度比第二平均摻雜物濃度低。 3.如申請專利範圍第2項所述之裝置，其中該隆起區域 的第二部分在垂直隆起區域上表面之方向具有0.25微米到 0.75微米的厚度。 23 200952175 4. 如申請專利範圍第2項所述之裝置，其中該隆起區域 的第三部分在垂直隆起區域上表面之方向的換雜物濃度是 非均勻的，及其中在鄰接於隆起區域之第二部分之隆起區 域之第三部分的摻雜物濃度比鄰接於第一層之隆起區域之 第三部分的摻雜物濃度高。 5. 如申請專利範圍第2項所述之裝置，其中該第三平均 摻雜物濃度從1x10、/立方公分到ΐχΐ〇1、/立方公分。 ❹ 6·如申請專利範圍帛！項所述之裝置，其中該第一導電 型態半導體材料是n型半導體材料，及其巾該第二導電型 態半導體材料是Ρ型半導體材料。 7·如申請專利範圍第7項所述之裝置，其中該半導體材 料是寬能隙半導體材料。 8·如申請專利範圍第i項所述之骏置，其中該半導體 料是SiC。 9. 如申請專利範圍第i項所述之裝置，其中該隆起區域 〇 之第一部分在平行隆起區域上表面之方向的平均寬度是0.3 微米到1 · 7微米。 10. 如申凊專利範圍第i項所述之裝置，其中該隆起區 域的第—部分在垂直隆起區域上表面之方向具有0.25微米 到1微米的厚度。 11. 如申請專利範圍帛丨項所述之裝置其中該第一平 均換雜物濃度從1副16個/立方公分到lxl0”個/立方公 分。 2·如申請專利範圍第1項所述之裝置，其中該第二平 24 200952175 均摻雜物濃度從3xl〇16個/立方公分到3χΐ〇17個/立方公 分。 13.如申請專利範圍第1項所述之裝置，其中該隆起區 域的第二部分在垂直隆起區域上表面之方向具有0.5微米 到3微米的厚度。 14·如申請專利範圍第1項所述之裝置，其中該隆起區 域的第一部分的摻雜物濃度是均勻的，及其中該隆起區域 的第二部分的摻雜物濃度在垂直隆起區域上表面之方向以 ®階梯關係變動。 15.如申請專利範圍第1項所述之裝置，其中該隆起區 域的第一部分的摻雜物濃度是均勻的，及其中該隆起區域 的第二部分的摻雜物濃度在垂直隆起區域上表面之方向以 線性關係變動。 16_如申請專利範圍第1項所述之裝置，其中該隆起區 域之第一部分與第二部分的摻雜物濃度在垂直隆起區域上 g 表面之方向以線性關係變動。 17. 如申請專利範圍第丨項所述之裝置，其中該裝置是 接面場效電晶體（JFET)、靜態感應電晶體（SIT)'接面場 效閘流電晶體或JFET電流限制器。 18. 如申請專利範圍第丨項所述之裝置，該裝置在施加 電場為2.4百萬伏特/公分或更少時表現出非貫穿特性。 19. 如申請專利範圍第！項所述之裝置，進—步包含： 在隆起區域之第一邊壁上與鄰接於第一邊壁之第一層 之上表面上的第二導電型態之半導體材料上的第一閘極接 25 200952175 觸； 在隆起區域之第二邊壁上與鄰接於第二邊壁之第—層 之上表面上的第二導電型態之半導體材料上的第二閘極接 觸； 在第二層上的源極接觸；及 在相對於第一層之基板層上的汲極接觸。 20·—種包含申請專利範圍第19項所述之半導體裝置 的電路。 21 ·如申請專利範圍第20項所述之電路，其中該第一與 ❹ 第二閘極接觸電氣耦合。 22. 如申請專利範圍第2〇項所述之電路，其中該第—與 第二閘極接觸沒有電氣耦合。 23. —種包含兩個如申請專利範圍第19項所述之半導 體裝置的電路，其中該一裝置的源極接觸電氣耦合至另一 裝置的閘極接觸。 24. 如申請專利範圍第2〇項所述之電路，其中該電路是 積體電路。 〇 25. —種製造半導體裝置的方法，包含： 選擇性姓穿第一導電型態半導體材料第三層，其中該 第二層是位在第一導電型態半導體材料第二層上，及其中 該第二層是位在第一導電型態半導體材料第一層上，及其 中該第一層是位在第一導電型態半導體材料基板層上，其 中選擇性蝕穿第三層包含選擇性蝕入下面的第二層以形成 第一導電型態半導體材料隆起區域，該第一導電型態半導 26 200952175 冑材料隆起區域具有包含半導體材料第三層的上表面與包 含半導體材料第二層的斜邊壁； 選擇性佈植摻雜物進入在隆起區域之邊壁上的半導體 材料第二層與鄰接於隆起區域之第一層的上表面上，以在 隆起區域的邊壁上與鄰接於隆起區域之第一層的上表面上 形成第二導電型態（不同於第一導電型態）半導體材料區域； ^其中該第二層包含鄰接於第三層具有第一平均摻雜物 ❹濃度的第-部分及在第一部分與第一層之間具有第二平均 推雜物濃度的第二部分，其中該第一平均換雜物濃度低於 第二平均摻雜物漢度，及其中該第二平均換雜物濃度高於 該第一層的平均摻雜物濃度。 26.如申請專利範圍第25項所述之方法其中在垂直隆 起區域上表面之2度内的方向佈植該摻雜物。 2 7 ·如申請專利範圍第2 5項所述之方法，其中該隆起區 域進一步包含介於第一層與第二層之第二部分之間具有第 〇三平均摻雜物濃度的第三部分，其中該第三平均摻雜物濃 度比第一層的平均摻雜物濃度高，及其中該第三平均摻雜 物濃度比第二平均摻雜物濃度低。 28.如申請專利範圍第25項所述之方法，進—步包含 蟲晶成長第一導電型態的半導體材料在第一層上以 成第二層；及 / 蟲晶成長第一導電型態的半導體材料在第二層上 成第三層； $ 其中磊晶成長第—導電型態的半導體材料在第一層上 27 200952175 包含以複數個氣體接觸該表面以反應形成第一導電型態的 半導體材料，其中該複數個氣體中一或多者的濃度在磊晶 成長期間變動，因此在第二層的摻雜物濃度是非均勻的。 、圖式· (如次頁） 28
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