TW200950060A - Semiconductor device - Google Patents
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Description
200950060 六、發明說明： 【發明所屬之技術領域】 本發明關於半導體裝置，其包含ESD保護電路用於防 止靜電放電（ESD : Electro Static Discharge)對半導體裝 置之破壞。 【先前技術】 〇 作爲1C信賴性保證應被考量之重要項目有靜電放電 (ESD: Electro Static Discharge)等雜訊引起之破壞。 ESD乃於各種狀況下會發生之事件，對於1C亦需要採取 對策使不致於引起彼等之破壞。 於1C等半導體元件中，ESD現象依據帶狀物體或放 電形態而被分類爲幾個模型，代表性之模型爲，帶電之人 體所儲存之靜電被放電至半導體元件的人體模型（HBM) ，於1C之製程中，處理半導體元件的金屬製之裝置等之 〇 高容量與持有低電阻的物體成爲靜電之產生來源而被推測 出的機械模型（MM)，以及半導體元件本身之帶電，放 電至其他而被推測出的帶電元件模型（CDM)。 欲保證1C等半導體元件之信賴性時，須依據彼等之 放電模型來模擬進行ESD,評估是否具有充分之抗性。 於1C,爲防止上述說明之ESD引起之破壞，被開發 出各種習知技術，於1C設置ESD保護電路。 習知E S D保護電路有如圖8所示構造（參照例如專利 文獻1)。於P型基板204上，使成爲M0S電晶體之汲極 200950060 的N +擴散層201至少於2個擴散區域被分割而形成於同 —型之N阱擴散層203內，於N阱擴散層203內被形成 不同型之至少1個以上之P +擴散層2〇2，P +擴散層202係 被連接於基板電位。於該方法，不僅藉由N阱擴散層203 與P型基板2 04之接合二極體、亦藉由N阱擴散層203與 形成於該N阱擴散層2 03內之P +擴散層202之間的二極 體，而可以不受限於ESD之施加模型，獲得對於ESD之 高的保護效果。 @ 專利文獻1 :特開平1 1 -68043號公報（圖1 ) 【發明內容】 (發明所欲解決之課題） 隨著半導體裝置之微細化技術之進展，晶片尺寸之縮 小被加速，內部電路被縮小。但是，在半導體裝置中就 ESD對策之高耐性之提供之點而言，來自市場之要求亦不 絕，必須保護半導體裝置免於ESD破壞，籠統地和內部電 G 路同樣縮小ESD保護電路之尺寸乃不可能之狀態。因此， 晶片面積中之ESD保護電路之佔比變大，即使藉由縮小晶 片尺欲降低製造成本時，亦會又受限於ESD保護電路尺寸 之問題發生。
另外，於習知ESD保護電路，於HBM、MM、CDM 等習知模型之試驗方法中或許具有充分之耐性，但是近年 來要求對於稱爲氣中放電試驗或接觸放電試驗的較習知模 型更嚴酷之模型，亦能具有充分之耐性，因此即使成爲習 -6- 200950060 知ESD保護電路亦變爲無法獲得充分之耐性（耐破壞性） 〇 結果，被迫於藉由增大ESD保護電路本身之尺寸來採 取對策，因而更微細化技術之晶片縮小產生之成本優勢被 抵消之傾向變爲顯著。 (用以解決課題的手段） 〇 爲解決上述問題，本發明採用以下手段。 (1)包含ESD保護電路的半導體裝置，其特徵爲： 第1導電型擴散層與上述第2導電型擴散層之接合所 構成的二極體型ESD保護電路，係被形成於晶片之外周區 域全體或外周區域之一部分，上述第1導電型擴散層或上 述第2導電型擴散層之任一，係使用晶片之基板電位固定 用而被形成的，和晶片外周區域之電源或接地呈電連接的 擴散層。 Ο (2)在上述第1導電型擴散層與上述第2導電型擴 散層之接合所構成的二極體型ESD保護電路中，上述第1 導電型擴散層與上述第2導電型擴散層之接合係於平面上 呈直線狀接合。 (3) 在上述第丨導電型擴散層與上述第2導電型擴 散層之接合所構成的二極體型ESD保護電路中，上述第1 導電型擴散層與上述第2導電型擴散層之接合係於平面上 呈矩形狀接合。 (4) 在上述第1導電型擴散層與上述第2導電型擴 200950060 散層之接合所構成的二極體型ESD保護電路中，上述第1 導電型擴散層與上述第2導電型擴散層之接合係於平面上 呈波形狀接合。 (5)在上述第1導電型擴散層與上述第2導電型擴 散層之接合所構成的二極體型ESD保護電路中，上述第1 導電型擴散層與上述第2導電型擴散層之接合係於平面上 呈楔狀接合。 ❹ 【實施方式】 (實施發明之最佳形態） 以下依據圖面詳細說明本發明之最佳實施形態。 圖1爲本發明之包含ESD保護電路的半導體裝置之晶 片全體之平面圖。晶片之構成，係如圖1所示，於晶片內 部304配置內部電路區域302及接合焊墊區域303，於晶 片外周部配置ESD保護電路301。 圖2爲區域A之擴大、詳細平面圖。圖1所示ESD保 0 護電路301，係由：基板電位固定用而設於晶片外周部的 P +擴散層202;爲調整二極體耐壓而設的耐壓調整用N型 擴散層205 ;及N +擴散層201構成。P +擴散層202及N + 擴散層201係分別形成接觸構件，P +擴散層202係被電連 接於接地（ground) , N +擴散層201係被電連接於電源或 其他之接合焊墊。P +擴散層202、耐壓調整用N型擴散層 205及N +擴散層，係於平面上呈直線狀接合而被形成。 圖3爲圖2所示B-B’一點虛線之斷面圖。於P型基 -8 - 200950060 板2 04上被形成ESD保護電路301之P +擴散層2 02、耐壓 調整用N型擴散層205及N +擴散層201。本實施形態般使 用P型基板時，基板電位固定用而設於晶片外周部的擴散 層，係P型，因此，於P +擴散層202接合耐壓調整用N 型擴散層205及N +擴散層201,形成PN接合，形成二極 體型ESD保護電路。二極體型ESD保護電路必須設爲， 在半導體裝置之動作電壓範圍內不動作，在內部電路被施 Q 力口 ESD引起之大負荷之前被設定成爲ON (導通）。因此 ，耐壓調整用N型擴散層205,除考量施加於半導體裝置 之最大電壓獲致/所保障之最大規格電壓及內部電路使用 之元件耐壓以外，須使二極體型ESD保護電路可以動作的 方式來調整濃度及圖3所示寬度m。如圖4所示，耐壓調 整用N型擴散層205被形成於元件分離401之下亦可。於 元件分離401之下形成耐壓調整用N型擴散層205時，寬 度1亦被調整。另外，耐壓調整用N型擴散層205未必爲 ❹ N型擴散層，亦可依據目標之耐壓而考慮無須形成擴散層 本身。
以下說明上述二極體型ESD保護電路之動作。當相對 於P +擴散層202而被電連接於電源或其他接合焊墊的N + 擴散層201，藉由ESD被施加正的雜訊時，二極體型ESD 保護電路之PN接合會被施加逆向偏壓，到達某一電壓時 PN接合會崩潰而引起降壓，開始流入電流。如此則，在 ESD雜訊之負荷被施加於內部電路之前可放出ESD雜訊。 反之，當相對於P +擴散層202而被電連接於電源或其他接 200950060 合焊墊的N +擴散層201，藉由ESD被施加負的雜訊時， 二極體型ESD保護電路之PN接合會被施加順向偏壓，成 爲流通電流之狀態，可以放出ESD雜訊。 以上係依據P +擴散層202進行說明，但是以N +擴散 層201爲基準，額於P +擴散層202被注入ESD雜訊時， 藉由施加於二極體型ESD保護電路內之PN接合的偏壓，
亦可以進行和上述同樣之動作，而發揮保護內部電路免於 ESD雜訊影響之功能。 H 本發明中，係於二極體型ESD保護電路之PN接合中 的一方擴散層，使用晶片之基板電位固定用而被設於晶片 外周區域的擴散層，另外，於晶片外周區域與內部電路之 間存在的空間，形成二極體型ESD保護電路，如此則，可 以在不增大晶片面積之情況下，增大二極體型ESD保護電 路之尺寸，可以提供能縮小晶片面積之同時，對於ESD破 壞亦具有充分之耐壓的半導體裝置。 另外，於上述說明中，如圖2所示，二極體型ESD保 〇 護電路之P型及N型擴散層之圖案，係被形成爲平面上之 直線狀，但是亦可如圖5所示矩形狀、如圖6所示楔狀、 或如圖7所示波形狀而形成P +擴散層202、耐壓調整用N 型擴散層205、N +擴散層201，如此則，可增加單位面積 相當之PN接合寬度，更能提高本發明之效果。 另外，如上述說明，雖以使用P型基板爲例，但是使 用N型基板時藉由替換擴散層之型或施加之電壓之極性即 可適用本發明。 -10- 200950060 另外，於圖1圖示在晶片外周區域全體形成二極體型 ESD保護電路之狀態，但是不一定形成於外周區域全體， 形成於外周區域之一部分亦可。另外，組合習知方法之 ESD保護電路來使用本發明之二極體型ESD保護電路，如 此則，更能提升對ESD破壞之耐性。 (發明效果） 0 本發明中，使第1導電型擴散層與上述第2導電型擴 散層之接合所構成的二極體型ESD保護電路，形成於較晶 片之內部電路或接合焊墊更外側的外周區域全體或外周區 域之一部分，在上述第1導電型擴散層或上述第2導電型 擴散層之任一，係使用晶片之基板電位固定用而被形成的 ，電連接於晶片外周區域之電源或接地的擴散層，如此則 ，可以在不增大晶片面積之情況下，增大ESD保護電路之 尺寸，可提升對半導體裝置之ESD破壞之耐性。 ❹ 【圖式簡單說明】 圖1爲本發明之半導體裝置之構造之實施形態之模式 圖。 圖2爲本發明之半導體裝置之構造之實施形態之模式 圖。 圖3爲本發明之半導體裝置之構造之實施形態之模式 圖。 圖4爲本發明之半導體裝置之構造之實施形態之模式 -11 - 200950060 圖。 圖5爲本發明之半導體裝置之構造之實施形態之模式 圖。 圖6爲本發明之半導體裝置之構造之實施形態之模式 圖。 圖7爲本發明之半導體裝置之構造之實施形態之模式 圖。 圖8爲習知實施形態之半導體裝置之構造之模式圖。 【主要元件符號說明】 1 0 1 :鬧極 102 :源極 103 :汲極 1〇4 : P +擴散層電極 2〇1 : N +擴散層 2〇2 : P +擴散層 2〇3 : N阱擴散層 204 : P型基板 2〇5 :耐壓調整用N型擴散層 301 : ESD保護電路區域 302 :內部電路區域 3〇3 :接合焊墊區域 304 :晶片內部 200950060 403 :接觸構件
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Claims (1)
- 200950060 七、申請專利範圍： 1. 一種半導體裝置，其特徵爲具有： 半導體晶片； 內部電路區域，被配置於上述半導體晶片之內側； 接合焊墊區域，和上述內部電路區域呈鄰接被配置； 及 二極體型ESD保護電路，係由：在成爲上述內部電路 區域及上述接合焊墊區域之外側的上述半導體晶片之外周 q 區域全體或外周區域之一部分被配置，用於固定上述半導 體晶片之基板電位的，第1導電型擴散層與被配置於上述 第1導電型擴散層內側的第2導電型擴散層之接合所構成 〇 2. 如申請專利範圍第1項之半導體裝置，其中 上述第1導電型擴散層與上述第2導電型擴散層之接 合，係於平面上呈直線狀接合。 3. 如申請專利範圍第1項之半導體裝置，其中 @ 上述第1導電型擴散層與上述第2導電型擴散層之接 合，係於平面上呈矩形狀接合。 4. 如申請專利範圍第1項之半導體裝置，其中 上述第1導電型擴散層與上述第2導電型擴散層之接 合，係於平面上呈波形狀接合。 5. 如申請專利範圍第1項之半導體裝置，其中 上述第1導電型擴散層與上述第2導電型擴散層之接 合，係於平面上呈楔狀接合。 -14- 200950060 6.如申請專利範圍第1項之半導體裝置，其中 上述第2導電型擴散層，係在和上述第1導電型擴散 層之接合部分具有第2導電型耐壓調整用擴散層。-15-
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