TW200945556A - Semiconductor device and method of manufacturing semiconductor device - Google Patents

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Ryuta Tsuchiya
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Description

200945556 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種包含形成於SOI(Silicon on Insulator， 絕緣層上覆矽）基板上之MOS電晶體之半導體裝置及其製 造方法。 【先前技術】 「MOS」用語以往被用於金屬/氧化物/半導體之積層構 造中，其係採用Metal-Oxide-Semiconductor之首字母字。 ® 然而，特別是於具有MOS構造之場效電晶體（以下，僅稱 為「MOS電晶體」）中，從近年來的積體化及製造過程之 改善等之觀點而言，閘極絕緣膜及閘極電極之材料得以改 善。 例如於MOS電晶體中，主要從形成自對準之源極·汲極 之觀點考慮，採用多晶矽而代替金屬來作為閘極電極之材 料。又，從改善電氣特性之觀點考慮，採用高介電常數之 材料來作為閘極絕緣膜之材料，但該材料未必限定於氧化 物。 因此，「MOS」用語未必僅限用於金屬/氧化物/半導體之 -積層構造而採用，本說明書中，亦未將上述限定作為前 提。即，鑒於技術常識，此處所謂「MOS」，不僅作為來 源於其詞源之略語，而且廣泛具有亦包括導電體/絕緣體/ 半導體之積層構造之意義。 已知SOI元件具有低電力消耗、高速動作以及無閂鎖等 之較多優異的特性。特別是於完全空乏型SOI元件（導通 136633.doc 200945556 時，通道下之SOI層（本體區域）為完全空乏化的MOS電晶 體等）中，可保持較低之SOI層之雜質濃度，故而具有亦可 減小65 nm代以後顯著化的因雜質波動而導致之臨限電壓 之不均之優點。如上所述之S OI元件例如揭示於專利文獻1 及非專利文獻1中。 另一方面，作為 CMOS(Complementary Metal Oxide Semiconductor，互補型金屬氧化物半導體）元件之高性能 化技術，有應變技術。該技術係謀求利用應變應力來提高 遷移率者，其結果可實現元件之高驅動能力化。應變施加 技術大致區分後，存在2種。其一種係利用SiN之襯墊膜之 應力者，其另一種係使源極·汲極區域成為凹槽而讓SiGe 等之與矽（Si)之晶格常數不同之材料進行選擇磊晶成長， 從而利用由晶格應變而產生的應變應力者。將該等應變技 術中之任一者加以利用，或者將兩者組合而利用。特別是 於65 nm代以後之CMOS元件中，難以僅利用元件微細化來 實現高驅動能力化，故而應變技術之使用變得重要。 圖38係表示習知的完全空乏型SOI元件的CMOS構成之 半導體裝置之構造之剖面圖。 如同圖所示，在由半導體基板1、埋入氧化膜4及元件間 分離絕緣膜2所構成之SOI構造中，利用貫通於SOI層3及埋 入氧化膜4且直到半導體基板1之一部分所形成之元件間分 離絕緣膜2、2來進行元件分離，以設置NMOS形成區域A1 及PMOS形成區域A2。於該等NMOS形成區域A1及PMOS形 成區域A2上，形成有NMOS電晶體Q30及PMOS電晶體 136633.doc 200945556 Q40。 首先’對NMOS電晶體Q30加以說明。於NMOS形成區域 A1之SOI層3上，選擇性地形成有源極.沒極區域55、55， 於N型源極.汲極區域55、55間的s〇I層3之上層部之通道區 ‘ 域54上’經由閘極氧化膜5 1而形成有閘極電極52。於閘極 . 電極52之側面形成有側壁53。又，源極.汲極區域55之上 層部成為石夕化錄區域57。並且，於通道區域54及源極·沒 ❹ 極區域55、55下之半導體基板！之上層部上，夾持埋入氧 化膜4而形成有p型臨限電壓控制擴散層58。如此，於 NMOS形成區域A1上，形成有以通道區域54、源極·汲極區 域55、閘極氧化膜51以及閘極電極52等為主要構成之 NMOS電晶體Q30。 其次，對PMOS電晶體Q40加以說明。於pm〇S形成區域 A2之SOI層3上’選擇性地形成有源極·沒極區域65、65， 於P型源極.汲極區域65、65間的SOI層3之上層部之通道區 〇 域64上，經由閘極氧化膜61而形成有閘極電極62。於閘極 電極62之侧面形成有側壁63。又，源極·汲極區域65之上 層部成為矽化鎳區域67。並且，於通道區域64及源極.汲 極區域65、65下之半導體基板1之上層部上，夾持埋入氧 -化膜4而形成有N型臨限電壓控制擴散層68。如此，於 PMOS形成區域A2上，形成有以通道區域64、源極·汲極區 域65、閘極氧化膜61以及閘極電極62等為主要構成之 PMOS電晶體Q40。 [專利文獻1]日本專利特開2005-25 1776號公報 136633.doc 200945556
[非專利文獻 l]R.Tsuchiya et al.，"Silicon on Thin BOX: A
New Paradigm of The CMOSFET for Low-Power and High-
Performance Application Featuring Wide-Range Back-Bias Control" IEDM Tech.，p.631(2004) 【發明内容】 [發明所欲解決之問題] 如圖38所示之半導體裝置中，為了以完全空乏型來使元 件動作，需要將SOI層3薄膜化。具體而言，必須將S01層3 薄膜化為大致閘極長度之1/3的程度。即，於65 nm世代以 後，必須將SOI層3薄膜化為20 nm以下。其結果’因SC)I層 3之膜厚較薄，故而難以將源極.汲極區域開四槽而使SiGe 專選擇蟲晶成長。 如上所述，完全空乏^soi元件之情形’雖臭有低電力 消耗、高速動作以及低臨限電壓偏差特性（臨限電壓之偏 差較小）等優異的特性，但存在有伴隨SOI層之薄膜化而非 常難以適用應變施加技術之問題點。 本發明係為了解決上述問題點而完成者，其目的在於獲 得一種對於在SOI構造中形成MOS電晶體之半導體裝置， 即便SOI層之膜厚薄膳化，仍可謀求提高河0^電晶體之驅 動能力的半導體裝置及其製造方法。 [解決問題之技術手段] 根據本發明之一實施形態，對於在SOI構造中所形成之 MOS電晶體，將埋入氧化膜去除而形成有對通道區域施加 使驅動能力提高之應變的源極·汲極區域。 136633.doc 200945556 [發明之效果] 根據該實施形態，藉由形成對通道區域施加使驅動能力 提高之應變之源極·汲極區域，從而可謀求由應變施加技 術之應用而產生的MOS電晶體之高驅動能力化。再者，將 埋入氧化膜去除而形成源極·汲極區域之部分，可進一步 提高驅動能力。其結果，即便SOI層之膜厚薄膜化，仍可 謀求MOS電晶體之驅動能力提高。 【實施方式】
<實施形態1> 圖1係表示本發明實施形態1之於SOI構造中所形成的 CMOS構成之半導體裝置構造之剖面圖。 如同圖所示，在由半導體基板1、埋入氧化膜4及元件間 分離絕緣膜2所構成之SOI構造中，利用貫通SOI層3及埋入 氧化膜4且直到半導體基板1之一部分所形成之元件間分離 絕緣膜2、2來進行元件分離，以設置相互獨立之NM0S形 成區域A1及PMOS形成區域A2。於該等NMOS形成區域A1 及PMOS形成區域A2上形成NM0S電晶體Q11及PMOS電晶 體 Q21。 首先，對NM0S電晶體Q11加以說明。於NM0S形成區域 A1之SOI層3上，選擇性地形成N型源極.汲極區域15、15。 源極·汲極區域15係貫通埋入氧化膜4且到達半導體基板1 之臨限電壓控制擴散層1 8。再者，在SOI層3内，於該源 極·汲極區域15、15中在通道方向上鄰接形成擴展區域 16、16 〇 136633.doc 200945556 於擴展區域16、16間的SOI層3之上層部之通道區域i4 上，經由閘極氧化膜11而形成全面矽化物化之閘極電極 12。於閘極電極12之側面形成側壁13。又，源極.j：及極區 域15之上層部成為矽化鎳區域17。 而且’於NMOS形成區域A1上’於埋入氧化膜4及源極. ✓及極區域15下之半導體基板1的上層部上，形成有p型臨限 電壓控制擴散層1 8。即’臨限電壓控制擴散層丨8係夾持埋 入氧化膜4而形成於包括與通道區域14及擴展區域16、16 相對向之區域之半導體基板丨的上層部。 如上所述，於NM0S形成區域A1上，形成有以通道區域 14、源極·汲極區域15、擴展區域16、閘極氧化膜丨丨以及 閘極電極12等為主要構成之NMOS電晶體Q11。 其次’對PMOS電晶體Q21加以說明。於PMOS形成區域 A2之SOI層3上，選擇性地形成有p型源極·没極區域25、 25。源極·没極區域25係貫通於埋入氧化膜4且到達半導體 基板1之臨限電壓控制擴散層28。進而，在SOI層3内，於 該源極·汲極區域25、25中以在通道方向上鄰接之方式而 形成有擴展區域26、26。 於擴展區域26、26間的SOI層3之上層部之通道區域24 上’經由閘極氧化膜21而形成有全表面被石夕化之閘極電極 22 °於閘極電極22之側面形成有側壁23。又，源極.沒極 區域25之上層部成為矽化鎳區域27。 並且，於PMOS形成區域A2上，於埋入氧化膜4及源極. 及極區域15下之半導體基板1的上層部上，形成有p型臨限 136633.doc •10· 200945556 電壓控制擴散層28。即’臨限電壓控制擴散層28係失持埋 入氧化膜4而形成於包括與通道區域24及擴展區域26、26 相對向之區域之半導體基板1的上層部。 如上所述’於PMOS形成區域A2上’形成有以通道區域 ， 24、源極.汲極區域25、擴展區域26、閘極氧化膜2丨以及 閘極電極22等為主要構成之pm〇S電晶體Q21。 圖2〜圖14係表示實施形態1之半導體裝置之製造方法的 φ 剖面圖。以下，參照該等圖式，對實施形態1之製造方法 進行說明。 首先，如圖2所示，準備由半導體基板1、埋入氧化膜4 以及以矽為構成材料之3〇1層3的積層構造所構成之8〇1基 板（SOI構造）。 其次，如圖3所示，於全表面上形成氧化矽膜（Si〇2)5之 後’進一步於氧化矽膜5上形成氮化矽膜（SiN)6。 其後，如圖4所示，將已圖案化之氮化矽膜6(未圖示）作 φ 為遮罩，將所需區域之埋入氧化膜4以及半導體基板丨之上 層部的一部分去除’從而選擇性地形成作為STI(Shall〇w
Trench Isolation，淺溝槽隔離）之元件間分離絕緣膜2、2。 • 其結果，於元件間分離絕緣膜2、2間，規定有經元件分離 之NMOS形成區域八1及1>1^(^形成區域人2。之後，去除已 圖案化之氮化石夕膜6。 然後’如圖5所示，於NMOS形成區域A1上，利用經由 氧化矽膜5、SOI層3以及埋入氧化膜4之離子佈植等，向埋 入氧化膜4下之半導體基板丨的上層部中導入p型雜質而形 136633.doc 200945556 成P型臨限電壓控制擴散層1 8。同樣地，於PMOS形成區域 A2上，利用經由氧化矽膜5、SOI層3以及埋入氧化膜4之 離子佈植等，向埋入氧化膜4下之半導體基板1的上層部中 導入N型雜質而形成N型臨限電壓控制擴散層28。 又，如圖6所示，在去除氧化矽膜5之後，於NMOS形成 區域A1中之SOI層3上，選擇性地形成由閘極氧化膜11、閘 極電極12以及閘極保護膜32之積層構造所構成的NMOS用 閘極構造。同樣地，於PMOS形成區域A2中之SOI層3上， 選擇性地形成由閘極氧化膜2 1、閘極電極22以及閘極保護 膜42之積層構造所構成的PMOS用閘極構造。再者，作為 閘極氧化膜11(12)材料，考慮有SiON或者High-K(高介電 常數）之氧化膜。 其後，如圖7所示，於NMOS用以及PMOS用閘極構造之 側面形成側間隔件33及43。之後，於NMOS形成區域A1 上，將NMOS用閘極電極以及側間隔件33作為遮罩，利用 離子佈植等，將N型雜質導入至SOI層3内而形成N型擴展 區域16。同樣地，於PMOS形成區域A2上，將PMOS用閘 極電極以及側間隔件43作為遮罩，利用離子佈植等，將P 型雜質導入至SOI層3内而形成P型擴展區域26。 進而，如圖8所示，於包括側間隔件33之NMOS用閘極構 造的側面，形成由氧化石夕膜13 a及氮化石夕膜1 3 b所構成之側 壁1 3，且於包括側間隔件43之PMOS用閘極構造的側面， 形成由氧化矽膜23 a及氮化矽膜23 b所構成之側壁23。 又，如圖9所示，在以氧化矽膜48而覆蓋PMOS形成區域 136633.doc •12· 200945556 A2、且使NMOS形成區域A1露出之狀態下，將雇〇8用閘 極構造、側間隔件33以及側壁13作為遮罩，利用蝕刻等將 SOI層3去除而使埋入氧化膜4之表面露出。進而，使用乾 式#刻或濕式姑刻，將埋入氧化膜4亦去除而使半導體基 ‘ 板K臨限電壓控制擴散層18)之表面露出。其結果，於 . NMOS形成區域八丨上，可獲得貫通於s〇I層3及埋入氧化膜 4之凹部34。 φ 其後，如圖10所示，在去除氧化矽膜48之後，將所露出 的半導體基板1之表面上之單晶矽作為籽晶，使晶格常數 J於石夕（开y成通道區域之材質）之材料、例如8丨匸進行選擇蠢 晶成長，藉此，於包括凹部34内之區域中形成Sic磊晶成 長區域35。SiC作為對擴展區域16、16間的8〇1層3之表面 之通道區域14施加使驅動能力提高之拉伸應變之第丨應變 施加材料而發揮功能。 然後，如圖11所示，在以氧化矽膜3 8而覆蓋NM〇s形成 〇 區域、且使形成區域A2露出之狀態下，將pM〇s 用閘極構造、側間隔件43以及側壁23作為遮罩，利用蝕刻 等將SOI層3去除而使埋入氧化膜4之表面露出。進而，使 用乾式姓刻或濕式敍刻，將埋入氧化膜4亦去除而使半導 體基板1(臨限電壓控制擴散層28)之表面露出。其結果，於 PMOS形成區域A2上，可獲得貫通於8〇1層3及埋入氧化膜 4之凹部44 ° 其後’如圖12所示，在去除氧化矽膜38之後，將所露出 之半導體基板1之表面上之單晶矽作為籽晶，使晶格常數 136633.doc •13· 200945556 大於矽（通道區域形成材料）之材料、例如SiGe進行選擇磊 晶成長，藉此，於包括凹部44内之區域中形成以以磊晶成 長區域45。SiGe作為對擴展區域26、26間的8〇][層3之表面 之通道區域24施加使驅動能力提高之壓縮應變之第1應變 施加材料而發揮功能。 其次，如圖13所示，向NMOS形成區域幻上之Sic磊晶 成長區域35中選擇性地導型雜質，從而形成N型源極 汲極區域15。同樣地，向PM0S形成區域八2上之Si(Je磊晶 成長區域45中選擇性地導入p型雜質，從而形成p型源極· 汲極區域25。其後，進行RTA(Rapid Thermal Annealing， 快速熱退火）等之退火處理。 然後，如圖14所示’在去除閘極保護膜32及42之後，於 NMOS形成區域A1上，將源極.汲極區域15之上層部及閘極 電極12矽化而形成矽化鎳區域1 7以及全表面被石夕化之閘極 電極12 °同樣地’於PMOS形成區域A2上，將源極.汲極區 域25之上層部及閘極電極22矽化而形成矽化鎳區域27以及 全表面被矽化之閘極電極22。 其結果’製造出圖1所示之實施形態1之半導體裝置。再 者，於圖1中’將圖14所示之側間隔件33、43、氧化石夕膜 13a、23a以及氮化碎膜13b、23b統一表示為側壁13。 再者，使閘極電極12及閘極電極22分別成為FUSI閘極 (FUSI : FUlly Sllicided gate ’全金屬石夕化閘極）構造，以 此可謀求由提高臨限電壓所產生之關態洩漏電流抑制效 果。 136633.doc • 14- 200945556 如上所述，實施形態1之半導體裝置係於nM〇Sb成區域 A1上，形成有相對於通道區域14而具有拉伸應變之源極. 汲極區域15，且於PMOS形成區域A2上，形成有相對於通 道區域14而具有壓縮應變之源極.汲極區域25。因此，可 . 對NMOS電晶體Q11施加拉伸應變，且可對pM〇s電晶體 Q21施加壓縮應變，由此而取得可謀求使NM〇s電晶體 及PMOS電晶體Q2 1均實現馬驅動能力化之效果。 φ 此日守，貝通於埋入氧化膜4而形成源極.汲極區域15及 25，故可獲得與801層3及埋入氧化膜4之膜厚所相應的形 成深度，從而與埋入氧化膜4之膜厚相應地，可謀求所施 加之應力（應變）之增大。其結果，即便將8〇1層3薄膜化， 利用自半導體基板1(臨限電壓控制擴散層18、28)之表面之 選擇磊晶成長，仍可形成包含可實現高驅動能力化之源 極·及極區域的MOS電晶體。 進而，實施形態1中，於閘極電極12(22)之下方，局部 〇 存在有埋入氧化膜4，成為完全空乏型SOI構造，且因臨限 電壓控制擴散層18(28)之存在而成為疑似雙閘極構造，因 此而取得短通道特性亦優異之效果。 再者，所s胃疑似雙閘極構造，係指除了閘極電極丨2(22) 之外’亦包括將臨限電壓控制擴散層18(28)及其上之埋入 氧化膜4作為疑似閘極電極、疑似閘極絕緣膜而發揮功能 之構造。 又’本實施形態中，利用圖13所示之源極.汲極區域形 成時所進行之擴散處理’將源極.汲極區域15(25)與半導體 136633.doc •15- 200945556 基板1之PN接合部設置於基板内。因此，即便磊晶成長區 域35(45)中暫時產生有積層缺陷，亦不會產生由於選擇磊 晶成長時之缺陷而導致的接合漏電。 如上所述，實施形態1之半導體裝置取得了可同時實現 元件微細化與高性能化之效果。 再者，上述的實施形態1之半導體裝置之製造方法中， 在使非摻雜之SiC磊晶成長區域35及SiGe磊晶成長區域45 進行選擇磊晶成長之後（參照圖9〜圖12)，利用離子佈植等 向上述區域35、45中導入雜質，由此形成源極·汲極區域 15及25(參照圖13)。 除上述方法以外，亦考慮有使用摻雜之SiC及摻雜之 SiGe之選擇磊晶成長，於磊晶成長時直接形成源極·汲極 區域15及25之態樣。 <實施形態2> 圖15係表示本發明實施形態2之於SOI構造中所形成的 CMOS構成之半導體裝置之構造之剖面圖。 如同圖所示，在由半導體基板1、埋入氧化膜4及元件間 分離絕緣膜2所構成之SOI構造中，利用貫通於SOI層3及埋 入氧化膜4且直到半導體基板1之一部分所形成之元件間分 離絕緣膜2、2來進行元件分離，以設置相互獨立之NMOS 形成區域A1及PMOS形成區域A2。於該等NMOS形成區域 A1及PMOS形成區域A2上，形成有NMOS電晶體Q12及 PMOS電晶體Q22。 首先，對NMOS電晶體Q12加以說明。於NMOS形成區域 136633.doc •16· 200945556 A1之SOI層3上，選擇性地形成有N型源極·汲極區域19、 19。源極·汲極區域19係貫通於埋入氧化膜4進而直到半導 體基板1之臨限電壓控制擴散層18之一部分而形成。而 且，在SOI層3内，於該源極·汲極區域19、19中以在通道 方向上鄰接之方式而形成有擴展區域16、16。 於擴展區域16、16間的SOI層3之上層部之P型通道區域 14上，經由閘極氧化膜11而形成有全表面被矽化之閘極電 極12。於閘極電極12之侧面形成有側壁13。又，源極.沒 極區域19之上層部成為矽化鎳區域17。 而且，於NM0S形成區域A1上，在位於埋入氧化膜4及 源極·汲極區域19、19下之半導體基板1的上層部上，形成 有P型臨限電壓控制擴散層18。即，臨限電壓控制擴散層 18係夾持埋入氧化膜4而形成於包括與通道區域丨4及擴展 區域16、16相對向之區域之半導體基板1的上層部。 如上所述，於NM0S形成區域A1上，形成有以通道區域 14、擴展區域16、源極·沒極區域19、閘極氧化膜11以及 閘極電極12等為主要構成之NM0S電晶體Q12。 其次’對PMOS電晶體Q22加以說明。於pm〇S形成區域 A2之SOI層3上’選擇性地形成有p型源極·沒極區域29、 29。源極·没極區域29係貫通於埋入氧化膜4進而直到半導 體基板1之臨限電壓控制擴散層28之一部分而形成。而 且，在SOI層3内’於該源極.彡及極區域29、29中以在通道 方向上鄰接之方式而形成有擴展區域26、26。 於擴展區域26、26間的SOI層3之上層部之通道區域24 136633.doc 17 200945556 上’經由閘極氧化膜2 1而形成有全表面被石夕化之閘極電極 22。於閘極電極22之側面形成有側壁23。又，源極.汲極 區域29之上層部成為矽化鎳區域27。 並且，於PMOS形成區域A2上，於埋入氧化膜4及源極. 汲極區域29、29下之半導體基板1的上層部上，形成有p型 臨限電壓控制擴散層28。即’臨限電壓控制擴散層28係夾 持埋入氧化膜4而形成於包括與通道區域24及擴展區域 26、26相對向之區域之半導體基板i的上層部。 如上所述，於PMOS形成區域A2上，形成有以通道區域 24、擴展區域26、源極.汲極區域29、閘極氧化膜21以及 閘極電極22等為主要構成之PMOS電晶體Q22。 圖16〜圖21係表示實施形態2之半導體裝置之製造方法的 剖面圖。以下，參照該等圖式來對實施形態2之製造方法 進行說明。 首先，在經過圖2〜圖8所示之與實施形態1相同之製造過 程之後’如圖16所示’在以氧化矽膜48而覆蓋PM〇s形成 區域A2、且使NMOS形成區域^露出之狀態下，將NMOS 用閘極構造（11、12、32)、側間隔件33以及側壁13作為遮 罩，利用蝕刻等將SOI層3去除而使埋入氧化膜4之表面露 出。進而’使用乾式融刻或濕式姓刻，將埋入氧化膜4亦 去除而使半導體基板1(臨限電壓控制擴散層18)之表面露 出。其後，進一步利用蝕刻等將所露出之半導體基板1之 上層部之一部分去除。 其結果’於NMOS形成區域Ai上，可獲得貫通於s〇i層3 136633.doc •18· 200945556 及埋入氧化膜4、進而直到半導體基板1之上層部之—部分 的凹部3 6。 其後，如圖17所示，將所露出的半導體基板表面上 之單晶矽作為籽晶，使晶格常數小於矽之材料、例如sic - 進行選擇磊晶成長，藉此，於包括凹部36内之區域中形成
SiC磊晶成長區域37。 然後，如圖18所示，在以氧化矽膜38而覆蓋NM〇s形成 _ 區域A1、且使PMOS形成區域A2露出之狀態下，將PM〇s 用閘極構造、侧間隔件43以及側壁23作為遮罩，利用蝕刻 等將SOI層3去除而使埋入氧化膜4之表面露出。進而，使 用乾式蝕刻或濕式蝕刻，將埋入氧化膜4亦去除而使半導 體基板1(臨限電壓控制擴散層28)之表面露出。其後，進一 步利用蝕刻等將所露出之半導體基板1之上層部之一部分 去除。 結果，於PMOS形成區域A2上，可獲得貫通於s〇I層3 ⑩ 乳化膜4、進而直到半導體基板1之上層部之一部分 的凹部46。 其後，如圖19所示，將所露出的半導體基板1之表面上 之單SB矽作為籽晶，使晶格常數大於石夕之材料、例如yGe 進行選擇蟲晶成長，藉此，於包括凹部46内之區域中形成 SiGe蠢晶成長區域47。 八、如圖20所示，向NMOS形成區域A1上之SiC磊晶 成長區域37中選擇性地導入N型雜質，從而形成N型源極. ，極區域19。同樣地，向PM〇S形成區域A2上之SiGe磊晶 136633.doc -19· 200945556 成長區域47中選擇性地導入p型雜質，從而形成p型源極 汲極區域29。其後，進行RTA等之退火處理。 然後’如圖21所示，在去除閘極保護膜32及42之後，於 NMO S形成區域A1上，將源極·汲極區域19之上層部及閘極 電極12矽化而形成矽化鎳區域17以及全表面被矽化之閘極 電極12。同樣地，於PMOS形成區域A2上，將源極·汲極區 域29之上層部及閘極電極22石夕化而形成石夕化錄區域27以及 全表面被石夕化之閘極電極22。其結果，製造出圖1 5所示之 實施形態2之半導體裝置。再者，於圖Η中，將圖21所示 之側間隔件33、43、氧化矽膜13a、23a以及氮化矽膜 13b、23b統一表示為側壁13及23。 如上所述，實施形態2之半導體裝置係於NMOS形成區域 A1上’形成有相對於通道區域14而具有拉伸應變之源極. >及極區域19 ’且於PMOS形成區域A2上，形成有相對於通 道區域24而具有壓縮應變之源極沒極區域29。因此，與 實施形態1相同’可對NMOS電晶體Q12施加拉伸應變，且 可對PMOS電晶體Q22施加壓縮應變，由此而取得可謀求 使NMOS電晶體Q12及PMOS電晶體Q22均實現高驅動能力 化之效果。 此時，貫通於埋入氡化膜4、進而直到半導體基板1之上 層部之一部分而形成源極·沒極區域19及29，故可獲得與 SOI層3、埋入氧化膜4之膜厚以及半導體基板1之上層部之 一部分之去除量（半導體去除量）所相應的形成深度，從而 與埋入氧化膜4之膜厚及上述半導體去除量相應地，可謀 136633.doc •20- 200945556 求所施加之應力（應變）之增大。其結果，即便將SOI層3薄 膜化，利用自半導體基板1 (臨限電壓控制擴散層1 8、28)之 表面之選擇磊晶成長，仍可形成包含可實現超出實施形態 1的高驅動能力化之源極.没極區域之MOS電晶體。 . 進而’實施形態2中’於閘極電極12(22)之下方，局部 存在有埋入氧化膜4’成為完全空乏型s〇i構造，且與實施 形態1同樣地因臨限電壓控制擴散層18(28)之存在而成為疑 ❹ 似雙閘極構造，因此而取得短通道特性亦優異之效果。 又，與實施形態1相同’實施形態2中亦不會產生由於 SiC磊晶成長區域37及SiGe磊晶成長區域47形成時之缺陷 而導致的接合漏電。 如上所述，實施形態2之半導體裝置取得了可同時實現 元件微細化與高性能化之效果。 再者，上述的實施形態2之半導體裝置之製造方法中， 在使非摻雜之sic磊晶成長區域37及SiGe磊晶成長區域47 ⑩ 進行選擇磊晶成長之後（參照圖16〜圖19)，利用離子佈植 等向上述區域37、47中導入雜質，由此形成源極.汲極區 域19以及29(參照圖20)。 除上述方法以外，亦考慮有使用摻雜之SiC及摻雜之
SiGe之選擇磊晶成長，於磊晶成長時直接形成源極汲極 區域19及29之態樣。 〈實施形態3> ， 圖2 2係表示本發明實施形態3之於S ΟI構造中所形成的 CMOS構成之半導體裝置之構造之剖面圖。 136633.doc •21 · 200945556 如同圖所示，在由半導體基板1、埋入氧化膜4及元件間 分離絕緣膜2所構成之SOI構造中，利用貫通於SOI層3及埋 入氧化膜4且直到半導體基板1之一部分所形成之元件間分 離絕緣膜2、2來進行元件分離，以設置相互獨立之NMOS 形成區域A1及PMOS形成區域A2。於該等NMOS形成區域 A1及PMOS形成區域A2上，形成有NMOS電晶體Q12及 PM0S電晶體Q41。 再者，關於NMOS電晶體Q12之構造，其與圖15所示之 實施形態1之NMOS電晶體Q12相同，故附以相同之符號而 適當省略說明。 對PMOS電晶體Q41加以說明。於PMOS形成區域A2之 SOI層3内，選擇性地形成有P型源極·汲極區域65、65，且 於源極·汲極區域65、65中，以在通道方向上鄰接之方式 形成有擴展區域66、66。 於擴展區域66、66間的SOI層3之上層部之通道區域24 上，經由閘極氧化膜2 1而形成有全表面被矽化之閘極電極 22。於閘極電極22之側面形成有側壁23。又，源極·汲極 區域65之上層部成為矽化鎳區域67。 並且，於通道區域64及源極·汲極區域65、65下之半導 體基板1之上層部上，形成有N型臨限電壓控制擴散層28。 如此，於PMOS形成區域A2上，形成有以通道區域64、源 極·汲極區域65、擴展區域66、閘極氧化膜21以及閘極電 極22等為主要構成之PMOS電晶體Q41。 圖23〜圖28係表示實施形態3之半導體裝置之製造方法的 136633.doc -22- 200945556 剖面圖。以下，參照該等圖式來對實施形態3之製造方法 進行說明" 首先，在經過圖2〜圖8所示之與實施形態j相同之製造過 程之後，如圖23所示，在以氧化矽膜48而覆蓋pM〇s形成 區域A2、且使NMOS形成區域八丨露出之狀態下，將NM〇s 用閘極構造、側間隔件33以及側壁13作為遮罩，利用蝕刻 等將SOI層3去除而使埋入氧化膜4之表面露出。進而，使 ❹ 用乾式蝕刻或濕式蝕刻，將埋入氧化膜4亦去除而使半導 體基板1(臨限電壓控制擴散層18)之表面露出。其後，進一 步利用蝕刻等將所露出之半導體基板丨之上層部之一部分 去除。 其結果，於NM0S形成區域^上，可獲得貫通於801層3 及埋入氧化膜4、進而直到半導體基板1之上層部之一部分 的凹部36。
其後’如圖24所示，將所露出之半導體基板1之表面上 〇 之單晶石夕作為籽晶，使晶格常數小於矽之材料、例如SiC 進行選擇磊晶成長，藉此，於包括凹部36内之區域中形成 SlC磊晶成長區域37。 然後’如圖25所示，以氧化矽膜38而覆蓋NMOS形成區 域A1 ’且使PM0S形成區域A2上之擴展區域26露出。 其後’如圖26所示，自所露出之擴展區域26進行選擇磊 曰曰曰成長’從而於擴展區域26上形成Si磊晶成長區域68。 其次’如圖27所示，向NM0S形成區域A1上之SiC蟲晶 成長區域37中選擇性地導入N型雜質，從而形成N型源極. 136633.doc -23· 200945556 汲極區域19。同樣地，向PMOS形成區域A2上之Si磊晶成 長區域69及擴展區域26之一部分中選擇性地導入P型雜 質，從而形成P型源極·汲極區域65。其後，進行RTA等之 退火處理。 然後，如圖28所示，去除閘極保護膜32及42之後，於 NMOS形成區域A1上，將源極·汲極區域19之上層部及閘極 電極12矽化而形成矽化鎳區域1 7以及全表面被矽化之閘極 電極12。同樣地，於PMOS形成區域A2上，將源極·汲極區 域65之上層部以及閘極電極22矽化而形成矽化鎳區域67以 及全表面被矽化之閘極電極22。其結果，製造出圖22所示 之實施形態3之半導體裝置。再者，於圖22中，將圖28所 示之側間隔件33、43、氧化矽膜13a、23a以及氮化矽膜 13b、23b統一表示為側壁13及23。 如上所述，實施形態3之半導體裝置係於NMOS形成區域 A1上形成有具有拉伸應變之源極·汲極區域19。因此，於 NMOS電晶體Q12中，與實施形態1及實施形態2同樣地可 施加拉伸應變，由此而取得可謀求NMOS電晶體Q12之高 驅動能力化之效果。 另一方面，PMOS電晶體Q4 1並未實施用以謀求高驅動 能力之應變施加處理，故相對於NMOS電晶體Q12之驅動 能力較差。因此，於以NMOS電晶體Q12及PMOS電晶體 Q41而構成CMOS反相之情形時，取得了可謀求高β比（β-ratio)之效果。 NMOS電晶體Q12係貫通於埋入氧化膜4、且直到半導體 136633.doc .24· 200945556 基板1之上層部之一部分而形成有源極·汲極區域丨9，故可 獲得與SOI層3、埋入氧化膜4的膜厚以及半導體基板丨之上 層部之一部分之去除量（半導體去除量）所相應的形成深 度，從而與埋入氧化膜4之膜厚及上述半導體去除量相應 地，可謀求所施加之應力（應變）之增大。其結果，即便將 SOI層3薄膜化，利用自半導體基板丨（臨限電壓控制擴散層 18)之表面之選擇蟲晶成長，仍可形成包含可實現超出實 施开> 態1的咼驅動能力化之源極·及極區域之Nm〇s電晶體 進而，實施形態3中，亦於閘極電極12(22)之下方，局 部存在有埋入氧化膜4’成為完全空乏型s〇i構造，且與實 細形態1及實施形態2同樣地成為疑似雙閘極構造，因此而 取得短通道特性亦優異之效果。 又’與實施形態1及實施形態2相同，實施形態3中亦不 會產生由於SiC磊晶成長區域37形成時之缺陷而導致的接 合漏電。 如上所述，實施形態3之半導體裝置係於nm〇S電晶體中 取得了可同時實現元件微細化與高性能化之效果。 圖29係表示包含一般性的SRAM(Static Random Access Memory，靜態隨機存取記憶體）記憶胞之sram電路部之 構成之電路圖。如同圖所示，利用CMOS構成之反相器G1 及G2之交又連接而構成sram記憶胞10。 反相器G1係藉由在電源線vdd、接地位準線Vss之間串 聯連接之PMOS電晶體Q51以及NMOS電晶體Q52所構成。 136633.doc -25- 200945556 共同連接於PMOS電晶體Q51之閘極電極以及NMOS電晶體 Q52之閘極電極的節點N1成為反相器G1之輸入部，作為 PMOS電晶體Q51之汲極與NMOS電晶體Q52之汲極之連接 節點的節點N2成為反相器G1之輸出部。而且，在PMOS電 晶體Q5 1之閘極電極與基板電位（後閘極電位）之間設置有 電容器C51，在NMOS電晶體Q52之閘極電極與基板電位之 間設置有電容器C52。 另一方面，反相器G2係藉由在電源線Vdd與接地位準線 Vss之間串聯連接之PMOS電晶體Q53以及NMOS電晶體Q54 所構成。共同連接於PMOS電晶體Q53之閘極電極以及 NMOS電晶體Q54之閘極電極的節點N3成為反相器G2之輸 入部，作為PMOS電晶體Q53之汲極與NMOS電晶體Q54之 没極之連接節點的節點N4成為反相器G2之輸出部。而 且，在PMOS電晶體Q53之閘極電極與基板電位之間設置 有電容器C53，在NMOS電晶體Q54之閘極電極與基板電位 之間設置有電容器C54。 PMOS電晶體Q51、Q53係作為供給電荷之負載電晶體而 發揮功能，以便保持SRAM記憶胞10之資料，NMOS電晶 體Q52、Q54係作為對記憶節點即節點N2、節點N4進行驅 動之驅動電晶體而發揮功能，以便保持SRAM記憶胞10之 資料。 將反相器G1之節點N2(輸出部）與反相器G2之節點N3(輸 入部）相連接，且將反相器G1之節點N1 (輸入部）與反相器 G2之節點N4(輸出部）相連接，藉此將反相器G1與反相器 136633.doc -26· 200945556 G2交叉連接。
在SRAM記憶胞10之節點N2與位元線BL1之間，插入有 NMOS電晶體Q55，且NMOS電晶體Q55之閘極電極連接於 字元線WL。又，在SRAM記憶胞10之節點N4與位元線BL2 之間，插入有NMOS電晶體Q56，且NMOS電晶體Q56之閘 極電極連接於字元線WL。又，在NMOS電晶體Q55之基板 電位與接地位準線Vss之間設置有電容器C55，且在NMOS 電晶體Q56之基板電位與接地位準線Vss之間設置有電容器 C56。 NMOS電晶體Q55、Q56係作為用以向SRAM記憶胞10中 進行存取之傳輸電晶體而發揮功能。再者，關於電源線 Vdd以及接地位準線Vss，例如將對電源線Vdd所賦予之電 壓設定為1.2 V，將對接地位準線Vss所賦予之電壓設定為 0 V。 利用實施形態3之半導體裝置之NMOS電晶體Q12及 PMOS電晶體Q41而構成圖29所示之SRAM電路部内的MOS 電晶體。即，利用與圖22所示之PMOS電晶體Q41等效之 構造之PMOS電晶體Q51、Q53、以及與圖22所示之NMOS 電晶體Q12等效之構造之NMOS電晶體Q52、Q54〜Q56而構 成包含SRAM記憶胞10的SRAM電路部。再者，電容器 C51、C53係藉由PMOS形成區域A2上之SOI層3、埋入氧化 膜4以及臨限電壓控制擴散層28所構成，C52、C54〜C56係 藉由NMOS形成區域A1上之SOI層3、埋入氧化膜4以及臨 限電壓控制擴散層1 8所構成。 136633.doc -27- 200945556 因此，MOS電晶體Q51〜Q56為完全空乏型SOI電晶體構 造，且呈現為疑似雙閘極構造，基板電位經由電容器 C51〜C56而受到控制。MOS電晶體Q51〜Q54係利用閘極電 極之電位來控制基板電位，藉此，與對塊狀CMOS電晶體 之基板電位進行控制之情況相同，可對臨限電壓Vth進行 控制。 如上所述，於CMOS構成之反相器G1及G2中，僅讓 NMOS電晶體高驅動能力化，由此使SRAM記憶胞10之 SNM(Static Noise Margin，靜態雜訊容限）特性提高，從而 取得可進行記憶胞之穩定動作之效果。 再者，實施形態3中，作為NMOS電晶體，使用有與實施 形態2相同之NMOS電晶體Q12，當然亦可為代替NMOS電 晶體Q12而使用實施形態1之NMOS電晶體Ql 1來施加應變 之構成。 又，當然亦考慮與實施形態3之導電形式相反而謀求僅 讓PMOS電晶體高驅動能力化之態樣。 <實施形態4> 圖30係表示本發明實施形態4之於SOI構造中所形成的 CMOS構成之半導體裝置之構造之剖面圖。 如同圖所示，在包含NMOS形成區域A1及PMOS形成區 域A2之全表面上，形成有氮化矽襯墊膜7。即，於NMOS 電晶體Q11之閘極電極12、側壁13(包括側間隔件33)及矽 化鎳區域1 7上、以及PMOS電晶體Q21之閘極電極22、側 壁23(包括側間隔件43)及矽化鎳區域27上，形成有氮化矽 136633.doc •28· 200945556 襯墊膜7。該氮化矽襯墊膜7係作為對nm〇S電晶體Qii及 PMOS電晶體Q21各自之通道區域施加拉伸應力之拉伸應 力施加膜而發揮功能。再者，關於NMOS電晶體Qi 1及 PMOS電晶體Q21之構造’其與圖1及圖14所示之實施形態 1之構造相同’故附以相同之符號而適當省略說明。 作為上述氮化矽襯墊膜7之製法，考慮有如下方法：利 用實施形態1之製造方法而完成NMOS電晶體Q11及pm〇S 電晶體Q21 (參照圖1、圖14)之後，於全表面上形成。 如上所述，藉由形成對通道區域14施加拉伸應力之览化 石夕襯塾膜7 ’從而取得了可更進一步提高nm〇 S電晶體Q11 之驅動能力之效果。 再者，實施形態4中，顯示有於實施形態1之半導體裝置 中形成氮化矽襯墊膜7之態樣，同樣地，亦考慮於實施形 態2或實施形感3之半導體裝置中形成氮化碎概塾膜7之態 樣。 於此情形時’在實施形態2之MOS電晶體Q12、Q22(參 照圖15、圖21)或者實施形態3之NMOS電晶體Q12、 Q41 (參照圖22、圖28)完成之後’形成氮化石夕襯塾膜7。 <實施形態5> 圖31係表示本發明實施形態5之於SOI構造中所形成的 CMOS構成之半導體裝置之構造之剖面圖。 如同圖所示，在包含NMOS形成區域A1及PMOS形成區 域A2之全表面上，形成有氮化矽襯墊膜8。即，於NMOS 電晶體Q11之閘極電極12、側壁13及矽化鎳區域17上、以 136633.doc -29- 200945556 及PMOS電晶體Q21之閘極電極22、侧壁23及矽化錄區域 27上’形成有氮化矽襯墊膜8。該氮化矽襯墊膜8係作為對 NMOS電明體Q11及PMOS電晶體Q21施加壓縮應力之壓縮 應力施加膜而發揮功能。再者，關於NMOS電晶體qii及 PMOS電晶體Q21之構造’其與圖1及圖14所示之實施形態 1的構造相同’故附以相同之符號而適當省略說明。 作為該氮化矽襯墊膜8之製法，考慮有如下方法：利用 實施形態1之製造方法而完成NMOS電晶體Q11及PMOS電 晶體Q21 (參照圖1、圖14)之後，於全表面上形成。 如上所述，藉由形成對通道區域24施加壓縮應力之氮化 矽襯墊膜8，從而取得可更進一步提高PMOS電晶體Q21之 驅動能力之效果。 再者’實施形態5中’顯示有於實施形態1之半導體裝置 中形成氮化矽襯墊膜8之態樣，同樣地，亦考慮於實施形 態2或實施形態3之半導體裝置中形成氮化石夕襯塾膜8之態 樣。 於此情形時，在實施形態2之MOS電晶體Q12、Q22(參 照圖15、圖21)或者實施形態3之NMOS電晶體Q12、 Q41(參照圖22、圖28)完成之後，形成氮化矽襯墊膜8。 <實施形態6> 圖32係表示本發明實施形態6之於SOI構造中所形成的 CMOS構成之半導體裝置之構造之剖面圖。 如同圖所示，於NMOS形成區域A1上形成有氮化矽襯墊 膜9p，於PMOS形成區域A2上形成有氮化矽襯墊膜9c。 136633.doc -30- 200945556 即，於NMOS電晶體Q11之閘極電極12、側壁13以及石夕化 鎳區域17上形成有氮化矽襯墊膜9p，於PMOS電晶體q21 之閘極電極22、側壁23以及矽化鎳區域27上形成有氮化石夕 襯墊膜9c。 • 該氮化矽襯墊膜9pi係作為對NMOS電晶體Ql 1之通道區 域14施加拉伸應力之拉伸應力施加膜而發揮功能，氮化石夕 襯墊膜9c係作為對PMOS電晶體Q21之通道區域24施加壓縮 應力之壓縮應力施加膜而發揮功能。再者，關於NMOS雷 晶體Ql 1及PMOS電晶體Q21之構造，其與圖1及圖所示 之實施形態1之構造相同，故附以相同之符號而適當省略 說明。 圖33〜圖3 6係表示實施形態6之半導體裝置之製造方法之 剖面圖。圖33〜圖36中，顯示有利用實施形態！之製造方法 (圖2~圖14)而完成NMOS電晶體Qli及pM〇s電晶體q21 (參 照圖1、圖14)之後的過程。 ❹ 首先，如圖33所示，將具有拉伸應力之氮化矽襯墊膜9p 堆積於全表面上。進而，於氮化矽襯墊膜9p上形成氧化矽 膜50。 •然後，如圖34所示，進行光阻劑塗佈、圖案化處理，僅 讓PMOS形成區域A2開口，利用蝕刻處理而選擇性地去除 PMOS形成區域A2上之氮化矽襯墊膜9p及氧化矽膜5〇。 其後，如圖35所示，將具有壓縮應力之氮化矽襯墊膜9c 堆積於全表面上。再者，應力方向不同之氮化矽襯墊膜9c 及氮化矽襯墊膜9p可藉由適當設定成膜條件來實現。 136633.doc -31 - 200945556 然後，如圖3 6所示，進行光阻劑塗佈、圖案化處理，僅 讓NMOS形成區域A1開口，利用蝕刻處理而選擇性地去除 NMOS形成區域A1上之氮化矽襯墊膜9p。此時，氧化矽膜 50作為蝕刻阻止層而發揮功能，故而氮化矽襯墊膜9p不會 被去除。 最後，將NMOS形成區域A1上之氧化矽膜50去除，從而 完成實施形態6之半導體裝置，即，選擇性地於NMOS形成 區域A1上形成氮化矽襯墊膜9p、於PMOS形成區域A2上形 成氮化矽襯墊膜9c。 如上所述，藉由形成對NMOS形成區域A1之通道區域14 施加拉伸應力之氮化矽襯墊膜9p，從而取得了可更進一步 提高NMOS電晶體Q11之驅動能力之效果。 除此之外，藉由形成對PMOS形成區域A2之通道區域24 施加壓縮應力之氮化矽襯墊膜9c，從而獲得了可更進一步 提高PMOS電晶體Q21之驅動能力之效果。 再者，實施形態6中，顯示有於實施形態1之半導體裝置 中形成氮化矽襯墊膜9p及9c之態樣，同樣地，亦考慮於實 施形態2或實施形態3之半導體裝置中形成氮化矽襯墊膜9p 及9 c之態樣。 此時，在實施形態2之MOS電晶體Q12、Q22(參照圖 15、圖21)或者實施形態3之NMOS電晶體Q12、Q41(參照 圖22、圖28)完成之後，於NMOS形成區域A1上形成氮化 矽襯墊膜9p，於PMOS形成區域A2上形成氮化矽襯墊膜 9c 〇 136633.doc -32· 200945556 <應用例> 圖3 7係示意性地表示本發明應用例之系統LSI之電路構 成的說明圖。如同圖所示，於系統LSI90中，混合設置有 邏輯電路部CL(PLL(Phase Lock Loop，鎖相迴路）電路、 CPU(Central Processing Unit，中央處理單元）、DSP(Digital Signal Processor，數位信號處理器）等）、高速記憶部 CM1、大容量記憶部CM2、電源斷路用開關部CS以及周邊 電路部CP。 於如此之系統LSI90中，特別考慮有如下之應用例：邏 輯電路部CL係由實施形態1或實施形態2之半導體裝置所構 成，高速記憶部CM1及大容量記憶部CM2内之SRAM記憶 胞係藉由實施形態3之半導體裝置所構成。如此構成之系 統LSI90取得如下效果：於邏輯電路部CL中可實現高驅動 能力化，高速記憶部CM1及大容量記憶部CM2之SRAM可 發揮良好之SNM特性。 φ 〈其他〉 再者，上述實施形態中，埋入氧化膜4之膜厚較好的是 形成為10〜15 nm左右之膜厚。 然而，對於將埋入氧化膜4之膜厚形成為更厚、且不具 - 有臨限電壓控制擴散層18(28)之一般性的SOI構造，亦可 使用本發明。即，於上述一般性的SOI構造中，利用如下 之變形構造亦可實現本發明：貫通於埋入氧化膜而形成 NM0S電晶體Q11及PMOS電晶體Q21，且將NMOS電晶體 Q12及PMOS電晶體Q22形成為埋入氧化膜及半導體基板之 136633.doc -33- 200945556 上層部之一部分。此時，與將埋入氧化膜之膜厚較厚地形 成相應地，可謀求由埋入氧化膜而引起之寄生電容之降 低。 又，當然·亦能代替實施形態1之半導體裝置之製造方法 中的圖9〜圖12(實施形態2之圖16〜圖19)所示之過程而採用 如下所示之變形方法來進行。該變形方法係指如下方法： . 同時形成NMOS形成區域八1及1>]^08形成區域八2兩者之凹 部34(36)、44(46)，並獨立地進行nm〇S形成區域幻上之
SiC磊晶成長區域35(37)之選擇磊晶成長處理、及pM〇se ⑩ 成區域A2上之SiGe磊晶成長區域45(47)之選擇磊晶成長處 理。 然而，於使用該變形方法時，必須將氧化矽膜等之保護 膜直接形成於凹部34及44中之一者内。因此，考慮到會使 需要形成於凹部上之保護膜之覆蓋精度會降低，且在去除 形成於上述凹部上之保護膜時會對下層部造成損害之負面 材料。 例如，在將SiC蟲晶成長區域35形成於凹部34内時，以 ® 氧化矽膜等之保護膜來覆蓋並保護pM〇s形成區域入2，此 時於凹部44内直接形成有該保護膜。因此，PMOS形成區 域A2之表面起伏變大’上述保護膜之覆蓋精度降低。除此 之外在去除上述保護膜時，會對正下方之臨限電壓控制 擴散層28造成損害。 因此，在考慮上述保護膜之覆蓋精度以及保護膜去除時 對下層部之損害等的負面材料時，如圖9〜圖12所示之過 136633.doc -34 - 200945556 程’較好的是讓凹部34及凹部44之形成過程獨立地進行。 【圖式簡單說明】 圖1係表示本發明實施形態i之於s〇i構造中所形成的 CMOS構成之半導體裝置之構造的剖面圖； . 圖2係表示實施形態1之半導體裝置之製造方法的剖面 圖； 圖3係表示實施形態1之半導體裝置之製造方法的剖面 圖； ❹ 圖4係表示實施形態1之半導體裝置之製造方法的剖面 圖； 圖5係表示實施形態1之半導體裝置之製造方法的剖面 圖； 圖6係表示實施形態1之半導體裝置之製造方法的剖面 圖； 圖7係表示實施形態1之半導體裝置之製造方法的剖面 ❹ ® ； 圖8係表示實施形態1之半導體裝置之製造方法的剖面 圖； • 圖9係表示實施形態1之半導體裝置之製造方法的剖面 • 圖； 圖10係表示實施形態1之半導體裝置之製造方法的剖面 圖； 圖11係表示實施形態1之半導體裝置之製造方法的剖面 圖； 136633.doc -35- 200945556 圖I2係表示實施形態1之半導體裝置之製造方法的剖面 圖， 圖13係表示實施形態1之半導體裝置之製造方法的剖面 圖； 圖14係表示實施形態1之半導體裝置之製造方法的剖面 圖， 圖15係表不本發明實施形態2之於s〇I構造中所形成的 CMOS構成之半導體裝置之構造的剖面圖； 圖16係表示實施形態2之半導體裝置之製造方法的剖面 圖， 圖1 7係表示實施形態2之半導體裝置之製造方法的剖面 园 · 圃， 圖18係表示實施形態2之半導體裝置之製造方法的剖面 圖； 圖19係表示實施形態2之半導體裝置之製造方法的剖面 圖； 圖20係表示實施形態2之半導體裝置之製造方法的剖面 1£1 · 圖， 圖21係表示實施形態2之半導體裝置之製造方法的剖面 rgi · 園， 圖22係表示本發明實施形態3之於8〇1構造中所形成的 CMOS構成之半導體裝置之構造的剖面圖； 圖23係表示實施形態3之半導體裝置之製造方法的剖面 圖， 136633.doc 200945556 圖24係表示實施形態3之半導體裝置之製造方法的剖面 園， 圖25係表示實施形態3之半導體裝置之製造方法的剖面 圖； . 圖26係表示實施形態3之半導體裝置之製造方法的剖面 TS) ♦ 園， 圖27係表示實施形態3之半導體裝置之製造方法的剖面 圖； 圖28係表示實施形態3之半導體裝置之製造方法的剖面 圖； 圖29係表示一般性的SRAM記憶胞之構成之電路圖； 圖30係表示本發明實施形態4之於s〇I構造中所形成的 CMOS構成之半導體裝置之構造的剖面圖； 圖3 1係表示本發明實施形態5之於s〇i構造中所形成的 CMOS構成之半導體裝置之構造的剖面圖； Q 圖32係表示本發明實施形態6之於SOI構造中所形成的 CMOS構成之半導體裝置之構造的剖面圖； 圖33係表示實施形態6之半導體裝置之製造方法的剖面 • SI · 園， 圖34係表示實施形態6之半導體裝置之製造方法的剖面 1^1 · 園， 圖35係表示實施形態6之半導體裝置之製造方法的剖面 圖； 圖36係表示實施形態6之半導體裝置之製造方法的剖面 136633.doc -37- 200945556 圖37係示意性地表示本發明應用例之系統LSI之電路構 成的說明圖；及 圖38係表示習知的完全空乏型s〇I元件的CMOS構成之 半導體裝置之構造之剖面圖。 【主要元件符號說明】 1 半導體基板 2 元件間分離絕緣膜 3 SOI層 4 埋入氧化膜 7 、 8 、 9c 、 9p 氮化矽襯墊膜 12 、 22 、 62 閘極電極 13、23 側壁 15 、 19 、 25 、 29 、 65 源極·汲極區域 17 、 27 、 67 矽化鎳區域 18、28 臨限電壓控制擴散層 34' 36' 44' 46 凹部 35、37 SiC磊晶成長區域 45 ' 47 SiGe蟲晶成長區域 68 Si磊晶成長區域 Qll、Q12 NMOS電晶體 Q21、Q22、Q41 PMOS電晶體 136633.doc •38-

Claims (1)

  1. 200945556 十、申請專利範圍： 1. 一種半導體裝置，其特徵在於：具有在包含半導體基 板、埋入絕緣膜及SOI層之SOI構造中之上述s〇i層形成 有主要部分之第1導電型的第lM〇s電晶體，上述第 1MOS電晶體具備：選擇性地形成於上述s〇I層之表面内 之第1通道區域、及夾持上述第1通道區域而形成之第ι 導電型的第1源極.汲極區域，上述第丨源極.汲極區域係 由對上述第1通道區域施加使驅動能力提高之應變之第^ 應變施加材料所形成，進一步具備：形成於上述第1通 道區域上之第1閘極氧化膜、及形成於上述第i閘極氧化 膜上之第1閘極電極，上述第1源極·汲極區域係貫通上述 埋入絕緣琪而形成。 2. 如請求項1之半導體裝置，其中 上述第1源極.汲極區域進而形成至上述半導體基板之 上層部為止。 3. 如請求項ι或2之半導體裝置，其中 上述第1MOS電晶體係於上述半導體基板之上層部 中’至少在與上述第丨通道區域相對應之區域上包含第2 導電型的第1擴散區域。 4·如請求項1至3中任一項之半導體裝置，其中 於上述第1MOS電晶體上，進一步具備對上述第丨通道 區域施加使驅動能力提高之應變之應力施加膜。 5·如吻求項1之半導體裝置，其中進一步具備在上述SOI層 形成有主要部分之第2導電型的第2MOS電晶體，上述 136633.doc 200945556 SOI構造包含相互獨立設置之第1及第2N1〇s形成區域， 上述第1及第2MOS電晶體形成於上述第1及第2MOS形成 區域中，上述第2M0S電晶體具備：選擇性地形成於上 述SOI層之表面内之第2通道區域、及夾持上述第2通道 區域而形成之第2導電型的第2源極.汲極區域，上述第2 源極·没極區域係由對上述第2通道區域施加使驅動能力 k尚之應變之第2應變施加材料所形成，進一步具備： 形成於上述第2通道區域上之第2閘極氧化膜、及形成於 上述第2閘極氧化膜上之第2閘極電極’上述第2源極·汲 極區域係貫通上述埋入絕緣膜而形成。 6. 如請求項2之半導體裝置，其中進一步具備於上述s〇I層 形成有主要部分之第2導電型的第2M0S電晶體，上述 SOI構造包含相互獨立設置之第1及第2M〇s形成區域， 上述第1及弟2MOS電晶體形成於上述第1及第2m〇s形成 區域中，上述第2MOS電晶體具備：選擇性地形成於上 述SOI層之表面内之第2通道區域、及夾持上述第2通道 區域而形成之第2導電型的第2源極.汲極區域，上述第2 源極.汲極區域係由對上述第2通道區域施加使驅動能力 提高之應變之第2應變施加材料所形成，進一步具備： 形成於上述第2通道區域上之第2閘極氧化膜、及形成於 上述第2閘極氧化膜上之第2閘極電極，上述第2源極汲 極區域係貫通上述埋入絕緣膜，並進而形成至上述半導 體基板之上層部為止。 7. 如請求項1或2之半導體裝置，其中進一步具備形成於上 136633.doc 200945556 述SOI層之第2導電型的第2M〇s電晶體，上述s⑴構造包 含相互獨立設置之第丨及第2M〇s形成區域上述第丨及 第2MOS電晶體形成於上述第1及第2肘〇8形成區域中， 上述第2MOS電晶體具備：選擇性地形成於上述s〇i層之 表面内之第2通道區域、夾持上述第2通道區域而形成於 上it SOI層内之第2導電型的第2源極.沒極區域、形成於 上述第2通道區域上之第2閘極氧化膜、及形成於上述第 2閘極氧化膜上之第2閘極電極。 8. 如請求項5至7中任一項之半導體裝置，其中 上述第2M0S電晶體係於上述半導體基板之上層部 中’至少在與上述第2通道區域相對應之區域上包含第2 導電型的第2擴散區域。 9. 如請求項5至8中任一項之半導體裝置，其中進一步具 備： 形成於上述第1及上述第2M0S電晶體上，且對上述第 Q 1通道區域施加使驅動能力提高之應變之應力施加膜。 1〇_如請求項5至8中任一項之半導體裝置，其中進一步具 備： •形成於上述第1MOS電晶體上，且對上述第1通道區域 施加使驅動能力提高之應變之第1應力施加膜；及形成 於上述第2M0S電晶體上，且對上述第2通道區域施加使 駆動能力提高之應變之第2應力施加膜。 11. 一種半導體裝置之製造方法，該半導體裝置具有在包含 半導體基板、埋入絕緣膜及SOI層之SOI構造中之上述 136633.doc 200945556 SOI層形成有主要部分之第！導電型的第imos電晶體， 該製造方法包括如下步驟··準備包含第1MOS；形成區 域之上述SOI構造；及（b)於上述第1m〇Sb成區域中上述 SOI層的表面上，選擇性地形成第i閘極氧化膜及上述第 1閘極氧化膜上之第1閘極電極；將上述第丨閘極電極下 之上述SOI層之上層部規定為第！通道區域，進一步包括 如下步驟.（c)於上述第1閘極電極之侧面形成第丨侧壁； (d)於上述第1MOS形成區域中，以第〗閘極電極及上述第 1側壁作為遮罩，貫通上述SOI層及上述埋入絕緣膜而形 成第1凹部；（e)自上述第丨凹部下之上述半導體基板之表 面利用磊晶成長，將包含對上述第〗通道區域施加使驅 動能力提高之應變之第丨應變施加材料的第丨磊晶成長區 域形成於上述第！凹部内；及⑴於上述第丨磊晶成長區域 導入第1導電型之雜質而形成第丨導電型之第丨源極汲極 區域。 12. 13. 如請求項11之半導體裝置之製造方法，其中 利用上述步驟（d)所形成之第1凹部進一步包含上述半 導體基板之上層部。 如請求項11或12之半導體裝置之製造方法，其中進一步 包括： 步驟（g)，其係於上述步驟（a)之後、上述步驟（b)之前 執行’在上述第_8形成區域中，於失持上述埋入絕 緣膜而至少與上述第i通道區域相對之上述半導體基板 的上層部中導人第2導電型之雜質，形成第2導電型之第 136633.doc 200945556 1擴散區域。 14.如4求項丨丨至13中任一項之半導體裝置之製造方法其 中進一步包括： '、 步驟（h)，其係於上述步驟⑴之後執行，在上述第 1MOS形成區域中之上述第1]^〇3電晶體上，形成對上述 第1通道區域施加使驅動能力提高之應變之應力施加 膜。 15·如請求項11之半導體裝置之製造方法，其中 上述半導體裝置進一步包含於上述SOI層形成有主要 部分之第2導電型的第2M〇s電晶體，上述s〇I構造進一 步包含與上述第1MOS形成區域獨立而形成上述第2M〇s 電晶體用之第2MOS形成區域；上述步驟（b)進一步包括 於上述第2MOS形成區域中之上述s〇I層之表面上選擇性 地形成第2閘極氧化膜及上述第2閘極氧化膜上之第2閘 極電極的步驟’並將上述第2閘極電極下之上述s〇i層之 上層部規定為第2通道區域；上述步驟（c)進一步包括於 上述第2閘極電極之側面形成第2側壁之步驟；上述半導 體裝置之製造方法進一步包括如下步驟：⑴於上述第 2M0S形成區域中’以第2閘極電極以及上述第2側壁作 為遮罩’貫通上述SOI層及上述埋入絕緣膜而形成第2凹 部；及⑴自上述第2凹部下之上述半導體基板之上層部 利用磊晶成長’將包含對上述第2通道區域施加使驅動 能力提咼之應變之第2應變施加材料的第2蟲晶成長區域 形成於上述第2凹部内；上述步驟（f)於上述步驟⑴之後 136633.doc 200945556 執行，且進一步包括如下步驟：於上述第2磊晶成長區 域導入第2導電型之雜質，形成第2導電型的第2源極·汲 極區域。 16·如請求項12之半導體裝置之製造方法，其中 上述半導體裝置進一步包含於上述So!層形成有主要 部分之第2導電型的第2M0S電晶體，上述§〇ι構造進一 步包含與上述第1MOS形成區域獨立而形成上述第2MOS 電晶體用之第2M0S形成區域；上述步驟（b)進一步包括 於上述第2MOS形成區域中之上述s〇i層之表面上選擇性 地形成第2閘極氧化膜及上述第2閘極氧化膜上之第2閘 極電極的步驟’並將上述第2閘極電極下之上述soi層之 上層部規定為第2通道區域；上述步驟（c)進一步包括於 上述第2閘極電極之側面形成第2側壁之步驟；上述半導 體裝置之製造方法進一步包括如下步驟：⑴於上述第 2M0S形成區域中，以第2閘極電極以及上述第2側壁作 為遮罩’貫通上述SOI層及上述埋入絕緣膜，進而形成 第2凹部至上述半導體基板之上層部為止；及⑴自上述 第2凹部下之上述半導體基板之上層部利用磊晶成長， 將包含對上述第2通道區域施加使驅動能力提高之應變 之第2應變施加材料的第2磊晶成長區域形成於上述第2 凹部内；上述步驟（f)於上述步驟⑴之後執行，且進—步 包括如下步驟：於上述第2磊晶成長區域導入第2導電型 之雜質’形成第2導電型之第2源極·汲極區域。 17.如請求項11或12之半導體裝置之製造方法，其中 136633.doc 200945556 上述半導體裝置進一步包含第2導電型的第2M〇s電晶 體，上述SOI構造進一步包含與上述第1M〇s形成區域獨 立之上述第2M0S電晶體形成用的第2M〇s形成區域；上 述步驟（b)進一步包括於上述f2M〇s形成區域中之上述 - s〇i層之表面上選擇性地形成第2閘極氧化膜及上述第2 • 閘極氧化膜上之第2閘極電極的步驟，並將上述第2閘極 電極下之上述SOI層之上層部規定為第2通道區域；上述 φ 步驟（c)進一步包括於上述第2閘極電極之侧面形成第2側 壁之步驟，上述步驟（f)進一步包括如下步驟··以上述第 2閘極電極以及上述側壁作為遮罩，於上述s〇i層導入第 2導電型之雜質而形成第2源極·汲極區域。 18. 如請求項15至17中任一項之半導體裝置之製造方法，其 中進一步包括： 步驟（k) ’其係於上述步驟（a)之後、上述步驟（b)之前 執行，在上述第2M0S形成區域中，於夹持上述埋入絕 e 緣膜而至少與上述第2通道區域相對之上述半導體基板 的上層部中導入第丨導電型之雜質，形成第丨導電型之第 2擴散區域。 19. 如請求項15至18中任一項之半導體裝置之製造方法，其 中進一步包括： 步驟（1)，其係於上述步驟⑴之後執行，在上述第丄及 第2MOS形成區域中之上述第丨及第21^〇8電晶體上，形 成對上述第1通道區域施加使驅動能力提高之應變之應 力施加膜。 136633.doc 200945556 20.如請求項15至18中任一項之半導體裝置之製造方法，其 中進一步包括： 步驟（1-1)，其係於上述步驟（f)之後執行，在上述第 1MOS形成區域中之上述第1MOS電晶體上，形成對上述 第1通道區域施加使驅動能力提高之應變之第1應力施加 膜；及 步驟（1-2)，其係於上述步驟（f)之後執行，在上述第 2MOS形成區域中之上述第2MOS電晶體上，形成對上述 第2通道區域施加使驅動能力提高之應變之第2應力施加 膜。 136633.doc
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