TW200934722A - Composite comprising at least two semiconductor substrates and production method - Google Patents

Description

200934722 九、發明說明： 【發明所屬之技術領域】 本發明關於申請專利範圍第1項引文的一種由至少二 種半導體基材構成的複合物以及申請專利範圍第9項之引 文的製造由至少二種半導體基材構成的複合物的方法。 【先前技術】 在美專利US 2006/0208326 A1提到一種由具有至少一 MEMS構件的一第一半導體基材及一具有CMOS構件的第 〇 —半導體基材構成的複合物。在此，在一個設在第一半導 體基材上的鍺層和一個對應的設在第二半導體基材上的鋁 層之間有一種共晶式接合’利用鍺層與鋁層之間的共晶式 接合，可造成複合物的高結合強度。但這種習知複合物的 缺點為：該MEMS半導體基材上的鍺層在該複合物製造時 須費大成本作保護，因為鍺層係在需要的「壕溝」（Trench) 程序前施加，在此程序時鍺和半導體基材的材料會受相同 程序姓刻。 ® 【發明内容】 本發明的目的在於提供一種由至少二種半導體基材構 成的複合物，它就可簡單地製造這方面而言係最佳化者， 該二半導體基材至少有一個帶有一 MEMS構件。此外一目 的在提供這種複合物之對應地最佳化的（亦即簡單的）製造 方法。 這些目的達成之道，依本發明，在複合物方面係利用 申請專利範圍帛i項的特點，在方法方面係利用申請專利 200934722 範圍第9項的特點達成。 ^由 现本發明較佳的進一步特駄目私由 請專利範圍附屬項。在 ’特點見於申 所不之特點的所有任何 次圖式中 免重福，#罟古品 。都在本發明的範疇中。為了避 2重複纟置方面所述特點也通用於方法方 法方面的特點也適用於裝置方面。 羡，，屯方 本發明的基本構想在於：將^ 在至少有一则MS構件 ㈣a在或施 人μ 弟丰導體基材上，而該至少一 含鍺的層設在或施在第二 ^ 中，「MEMS構件丨的音益此 你不發月的意義 構件。MEMS構件特別是指 械系統的 種機械構件’例如一錄咸·，目,丨 器或-感測器部分或一動作 ，感測 此構想設計的複合物在製造技街方刀。依本發明 有明顯的優點。因此，該第—半導體基材上的至少一2 紹的層在製造半導體基材（特別是至少一 ME_構件）的二 溝或犧牲層程序時不會受俨 ^ 、 卜！又彳又蝕。因此可省却該至少一 層的繁複的保護作業，哕恳*、^ 〇 、 層在以後的接合步驟用於以丑曰 方式接到該至少-個含錯的層。在一較佳實施例中，= 導體基材上的數個互相間隔的地區中各至少施一含 含錯層。 、藉著在該至少一個含錯的層與該至少-個含銘層之間 形成-種靜態共晶式接合，可將MEMS構件作密封 囊。 該複合物的一特佳實施例中，第二半導體基材至少有 -ASIC構件1ASIC構件為一種因用途而異之積體電路 6 200934722 的構件’亦稱顧客晶片（Custom-Chip)。在此，「ASIC構件」 词，在本發明進一步特點的範疇中，係指一種電子電路 的構件或該電子電路。舉例而言，該ASIC構件係一種CMOS 構件’亦即一種互補型的金屬氧化物半導體。在含有至少 ASIC構件的第二半導體基材上設該至少一含鍺的層是很 有利的。因為在製造第二半導體基材時最後的方法步驟可 將鍺沈積，如此該至少一含鍺的層的鈍化（passiverung)作業 可省却。共晶結合過程使得ASIC與MEMS之間造成機械性 ® 穩定而導電的密封式接合。 為了在共晶結合程序時造成該至少一含銘的層及至少 3鍺的層最佳的結合，故在一種很有利的實施例中將該 含鋁的層及/或含鍺的層特別是在共晶式結合之前作構造 化，且宜作微構造化。在此可考慮將已施覆的層構造化及/ 或將至少一層呈已構造化的形式施覆。 在本發明的進一步特點中，宜將該含鋁的層由鋁及/或

AlSiCii及/或AlSi及/或AlCu形成。 ❹ 二了在該含鋁的層與含鍺的層之間造成夠穩定的接 合，如果該含鋁的層及/或該含鍺的層厚度至少約5〇奈米， 則甚有利，但特別選用一種實施例，其中該含鋁的層（3)及/ 或3鍺的層（6)特別是在共晶式接合之前其厚度在約5〇奈 米約5000奈米的範圍，且宜在約1〇〇奈米〜約2〇〇〇奈 米的範圍。特別是該至少一層的厚度約15〇〇奈米。 —種特別有利的實施例中，將複合物之用共晶方式互 相接η的層且並非只有固定功能。而係宜將該用共晶方式 7 200934722 接合的含鋁或含鍺的層設計成該二半導體基層之間的接觸 件’在此可經由該所形成的接觸墊片將導電路或電構件互 相連接成導電方式。 在一特別有利的實施例中，該MEMS構件及/或該至少 一 ASIC構件（如果存在的話）利用該至少一含鋁的層及至少 —含錯的層的共晶式接合部封囊成密封方式。舉例而言， 這點可利用下述方式達成：將這些層設計成一結合框形 式，該結合框將該至少一 MEMS構件及/或至少一 ASIC構 件的整個周圍包圍住。 一種較佳實施例中，該至少一含鍺層遠比該至少一含 鋁層薄，特別是至少薄了 1〇倍，在這種實施例，含鋁層只 有一部分用於形成共晶物。這點有-重大優點，即： 其餘的I呂當作該二個要接合的半導體基材（晶圓）之間的間

隔保持器之用。這點特別有利於可動性的mems慣性感測 器’俾防止該❹HI構造會碰到所結合的半導體基材上。 特別是在-實施例中，含銘層厚度做成約2微米〜約㈣ 米之間。該含鍺的層的厚度宜只為約1〇〇〜約7〇〇夺米。如 此宜造成—共晶區域（共晶層），其厚度約⑽米。 本發明還關於一箱匍$ ^ 运㈣種“一種複合物⑴的方法，該複合 物由一具有至少一 MEMS構件& # I# ,偁件的第一半導體基材及一第二 +導體基材的方法，其中一含 ^ * X, 鋁的層及一含鍺的層藉著將 該一+導體基材組合及將該二 „ ‘、、、且且施廢迫麼力而造 成该二層之間的共晶式接合， 你此方法中，利用溫度效應， 皿度且在共晶物的液相點 且可藉附加的壓力作用 8 200934722 在含銘層及含錯層間在該半導體基材組合後且宜在預先對 準之後造成共晶式接合，依本發明的#法的要點在：將至 少一含鋁的層施到第一半導體基材上，並將至少一 層施到第二半導體基材上。 ’ 該方法的一種特別有利的實施例中，在製造至少具一 ASIC構件的半導體基材時’最後的方法步驟係將含鍺的層 施覆。如此’在製造該半導體基材或ASIC#件時可防止該 鍺鈍化。 在本發明另一特點中，該含鋁層及/或含鍺層宜利用一 道沈積程序施覆上去，且宜利用濺鍍或CVD鍍覆，且宜用 ΡΕ-CVD鍍覆施到相關的半導體基材上。 為了製造牢固的共晶式接合，宜將該含鋁層及/或含鍺 層呈構造化形式施到相關的半導體基材上及/或在施覆後再 構造化，特別是微構造化。 本發明其他優點、特點及細節見於以下較佳實施例及 圖式的說明。 【實施方式】 圖1中顯示一第一半導體基材（1)(MEMS晶圓），將 構件（此處為感測器構造）利用犠牲層（〇pferschicht) 蝕刻施到此第一半導體基材（1)上，此外在數個區域中將一 含鋁層（3)析出到第一半導體基材（1)上以造成下文要說明的 共晶式接合。此用圖號3a表示的含鋁層係一種圍住該 MEMS構件（2)的結合框（導線架）(Bondrahmen，英：frame)。用 圖號3b表不的含鋁層係一種接點墊片。它用於以導電方式 9 200934722 接到圖2所示的第二半導體基材（4)，第二半導體基材 (4)(AS 1C晶圓）的在圖面下方的那一側上有ASIC構件（5)(處 理機）’而在數個區域中有含鍺層（6)。在此含鍺層（6a)設計 成圓住周圍的結合框形式，其尺寸和第一半導體基材（丨）上 的結合框相當。含鍺層（6b)設計成接點墊片形式，且和該第 一半導體基材上的接點墊片（3 b)相當。 在相對作對準（Alignment)後將該半導體基材組 合，如圖3所示，其中在組合後將層（3)(6)加熱，例如在一 © 軟銲爐中達成。如有必要，該半導體基材（1)(4)在此另外施 以壓力（壓迫壓力）。在此，在含鋁層（3)和含鍺層（6)之間各 形成一共晶物層（7)。它用於使二半導體基材（1)(4)牢固接 合，並將MEMS構件（2)作密封式封囊。除了該由接點墊片 (3b)(6b)形成的接觸件（8)外，在半導體基材（1)(4)之間也可 設至少一導電接觸件，設在結合框（3&)内。同樣地也可在結 合框外設另外的導電接點。此外可考慮在第一半導體基材（1) 之中或之上及或在第二半導體基材（4)之上設貫穿接點，以 供MEMS構件（2)或ASIC構件（5)之用。 在圖示之實施例中，含鋁層（3)的厚度約15微米。同 樣地，含鍺層的厚度各約15微米。也可將層厚度做成更 小。如不採用將含鋁層（3)及/或含鍺層（6)印上去的方式（或 除了此方式外同時另外）也可利用濺鍍或cvD鍍覆作析出。 【圖式簡單說明】 圖1係一具有MEMS構件（感測器構造）的第一半導體 基材的剖面圖，它係在與第二半導體基材接合前的狀態； 200934722 圖2係該第二半導體基絲 守丞何的剖面圖，具有ASIC構件， 它係在與圖1所示第一半導體基材接合前的狀態； 圖3係由圖1及圖2所示半導體基材構成之複合物的 剖面圖。 【主要元件符號說明】 (1) 第一半導體基材 (2) MEMS構件 (3) 含鋁層 (3 a) 含鋁層（結合框） (3b) 含鋁層（接點墊片） (4) 第二半導體基材 (5) ASIC構件 (6) 含鍺層 (6a) 含錄層（結合框） (6b) 含鍺層（接點墊片） ⑺ 共晶物層 (8) 接觸件 ❺ 11

Claims (1)

1. 200934722 十、申請專利範国： 1· 一種由一第一半導體基材（1)及至少—第二半導體基 材（4)構成的複合物’第—半導體基材⑴至少有-MEMS二 件（2)其中至少—含鍺的層（6)以共晶方式與至少一含鋁的 層（3)接合，其特徵在： 該含㈣層（3)設在第-半導體基材⑴上而含錄的層（6) 設在第二半導體基材（4)上。 2. 如申請專利範圍第1項之複合物，其中： & 该第二半導體基材（4)至少有一 ASIC構件（5)。 3. 如申請專利範圍第1或第2項之複合物，其中： 該含鋁的層（3)及/或含鍺的層（6)作了構造化，且宜作了 微構造化。 4. 如申請專利範圍第1或第2項之複合物，其中： 該含鋁的層（3)由鋁及/或AlSiCu及/或AlSi及/或AlCu 形成。 5_如申請專利範圍第1或第2項之複合物，其中： ® 該含紹的層（3)及/或含鍺的層（6)特別是在共晶式接合 之前其厚度在約50奈米〜約5 000奈米的範圍，且宜在約 100奈米〜約2000奈米的範圍。 6·如申請專利範圍第1或第2項之複合物，其中： 該用共晶方式互相接合的層設計成電接點形式。 7·如申請專利範圍第1或第2項之複合物，其中： 該MEMS構件（5)及/或該ASIC構件（5)利用該共晶式接 合而封囊成密封方式。 12 200934722 8·如申請專利範圍第1或第2項之複合物，其中： 該含鍺的層（6)遠比含鋁的層（3)薄得多，且宜薄了至少 10倍。 9. 一種製造如申請專利範圍第1項的一種複合物（1)的 方法，該複合物由一具有至少一 MEMS構件的第一半導 體基材（1)及一第二半導體基材（4)的方法，其中一含鋁的層 (3)及一含鍺的層（6)藉著將該二半導體基材（1)(4)組合及將 該一層加熱且宜施壓迫壓力而造成該二層之間的共晶式接 © 合，其特徵在：將含鋁的層（3)施到第一半導體基材（1)上， 並將含鍺的層（6)施到第二半導體基材（4)上。 10_如申請專利範圍第9項之方法，其中： 在製造至少具一 ASIC構件（5)的半導體基材（4)時，最 後的方法步驟係將含鍺的層施覆。 11.如申請專利範圍第9或1〇項之方法，其中： 該含鋁的層（3)及/或含鍺的層（6)利用一道沈積程序且 宜利用濺鍍或化學蒸鍍施覆上去。 ® 12·如申請專利範圍第9項之方法，其中： 該含鋁的層（3)及/或含鍺的層（6)係呈已構造化的方式 施覆及/或在施覆後再作構造化，特別是作微構造化。 十一、圈式： 如次頁 13