TW200931266A - Daisy-chain memory configuration and usage - Google Patents

Description

200931266 九、發明說明 【發明所屬之技術領域】 本發明係相關於菊鍊記億體組態及用法 【先前技術】 今曰，許多電子裝置包含記憶體系統以儲存資訊。例 如，一些記憶體系統儲存數位化的音訊資訊以供一各別的 0 媒體播放器播放。其他記憶體系統儲存軟體及相關的資訊 以實行不同類型的處理功能。 於許多電子裝置中，記憶體系統通常包含一控制器及 一或多個對應的記憶體裝置。該控制器典型地包含經組構 以產生訊號至該等記憶體裝置以儲存或擷取資料之電路。 於某些習知記憶體系統，控制器（例如處理器）使用 一位址匯流排及資料匯流排以存取儲存於記憶體中之資料 。通常’許多線路被使用以實現此等匯流排，且根據記億 〇 體系統的佈局（layout )，匯流排連接可延伸長距離並穿 過許多不同的電路板層，其係由於直接地連接該處理器至 每一個許多不同的記憶體裝置之需求。 【發明內容與實施方式】 習知並列匯流排實現（有關存取儲存於記憶體中之資 料）具有某些缺點。一個缺點是有關實現此種系統所涉及 的複雜度。例如，電路及跡線（trace )佈局會變成挑戰， 因爲習知並列匯流排通常需要許多連接透過許多印刷電路 -4- 200931266 板層。 並列匯流排另一個缺點是有關記憶體系統中的訊號品 質。例如，並列匯流排容易受串音（crosstalk)、訊號扭 曲（signal skew)、訊號衰退及雜訊（其會影響連接所攜 帶的訊號之品質）所影響。 並列匯流排設計的另一個缺點是有關電源消耗。例如 ，並列匯流排需要大量的電源以驅動訊號至匯流排。對於 φ 操作於甚至較高及更高的存取速度之新技術，電源消耗典 型地惡化。 爲了克服並列匯流排的缺點，一些記憶體系統結合習 知序列匯流排設計以供傳送資料及控制介於控制器及各別 記憶體裝置間之訊號。習知序列匯流排設計利用較少連接 (因爲資料係被序列地傳送而非並列），因此不像並列匯 流排設計的複雜及容易受佈局問題影響。 如上所述之習知記憶體系統可被使用以支援資料從一 φ 記憶體裝置傳送至另一個。例如，假設於一習知記憶體系 統之記憶體控制器接收一命令以將儲存於第一記憶體裝置 之一區塊的資料複製至第二記憶體裝置。要實現此一操作 ，該控制器首先存取來源記憶體裝置以擷取待複製之該區 塊的資料。之後，該控制器接著暫時地儲存於其局部緩衝 器之經儲存的資料。該控制器接著啓始於該緩衝器之資料 的一寫入至該目的記憶體裝置。即使該記憶體系統係被與 一或多個序列匯流排組構以減輕前述之印刷電路板佈局問 題，此習知複製資料之技術相當緩慢，因爲該資料必須從 -5- 200931266 記憶體裝置被擷取、被局部地儲存於控制器的緩衝器、及 從該控制器透過一匯流排被傳送至該目的記憶體裝置以供 於該目的記憶體裝置之該資料的儲存。除了緩慢以外，於 此範例之該控制器必須與一大到能暫時地儲存經存取之待 複製至記憶體的資料之緩衝器被組構。因此，習知資料傳 送需要過量的時間及儲存資源以實現各別的處理（ transaction ) ° 〇 一般而言，此處某些實施例包含克服前述缺點及/或 所屬技術領域已知的其他缺點之記憶體系統。例如，此處 一實施例包含一記憶體系統，其包含一控制器及對應串（ 以菊鍊方式耦接）的多個連續計億體裝置。於此一實施例 中，該記憶體系統包含一序列（菊鍊）資料鏈結及/或序 列（菊鍊）控制鏈結，從該控制器經過每一個記億體裝置 (例如快閃記憶體裝置（flash-based memory device)) 。該控制器透過序列控制鏈結及/或序列資料鏈結來通訊 φ 命令以組構該記憶體系統，以致能直接從一來源記憶體裝 置至菊鍊中的目的記憶體裝置之資料的傳送或複製。 根據此處之實施例的複製一區塊的資料可包含多個步 驟。例如，該控制器可透過菊鍊鏈結（例如序列鏈結）進 行通訊，其透過通過該等記憶體裝置以組構該等複數個記 億體裝置之一第一記憶體裝置成爲用以輸出儲存於該第一 記憶體裝置之資料的一來源物。該控制器亦透過該菊鍊鏈 結來通訊，以組構一第二記憶體裝置成爲用以接收該資料 的一目的物。在將該第一記憶體裝置成爲一來源物及將該 -6- 200931266 第二記憶體裝置成爲一目的物之後，該控制器透過該菊鍊 鏈結以一或多個額外的命令來通訊，以啓始該資料透過該 菊鍊鏈結從該來源記憶體裝置至該目的記憶體裝置之傳送 〇 根據此處之實施例的從該來源記憶體裝製至該目的記 憶體裝置之經複製的區塊資料之傳送，減輕該控制器必須 暫時地儲存該資料並將其傳送至該目的記憶體裝置的負擔 0 。如前所述，習知方法需要該控制器局部地擷取及儲存該 資料以實行一複製操作。因此，根據此處之實施例的區塊 複製命令可被以較習知方法爲少的時間達成。此外，根據 此處之實施例的不需被組構以包含一大緩衝器以暫時地儲 存該待複製之區塊資料，因爲該資料不同於習知方法之被 暫時地儲存於該控制器中的情形。換句話說，從一記憶體 裝置被複製的資料可被傳送於菊鍊鏈結而至另一記憶體裝 置，而不必通過該控制器。 〇 除了支援點對點（例如記憶體晶片至記憶體晶片）資 料傳送，如將於說明書詳述者，根據此處之實施例的控制 器可啓始於一記憶體裝置之資料的一區塊複製至多個於該 菊鍊之不同記億體裝置。例如，該控制器可啓始相同區塊 的資料至多個不同的記億體裝置之複製。 於其他實施例，該控制器亦可啓始儲存於一記憶體裝 置之部份資料的複製至多個記憶體裝置中的每一個。例如 ，該控制器可透過菊鍊控制鏈結啓始通訊，以組構一第一 記憶體裝置成爲具有待複製之一區塊的資料之一來源物： 200931266 以組構一第二記憶體裝置成爲用以接收該區塊資料之第一 部份的一目標物；以組構一第三記憶體裝置成爲用以接收 該區塊資料之第二部份的一目標物等等。在組構及發出額 外的命令之後，該控制器從一記憶體裝置將該區塊的資料 傳送至多個記億體裝置。因此，儲存於單一記憶體裝置之 一區塊的資料可被複製及分配至多個記憶體裝置。 於其他實施例，該控制器可被組構以包含設置於該菊 0 鍊路徑之一錯誤偵測電路，供檢查是否一目的記憶體裝置 (資料係被複製於其中）在將該資料寫入該目的裝置之核 心記憶體之前，適當地從一來源記憶體裝置接收該資料。 若需要的話，該控制器（例如錯誤修正電路）修改或修復 該資料，使得寫入至該目的裝置之記憶體的資料沒有錯誤 0 這些及其他實施例將於說明書中詳細說明。 如前所述’此處之技術非常適合使用於記憶體系統， Φ 例如快閃技術之支援使用。然而，應了解的是，此處之實 施例並非被限制以使用於此等應用，此處所討論之技術亦 適合使用於其他應用。 此外’雖然此處之每一個不同的特徵、技術、組構等 係於此揭露的不同地方被討論，應了解的是，每—個槪念 可被獨立地執行’或者彼此結合。因此，本發明可以不同 方式來實現及檢視。 現在’更具體而言’第1八及1B圖顯示根據此處的實 施例之範例5己億體系統1〇〇。本範例之第ία圖的內容中 -8 - 200931266 ，記憶體系統1 00包含控制器1 02，其透過一序列或菊鍊 通訊鏈結162 (例如通訊路徑151)存取多個記憶體裝置 1 1 〇 (例如記憶體裝置1 1 0-1、記憶體裝置1 1 0-2、......、 記憶體裝置110-M)。如第1B圖所示，菊鍊鏈結162可 包含資料鏈結160及控制鏈結150。於一實施例中，資料 鏈結160及控制鏈結150爲根據此處之實施例的支援區塊 複製之資源的邏輯表示。如後文之說明書所討論者，與資 φ 料鏈結1 60及控制鏈結1 50相關聯的功能性可經由多個電 子訊號之使用（形成從控制器102至（或經）記憶體裝置 110之菊鍊路徑）來達成。資料鏈結及控制鏈結亦可描述 通過記憶體裝置110串之實體鏈結。 序列通訊鏈結的使用，致能例如於記憶體系統1 00中 各節點（例如控制器1 02、記憶體裝置1 1 0- 1、記憶體裝 置1 10-2等）間的資料複製之操作。 於一實施例，菊鍊鏈結記憶體裝置1 1 〇係閉環（ ◎ closed loop)。例如，如第1B圖所示，控制器及/或資料 鏈結通過每一個記憶體裝置11〇回到控制器1〇2。 控制器1 02包含存取控制模組1 40 (例如支援存取控 制功能及其他處理功能之電子電路）及錯誤檢查模組109 。與控制器1 02相關聯之存取控制模組1 40產生、通訊、 及啓始不同記億體命令或記憶體操作之執行。如其名稱所 示，錯誤檢查模組1〇9支援例如錯誤檢查及錯誤修正之功 能，將說明如後。 如圖所示，每一個記憶體裝置1 1 〇 (例如快閃記憶體 -9- 200931266 裝置）可包含對應的（核心）記憶體1 1 5以儲存資料。此 外，每一個記億體裝置110可包含介面電路及對應的緩衝 器以供實現控制器1 02所指定的記憶體處理。例如，記憶 體裝置1 1 〇-1包含記憶體1 1 5 -1 (例如核心記憶體）以及 控制與資料處理（C.A.D.P.)電路125-1及對應的緩衝器 1 1 8-1 (例如暫時儲存資源）；記憶體裝置1 1 0-2包含記憶 體115-2以及控制及資料處理電路125-2及對應的緩衝器 φ 118-2 ;記憶體裝置110-M包含記億體115-M以及控制及 資料處理電路125-M及對應的緩衝器118-M。緩衝器118-1、1 18-2、......、1 18-M可被使用以暫時地儲存從記憶體 擷取的資料或暫時地儲存待寫入至記憶體1 1 5之資料。 有關記憶體裝置110的範例架構之額外細節可參考西 元2007年7月18日申請之美國專利申請案第11 /779,587 號，其發明名稱爲 “MEMORY VITH DATA CONTROL”（ Attorney Docket No. MOS07-02 ( 1 25 5 ))，且其全部內 〇 容係倂入於此作爲參考。 應注意的是，記憶體系統100(或更具體而言，記憶 體裝置1 1 0 )可使用不同類型的記憶體來實現。例如，此 處所描述的觀念可被應用至許多不同類型的記億體系統及 裝置’包含但不限於，快閃技術，例如NAND快閃記憶體 、NOR快閃記憶體、and快閃記憶體、序列快閃記憶體 、DiNOR ( Diveded Bit-line NOR)快閃記憶體、動態隨機 存取記憶體（DRAM)、靜態RAM ( SRAM)、鐵電RAM (FRAM )、磁性RAM (快閃記憶體、相變化RAM ( -10- 200931266 PCRAM )、唯讀記憶體（ROM )、電氣可抹除可程式化 ROM ( EEPROM )等。 如所述者，菊鍊鏈結1 62提供一路徑，控制器1 於 其上通訊資訊（組態資訊、指令、命令等）至不同記憶體 裝置110。控制鏈結150可包含命令脈衝（strobe)訊號 及資料脈衝訊號，將於後文中詳述。 應注意的是，菊鍊鏈結1 62亦可被組構以提供一路徑 0 ，記憶體裝置11 〇於其上彼此及/或與控制器1 02通訊。 資料鏈結160提供一路徑，控制器102及/或記憶體 裝置110於其上可彼此通迅資料。 如前所述，此處某些實施例係基於克服之前所述缺點 及/或所屬技術領域已知的其他缺點之記憶體系統1 〇〇。例 如，記憶體系統1 〇〇可包含包含一控制器1 02及對應串（ 以菊鍊方式耦接）的多個連續計憶體裝置110，以實現複 製或記憶體傳送命令的執行。於複製操作期間，控制器 〇 102透過該菊鍊鏈結162來通訊，以組構該等記憶體裝置 1 1 0以從一記憶體裝置1 1 0複製資料至另一者。 通訊鏈結（例如控制鏈結150及資料鏈結160)各可 包含連接記憶體系統1〇〇中節點之多個點對點區段。例如 ，控制鏈結1 5 0的第一區段可爲存取控制模組1 40及控制 與資料處理電路125-1間之點對點連接、控制鏈結150的 第二區段可爲控制與資料處理電路125-1及控制與資料處 理電路1 2 5 - 2間之點對點連接、……、控制鏈結1 5 0的 M+1區段可爲控制與資料處理電路125-M及控制器102間 -11 - 200931266 之點對點連接，以關閉該環。 每一個記憶體裝置100可包含控制與資料處理電路 I 25以解碼接收的命令及啓始對於個別記憶體裝置之命令 的執行。此外，每一控制與資料處理電路125可傳遞接收 的命令及/或資料至接續的下游裝置。例如，控制與資料 處理電路125-1可接收來自介於控制器102及記億體裝置 II 0-1間之序列鏈結的點對點區段之控制器1 02 —通訊， 〇 以及於控制與資料處理電路125-1及控制與資料處理電路 125-2間之點對點區段由該序列路徑15 1向下游（down) 再傳送（retransmit )該接收的通訊。其他記憶體裝置可 以相同方式操作，使得存取控制模組1 40可與任何記憶體 裝置110通訊（例如傳送及接收資訊）。 應注意的是，控制器102可根據通過（pass-through )或非通過（non- pass-through)模式來組構每一個記憶 體裝置於通過模式，個別的記憶體裝置接收來自上 Ο 游裝置（例如控制器1 〇2或記憶體裝置）之輸入及傳送所 接收的輸入至下游節點（例如記憶體裝置，如記憶體裝置 110-2、……、記憶體裝置110-M)。 假設控制器102透過菊鍊鏈結通訊一命令（下游）至 第一記憶體裝置（記憶體裝置110-1)之一輸入。當於通 過模式時，記憶體裝置110-1依次輸出命令至菊鍊鏈結中 之下游記億體裝置（例如記憶體裝置1 1 0-2 )的一輸入。 當記憶體系統100中的每一個節點係被組構爲於通過模式 時’控制器102可傳送一命令，其一路穿過路徑151回到 -12- 200931266 控制器102。當於此模式時，記憶體裝置110可 及/或資料，其穿過路徑1 5 1回到控制器1 02。組 系統1 00中之記憶體裝置爲通過模式，係增加電 因爲每一個記憶體裝置必須花費電源驅動菊鍊鏈 來的記憶體裝置之輸入。然而，通過模式致能控 以執行例如接收資料以供錯誤檢查（將於後文詳 能。 0 於非通過模式，個別的記憶體裝置接收來自 (例如控制器102或其他記憶體裝置）之輸入及 所接收的輸入至一下游節點（例如另一記憶體裝 構記憶體系統100中之一或多個節點爲非通過模 目的是降低電源消耗。 於一實施例，從一記憶體裝置至另一者之資 例如區塊複製）不需在控制器1 02必須局部地擷 資料及之後寫入該資料至目的記憶體裝置的情況 G 取而代之的是，根據此處一實施例，控制器1〇2 鏈結150及資料鏈結160通訊，以組構記憶體裝 料從一來源記憶體1 1 5 -1至緩衝器1 1 8 -1之擷取 取）、資料從該來源記億體之緩衝器118-1至目 裝置110-M之緩衝器118-M之傳送、及經傳送 緩衝器118-1至目的裝置1 10-M之核心記億體1 ] 存（例如寫入）。因此，此處之實施例包含控制 其係被組構以透過菊鍊控制鏈結來通訊，以組構 的記憶體裝置110中的每一者，及啓始於一序列 傳送訊息 構記憶體 源消耗， 結中接下 制器102 述）之功 上游裝置 避免傳送 置）。組 式的一個 料傳送（ 取及儲存 下發生。 透過控制 置執行資 (例如讀 的記憶體 的資料從 5-M之儲 器 102， 多個選擇 或菊鍊資 -13- 200931266 料鏈結之資料的傳送’其從記憶體裝置11 〇-1，例如記憶 體裝置110-2之中間記憶體裝置，至記憶體裝置11〇 _M， 而通過該等多個連續的記憶體裝置。 因此，此處之一實施例包含一或多個記憶體裝置，每 一個係被組構以包含：一輸入，以供接收來自一上游記憶 體裝置之資料；一輸出，以供傳送資料至一下游記憶體裝 置；及一控制與資料處理電路125，介於該輸入及該輸出 φ 間。控制與資料處理電路125係被組構以接收來自—遠端 來源（例如控制器1 〇 2 )之組態命令，並根據該遠端來源 對一對應模式之選擇，擷取儲存於對應記憶體115中之資 料，以供該記憶體裝置之輸出至控制器1 02所指定之一下 游記憶體裝置的傳送。 如所述者’記憶體裝置U 0可爲快閃記憶體裝置且緩 衝器1 1 8 —次可儲存一頁的資訊（例如8 KB的資料），以 實現多頁資料之區塊複製操作。因此，區塊複製可承擔（ 〇 entail )傳送於一記憶體裝置之一或多頁的資訊至該菊鍊 中的一或多個其他記憶體裝置。 於顯示複製或移動資料的更具體範例，假設控制器 102接收來自一來源（例如使用者 '電腦系統等）的請求 ，以實現例如從記憶體裝置1 1 0 - 1 (例如來源物）複製一 區塊的資料至記憶體裝置110-M (例如目的物）之一操作 。於此範例，控制器102首先透過控制鏈結丨5〇及資料鏈 結160(例如通過多個連續記憶體裝置n〇之菊鍊鏈結） 來通訊’以組構該等記憶體裝置用於此一操作。如前所述 -14- 200931266 ，此可包含：建立並接著傳送第一訊息於控制鏈結150及 資料鏈結1 60 ’以組構記憶體裝置11 〇-1成爲一來源物； 建立並接著傳送第二訊息於控制鏈結1 50及資料鏈結1 60 ，以組構記憶體裝置成爲一目的物；及建立並接著 傳送額外的訊息於控制鏈結150及資料鏈結160，以啓使 從記憶體裝置110-1至記憶體裝置11 0-M之資料的傳送。 於控制鏈結150及資料鏈結160通訊至記憶體裝置 ❹ 110之額外的指令表示與一處理相關聯之更難分析的（ intricate )細節。例如，控制器102可與該目的記憶體裝 置通訊以指定從哪個位置擷取資料及執行多大的區塊複製 。控制器1 02亦可與該目的記憶體裝置通訊以指定該目的 記憶體裝置（或該等複數個目的記憶體裝置）之哪個（或 哪些）位置儲存對應的資料。 雖然本範例說明從一來源記憶體裝置透過一中間記憶 體裝置至一目的記憶體裝置之資料傳送，此處之實施例亦 〇 可使任何的記憶體裝置複製資料至記憶體系統1 00之其他

記憶體裝置。例如，控制器1 0 2可組構記憶體裝置1 1 0-M 成爲來源物而記憶體裝置110-1成爲目的物，以供接收及 儲存資料。於此一實施例，於一傳送期間，控制器102從 記憶體裝置110-M接收及傳送資料至記億體裝置11〇-1。 因此’菊鍊控制鏈結1 5 0及資料鏈結1 6 0的使用能夠使每 一個記憶體裝置傳送資料至菊鍊中的任何其他記憶體裝置 〇 於一實施例，要實現通訊，每一個記憶體裝置110係 -15- 200931266 被指定一獨特的位址値。控制器1 〇2傳送訊息（例如命令 或指令）與對應的位址資訊，使得若該訊息係透過控制鏈 結150及資料鏈結160傳送而被所有記憶體裝置110接收 ’則訊息（例如命令）所屬之記憶體裝置接收及執行該命 令。 因此’基於發出記憶體裝置110所屬之命令，記憶體 系統1 〇〇致能資料從第一記憶體裝置至第二記憶體裝置之 〇 傳送及直接複製。此減輕了控制器102必須暫時地從記憶 體裝置的序列中之第一記憶體裝置擷取及儲存並將其傳送 至該序列中之目的記憶體裝置的負擔。因此，區塊複製命 令可以較習知方法（其需要控制器102存取及局部地儲存 資料）少的時間達成。 應注意的是，根據此處之某些實施例的控制器102亦 不必被組構以包含一大緩衝器以暫時地儲存該區塊的複製 資料，因爲該資料不必像習知方法的情形被暫時地儲存於 〇 該控制器。然而，控制器102可包含至少一緩衝器以協助 —錯誤檢查處理，將於後文進一步說明。 於另一實施例，控制器102亦可啓始複製及/或分配 儲存於一記憶體裝置之資料的不同部分至多個不同記憶體 裝置中的每一者。例如，控制器102可啓始透過菊鍊控制 鏈結150及資料鏈結160之通訊，以組構：第一記憶體裝 置爲具有一區塊待複製的資料之一來源物；第二記億體裝 置爲用以接收該區塊的資料之第一部份的一目的物；第三 記憶體裝置爲用以接收該區塊的資料之第二部份的一目的 -16- 200931266 物；另—記憶體裝置110-2爲用以接收該區塊的資料之第 三部份的一目的物等等。因此，經由一或多個組態指令及 命令’控制器102可從一記憶體裝置傳送一區塊的資料之 部份至多個記憶體裝置。換句話說，儲存於單一記憶體裝 置中之資料的部份可基於控制器102被分配及複製至多個 記憶體裝置：透過菊鍊鏈結通訊以啓始來自該來源記億體 裝置之資料的第一部份至該第二記憶體裝置中之—記憶體 〇 位置的儲存；透過菊鍊鏈結通訊以啓始來自該來源記憶體 裝置之資料的第二部份至該第三記憶體裝置中之一記憶體 位置的儲存等等。 於另一實施例’如前所述，控制器1 02可被組構以包 含錯誤檢查模組1 09 (例如錯誤偵測電路）。錯誤檢查模 組109可被設置於菊鍊路徑151，以供檢查是否一目的記 憶體裝置（資料係被複製於其中）在將該資料寫入該目的 裝置之記憶體之前，適當地從一來源記憶體裝置接收該資 〇 料。若需要的話，該控制器（例如錯誤修正電路）修改或 修復該資料，使得寫入至該目的裝置之記億體的資料沒有 錯誤。 於一範例，假設控制器1 02啓始資料從記憶體裝置 110-1至記憶體裝置110-M的複製，如上所述。當接收來 自緩衝器1 1 8-1之資料的傳送時，記憶體裝置1 1 0-M儲存 該資料於緩衝器118-M及於資料鏈結160傳送該資料至控 制器102之錯誤檢查模組i 〇9。當於通過模式時，資料鏈 結1 60可爲一資料匯流排以供從記憶體裝置〗丨〇_丨同時傳 -17- 200931266 送資料的多個位元（至及透過記憶體裝置n〇_M)至錯誤 檢查模組109。錯誤檢查模組1〇9所接收的資料應與記憶 體裝置110-M所接收者及儲存於緩衝器118_m者相同。 藉由應用錯誤檢查演算法，錯誤檢查模組1〇9可偵測與緩 衝器H8-M相關聯的錯誤，並於此—情形中避免緩衝器 1 18-M中的資料寫入至記憶體丨15_M。因此，此處之實施 例可包含於該菊鍊中向下傳送一“寫入資料封包（Write 〇 Data Packet ) ”（例如區塊複製資料），使得控制器102 可執行ECC操作以檢查從一記憶體裝置傳送至另—者之 資料封包是否含有錯誤。 於一實施例，錯誤檢查模組1 0 9實現一演算法以偵測 於該緩衝器中的哪些位元需要被修正。在啓始緩衝器U8-M中的資料之一傳送（例如寫入）至記憶體115_m之前， 假設錯誤檢查模組1 09偵測一錯誤，則控制器丨02透過該 控制鏈結及資料鏈結通訊以藉由修改緩衝器118-M之內容 〇 來修正該錯誤。 記憶體系統1 〇 〇及/或記憶體裝置11 〇 (例如快閃記憶 體裝置）可被使用於不同類型的電子系統，例如行動通訊 裝置、遊戲臺、照相機等。記憶體系統100可被實現爲可 移除式記憶卡（其可被插入多個主系統中）或主系統中之 不可移除式嵌入型儲存器。 對應的記憶體裝置110中之記憶體115可由一或多個 陣列的電晶體單元組成’每一個單元能夠進行一或多個位 元的資料之非揮發性或揮發性儲存。根據該實施例，此記 -18- 200931266 億體會（或不會）需要電源以保持程式化於其中之資料。 若記億體η 5爲快閃記憶體，則一單元（例如資料儲 存位置）在其能被再程式化爲一新資料値之前，會需要被 抹除。如上所述，控制器102可與（及透過）記憶體裝置 110通訊以實現抹除功能。 對應的記憶體裝置110中之記憶體115可包含被區分 (partitioned )成群組之單元的陣列，以提供讀取、程式 Q 化、及抹除功能之有效的執行。單元的群組或所謂的區塊 可進一步被區分成—或多個可定址的（addressable)磁區 (sector)，其爲讀取及程式化功能的基本單位。 當寫入資料於快閃裝置時，單一批次（batch)的資料 係典型地寫入一區塊，此係因資料配置的簡單性。此造成 於一區塊中的自由區域（free area)相當地大，導致資料 區域的無效率的使用。因此’當NAND快閃記憶體被使用 時，於某區塊中的一頁資料可從已被寫入一次之該資料被 Q 讀出，且該讀取資料係被感測/閂鎖電路暫時地閂鎖（ latched )。被感測/閂鎖電路閂鎖之資料係接著被寫入於 一區塊中之自由區域的一頁，其不同於該資料被讀出的該 區塊。此一操作被稱爲頁複製（Page copying)，其使記 憶體空間能夠有效使用。 如上所述，記億體1 1 5可支援頁複製操作（例如複製 回存（copy-back)操作）。頁複製操作渉及轉錄（ transcribe )儲存於第一頁之位址的資料至第二頁之指定位 址。於頁複製期間’儲存於來源記憶體裝置之一頁（亦即 -19- 200931266 來源頁）之資料係被傳送至一頁緩衝器。儲存於該頁緩衝 器之資料接著被傳送至於該菊鍊或序列鏈結的另一記憶體 裝置之緩衝器以供寫入。如前所述，此可在不需儲存該資 料於控制器102之情形下實現。在控制器102不需讀出該 快閃記憶體之資料的情形下，該資料可被有效率地複製。 如上所述’由於快閃裝置不支援直接“過寫入（〇ver_ writing) ”功能’故記憶體系統1〇〇之目的頁位置在寫入 〇 新資料至目的記憶體位置之前，需要被抹除。 與§5憶體裝置相關聯的位置之單元的內容僅可被修改 有限次數’因爲其僅可承受有限次數的P/E (程式化/抹 除）週期。所謂的P/E週期限制在MLC ( Multi-Level-Cell)類型NAND快閃記憶體中會比SLCCSingle-Level-Cell ) 更嚴格 。例 如， SLC 記 憶體裝置關於 裝置的 壽命之 可靠度可達1 00,000 P/E週期，而MLC NAND快閃記憶體 裝置典型地僅可承受約1〇,〇〇〇 P/E週期。然而，由於 〇 MLC NAND快閃記憶體裝置（例如MLC裝置在密度上較 SLC大兩倍）之成本有效密度的優點，近來有越來越多的 製造者生產MLC NAND快閃記憶體。 延展對應的記憶體裝置110之壽命及降低對應的記憶 體裝置110之“燒毀（burning out)，’位置或單元的一個方 式係隨時間分配資料的寫入至不同位置。寫入資料至不同 位置保持快閃記憶體裝置的磨損。當使用MLC快閃裝置 於記憶體系統1 〇〇時，相較於使用SLC快閃裝置，儲存處 理期間可受到更多的照顧，因爲該等裝置不支援較高的 -20- 200931266 P/E週期。 第2圖爲顯示根據此處之實施例的資料之複製的範例 記憶體系統200之方塊圖。 一般而言’記憶體系統200支援較習知方法快速的區 塊複製。例如，記憶體系統200實現輸入/輸出針腳（例 如Dii爲用以接收資料之序列資料輸入埠、Qn爲用以輸出 資料之序列資料輸出埠）之經序列的高速鏈結（例如菊鍊 0 資料鏈結路徑323) ’以實施區塊複製操作。如一範例資 料流，控制器30及/或記憶體裝置可輸出資料於資料鏈結 Qn，以傳送資料至下一接續的下游裝置之—輸入（例如 Dn)。如此處所述’接收該資料於輸入Dn之該裝置可被 組構以處理該接收的資料（例如儲存該資料於其本地頁緩 衝器）及/或輸出該資料於其對應的Qn輸出。 訊號Dn及Qn可爲一或多個資料位元寬，其致能控 制器30及個別的記憶體裝置以同時地以下游方式通訊多 〇 個資料位元至其他記憶體裝置。 如所示者’記憶體控制器3 0輸出於個別的互連（ interconnection ) 305、306、及 307 之 CSO (例如命令脈 衝輸出）、DS0 (例如資料脈衝輸出）及Qn訊號至記憶 體裝置3 00。記憶體裝置3 00依次產生及輸出其於個別的 互連308、309、及310之對應的cs〇、DS0、及Qn訊號 至記憶體裝置301。記憶體裝置301依次產生及輸出其於 個別的互連311、312、及313之對應的CSO、DSO、及 Qn訊號至記憶體裝置302。記憶體裝置302依次產生及輸 ~ 21 - 200931266 出其於個別的互連314、315、及316之對應的CSO、DSO 、及Qn訊號至記憶體裝置303。完成菊鍊環回到控制器 30，記億體裝置303依次產生及輸出其於個別的互連317 、318、及319之對應的CSO、DSO、及Qn訊號至控制器 30。 如前所述，此序列的互連產生菊鍊流路徑323，以從 裝置傳送資料封包及控制訊號至裝置（例如從控制器3 0 0 至個別的記憶體裝置、從菊鍊中之第一記憶體裝置至第二 記憶體裝置、或從一記憶體裝置至控制器3 0。 應注意的是，根據實施例，CSI及/或DSI訊號可爲高 態有效（active high)或低態有效（active low)。 於所示之實施例，控制器30輸出一時脈訊號（例如 基於該控制器中之SDR/DDR/QDR時脈），其驅動該菊鍊 中每一個記憶體裝置。該時脈的使用致能該等裝置間之同 步資料傳送。應注意的是，該時脈可被實現爲一差分訊號 ❹ 或一單端訊號。 記憶體系統200亦包含一控制鏈結。本範例之控制鏈 結包含兩個專屬控制訊號：i)命令脈衝輸入CSI，供從控 制器3 0通訊命令/位址封包（例如命令）至記憶體裝置； 及Π )資料脈衝訊號DSI，供啓始寫入&讀取該等記憶體 裝置間之資料封包（例如複製的資料）。因此，控制器3 0 所產生之訊號CSI及/或DSI(且在該菊錬上向下游傳送至 其它裝置）分別致能及去能（disable )命令/位址封包及 資料封包的傳送。以與第1B圖所述之實施例相同的方式 -22- 200931266 ，第2圖中控制器30之命令脈衝（CS)訊號及資料脈衝 (DS )訊號的控制致能於序列地連接的菊鍊記憶體裝置中 之節點（例如記憶體裝置）間的區塊複製操作之執行。 因此，記憶體系統200可被視爲支援三種類型的封包 之產生與分配的封包導向記憶體系統·· “命令與位址封包 (CAP ) ”、“寫入資料封包（WDP ) ”、“讀取資料封包（ RDP ) ”，以實現如後所述之複製及有關功能。 Q 控制器3 0所產生之“命令與位址封包”含有透過該序 列鏈結傳送至記憶體裝置3 0 0、3 0 1、3 0 2、及3 0 3之命令 及位址資訊。如所示者，“命令與位址封包”透過序列資料 輸入埠Dn到達該等記憶體裝置，且係輸出於埠Qn。命令 與位址封包之結束點（endpoint)可與命令脈衝訊號CSI (命令閃控輸入Command Strobe Input)的邊緣重疊。 “寫入資料封包”（例如被寫入之資料、被複製之資料 、經傳送的資料、資料修正資訊等）透過序列資料輸入埠 〇 Dn到達該等個別的記憶體裝置，並由脈衝訊號DSI (資料 問控輸入Data Strobe Input)所限定。 “讀取資料封包”含有藉由於該序列鏈結傳送之一個別 的記憶體裝置輸出至記憶體控制器30之讀取資料。“讀取 資料封包”透過個別的序列資料輸出埠Qn從該等記憶體裝 置輸出，並由脈衝訊號DSI (資料閃控輸入）所限定。 於一實施例，每一個“命令與位址封包”、“寫入資料 封包”、及“讀取資料封包”係整數位元長，不管與Qn相關 聯之目前I/O寬（1位元寬、2位元寬、4位元寬等）。 -23- 200931266 於一實施例，頁緩衝器爲8 KB寬。互連307、310、 313、316等爲4位元寬。傳送一頁的資料需要從記憶體裝 置300至記憶體裝置301的於該菊鍊之多個資料的並列傳 送。 應注意的是，記憶體資料傳送可由一開始位址（例如 資料儲存於記憶體裝置之位置處）及一傳送長度（例如待 複製之資料的量）所指定。對應的脈衝訊號（DSI )從其 ❹ 上升邊緣（rising edge)至下降邊緣（falling edge)之持 續期間係基於該傳送長度。 如上所述，當CSI訊號被設定至“高（High ) ”邏輯狀 態時（亦即C SI被啓動），記憶體系統2 0 0中所提出的記 憶體裝置透過Dn埠接收“經封包化的（packetized)，，命令 及位址資訊。當DSI訊號被設定至“高”邏輯狀態時（亦即 DSI被啓動），該裝置透過Dn/Qn埠接收/傳送該等輸入/ 輸出資料封包。當CSI訊號被啓動（亦即設定至高邏輯狀 〇 態）時（參考時脈訊號（CK/CK# )之過渡邊緣）該等記 憶體裝置開始接收（透過Dn埠）連續的包含命令&位址 封包之位元組。於“命令&位址封包”之命令指定待執行之 指令。於“命令&位址封包”之位址資訊亦可指定記憶體位 址位置資訊，於其中儲存及/或從個別的記憶體裝置擷取 資訊。 & 若CSI訊號被去啓動（例如設定至“低”狀態），則該 記憶體裝置停止，以透過Dn埠接收命令&位址封包。同 樣地’當當一記憶體裝置係於寫入模式而DSI訊號被啓動 -24- 200931266 或判斷提示（assert )(例如DSI被設定“高，，狀態）時， 該等sS憶體裝置開始透過Dn淳接收參考於時脈訊號（ CK/CK# )之過渡邊緣處之“寫入資料封包（write-data packet ) ”。若DSI訊號被去啓動或去判斷提示（de-asserted)(亦即D SI被設定至“低”狀態），則該記憶體 裝置停止’以透過D η埠接收“寫入資料封包’’。 當一記憶體裝置係於讀取模式而DSI訊號被啓動或判 0 斷提示（例如設定至“高”狀態）時，則於讀取模式之該記 憶體裝置透過Dn埠傳送“讀取資料封包（read_data packet )”。當DSI訊號被去啓動或去判斷提示（例如DSI被設 定至“低”狀態）時，則於讀取模式之該記憶體裝置停止透 過Dn埠傳送“讀取資料封包”。 如第2圖所示’記憶體控制器3 〇可包含一 “ e c c &緩 衝器記憶體” 3 1，其提供錯誤偵測及/或連接功能性。透過 該等記憶體裝置之該序列連接（例如一或多個資料及/或 ^ 控制鏈結的菊鍊）形成一回饋迴路（feedback loop)回到 控制器30。因此’控制器30可監視及接收來自任何該等 記憶體裝置之資料於路徑324及輸入Dn。於所示之實施 例，記憶體控制器3 0透過個別的互連3 1 7、3】8、及3】9 ’從最後的記憶體裝置（例如記憶體裝置3 0 3 )接收d η、 DSI、及CSI訊威。如上所述’控制器30可輸出資料於路 徑325 ’以啓始於任何該等記憶體裝置之資料的修改（例 如修正錯誤）。 菊鍊中之s5憶體裝置的數量實際上不受到限制。然而 -25- 200931266 ，於一實施例，某些應用會限制到255個記憶體裝置串。 若特定系統需要超過255個記憶體裝置，則於表2之裝置 位址（DA )位元組定義可延伸至例如兩個位元組。於此 情形，記憶體裝置的總數可爲6 5 5 3 5 = 216- 1。 於一實施例，記憶體系統200常駐（reside )於個別 的基板205，例如印刷電路板或多晶片封裝（例如MCP ) 。MCP (Multi-Chip-Package)裝置可被使用於菊鍊組態 0 ，且若一單一MCP本身含有8個以序列第互連之記憶體 晶片，則若使用目前的封包協定，於單一通道中最大數量 的MCP裝置爲63個。 於第2圖所示之實施例，控制器3 0啓始資料從記憶 體裝置3 00之記憶體核心至記憶體裝置301之記憶體核心 的複製。待複製的區塊資料包含128頁。應注意的是，複 製128頁的說明僅爲說明用，區塊複製可爲單一位元的資 料至許多位元的資料。 G 於一實施例，記憶體裝置之頁緩衝器一次可儲存單一 頁的資料。因此，資料從記憶體裝置300至記憶體裝置 301的複製包含資料從記憶體裝置300之頁緩衝器至記憶 體裝置301之頁緩衝器的多個傳送。 於本範例的內容中，記憶體控制器3 0驅動共同地連 接的主時脈訊號304至菊鍊中的每一個記憶體裝置。每一 個記憶體裝置可具有相同的 tI〇L ( Input-to-Output Latency in clock cycles)，如圖所示。於此範例，記憶體 系統200包含四個序列連接的記憶體裝置，包含記憶體裝 -26- 200931266 置3 00、記憶體裝置301、記憶體裝置3 02、及記憶體裝置 3〇3 (例如HLNAND記憶體裝置）。然而，如前所述，記 憶體系統200可包含更多個記憶體裝置於個別的菊鍊中， 例如2 5 5個記憶體裝置或更多。 應注意的是，根據此處之實施例的記億體裝置200可 包含記憶體裝置之異質組（heterogeneous set)於個別的 菊鍊中。例如，記憶體系統200可包含不同類型的記憶體 0 裝置（例如DRAM、快閃記憶體等）之菊鍊。菊鍊中不同 類型的記憶體裝置可被使用以滿足不同目的。 於其他實施例，記憶體系統200可被組構以包含多個 菊鍊。例如，一個菊鍊（如圖所示）可包含一串多個記憶 體裝置，包含記憶體裝置3 00、記憶體裝置301、記憶體 裝置3 02、及記憶體裝置3 03，如圖所示。發源自控制器 30之另一獨立的菊鍊可包含另一組的記憶體裝置。爲了支 援透過第二菊鍊的通訊，控制器30可產生第二組的控制 D 及資料訊號（例如CS0、DS0、及Qn )，以實現第二菊 鍊中的複製操作。 第3圖爲顯示根據此處的實施例之與從來源記憶體裝 置至目的記憶體裝置之資料的複製相關聯之時序的詳細時 序圖。如圖所示，於時間T0，記憶體裝置300 (例如裝置 〇)接收“寫入組態暫存器”命令封包（Olh&FFH)及“寫入 資料封包”（〇lh)。當於該命令封包中之裝置位址（ DA = 01h)不匹配記億體裝置300之裝置位址時，記憶體 裝置300略過所接收的命令封包，並透過互連308及310 -27- 200931266 而繞過（bypass)該命令封包至下個記憶體裝置301 °詳 細的時序圖係顯示於第6圖。該寫入資料封包亦被繞過。 下表1爲寫入組態暫存器之範例定義。 表1 啦S· Φ 趙 mfc * _ • I 1 繞過寫入資料封包 (預設=去能） _ ：el 致能 1 RFU 所有其他組合 因應從控制器3 0透過記億體裝置3 00接收“寫入組態 暫存器”（Olh&FFH)命令封包及“寫入資料封包”（〇lh) 606，記憶體裝置301局部地啓動其繞道功能（bypass function )以致能該通過模式因爲該接收裝置位址（ 〇 DA = 0 1h )匹配其之裝置位址。然而，“寫入資料封包（ 〇lh) ”606沒有被繞道至位置607(例如裝置1之Qn輸出 )’因爲記憶體裝置301仍處於繞道去能模式。 在處理“寫入資料封包（Olh) ” 606之後，裝置301可 爲“繞道模式”。在發出此命令之前，該裝置301將在“繞 路去能模式”中。 於時間T 1 ’來源記憶體裝置3 00接收“頁讀取，’命令封 包（00h&0 0h&RA )並開始執行頁讀取操作，如所示者。 該頁讀取操作包含擷取儲存於記憶體裝置3 00的記憶體核 -28- 200931266 心之資料。於一實施例’此擷取一頁之時間期間爲2 0微 秒(microsecond ) ° 於時間T3，記憶體控制器30發出“叢發（burst )資 料載入開始”命令封包（〇lh&40h&CA)至記憶體裝置301 ，以設定記憶體裝置301至“寫入模式”，以接收來自記憶 體裝置300之資料。 於時間T5，記憶體裝置300接收控制器30所產生的 φ “叢發資料讀取”命令封包（〇〇h&2 0h&CA )。此命令啓始 於記憶體裝置3 00之頁緩衝器中的資料至記憶體裝置301 之頁緩衝器於路徑321的傳送。因此，在試圖傳送所擷取 的資料至一目的記憶體裝置前，符合頁讀取時間所需之20 微秒。 於時間T7，當DSI訊號被判斷提示（assert)從記憶 體控制器30至記憶體裝置3 00，記憶體裝置300開始透過 Qn針腳來輸出其頁緩衝器資料至記憶體裝置301。由於 〇 DSI及記憶體裝置301之Dn針腳係直接地連接至DSO及 記憶體裝置3 00之Qn針腳，故目的記憶體裝置301接收 進來的資料，以供儲存於其個別的頁緩衝器。於傳送期間 ，同形的（isomorphic)資料封包601及602 (例如頁資 料）係在時間T8及時間T1 0之間從記憶體裝置3 00被傳 送至記億體裝置301。來自記憶體裝置300之資料係儲存 於記憶體裝置301之頁緩衝器。 於時間T 1 1，記憶體控制器3 0通訊“頁程式化，，命令封 包（01h&6 0h&RA )至記憶體裝置301。此啓始待從頁緩 -29 - 200931266 衝器寫入至記憶體裝置301的核心儲存器之所接收的資料 之儲存。 以上第3圖之時序圖的說明顯示單一頁之資料從記憶 體裝置300至記憶體裝置301之傳送。此處理可被重覆於 與區塊複製操作相關聯之多個其他頁中的每一者° 在完成從一來源記憶體裝置至一目的記憶體裝置的一 整個區塊複製之後，控制器3 0可發出另一個“寫入組態暫 φ 存器”命令，以重設該繞過功能至一去能狀態。 第4圖爲顯示根據此處之實施例的區塊複製方法之範 例流程圖499。一般而言，如上所述，流程圖499顯示從 記憶體裝置3 00至目的記憶體裝置301之一範例區塊資料 複製，如第2圖所示。如後所述，要實現複製操作，控制 器30透過菊鍊鏈結（例如控制鏈結及資料鏈結）通訊， 以組構記憶體裝置並啓始該區塊複製。應注意的是，與後 續命令有關的所有値係以十六進位値（hex value)列出。 〇 於步驟700，對於每一目的位址，控制器30發出“寫 入組態暫存器”命令與對應的値（DA&FFh)及“寫入資料 封包”命令與對應的値0 1 h，以致能目的記憶體裝置3 〇〗之 繞過功能。繞過功能（例如通過模式）可根據表1中之値 來程式化。如前所述’繞過模式（例如訊號通過模式）可 被去能以達電源節省之目的。然而，於此區塊複製範例， 控制器3 0設定目的記憶體裝置3 〇丨至繞過致能模式（例 如通過致能）’以傳送“寫入資料封包，，至（及透過）菊鍊 中之下個記憶體裝置’使得“寫入資料封包”（其原始係來 -30- 200931266 自來源記憶體裝置300)最終將通過該菊鍊至記憶體控制 器30。應注意的是，若有數個目的裝置，控制器30將發 出命令至該等數個目的裝置以啓始區塊複製。 於步驟701，記憶體控制器30產生一“頁讀取”命令封 包與對應的値（DA & 00h)至來源記憶體裝置300。基於 收到此一命令，來源記憶體裝置3 00啓始頁資料從其記憶 體核心的指定位置至其對應的頁緩衝器之傳送。於一實施 0 例，此操作會花費20微秒以完成該傳送。 於步驟702，當來源裝置3 00執行一頁讀取操作時（ 或之後），記憶體控制器3 0發出一“叢發資料載入開始” 命令封包及對應的値（DA & 00h )至目的記憶體裝置301 ，使得目的記憶體裝置301進入“寫入模式”且係至少準備 好接收“寫入資料封包”（例如來自來源記億體裝置3 00之 資料）。 於一實施例，記憶體控制器30僅等待20微秒（或一 〇 些其他特定量的時間）以確保該頁讀取操作已被完成且一 資料傳送目前是可能的。 於步驟703，在來源記憶體裝置3 00之該頁讀取操作 完成之後，記憶體控制器3 0發出“叢發資料讀取”命令封 包及對應的値（DA & 20h)至第一記憶體裝置300。基於 收到此命令，第一記憶體裝置3 00進入“讀取模式”且係至 少準備好接收DSI判斷提示，其係發訊號以輸出記憶體裝 置300之頁緩衝器中的資料。 於步驟704，記憶體控制器30接著判斷提示DSI (對 -31 - 200931266 於將從記憶體裝置300傳送至記憶體裝置301之頁的長度 (例如8KB))。應再次注意的是，資料傳送的長度可爲 任何數量位元的資訊，例如單一位元至多位元。 於步驟705，基於DSI訊號的判斷提示或啓動’記憶 體裝置3 00啓始“讀取資料封包”之傳送，以傳送於記憶體 裝置300的頁緩衝器中之資料至目的記憶體裝置301的頁 緩衝器。 Q 於步驟706，目的記憶體裝置301接收“讀取資料封包 ”作爲“寫入資料封包”，因爲目的記憶體裝置301被設定 爲“寫入模式”且根據其DSI輸入訊號期待“寫入資料封包” 。因此，基於以上訊號，記憶體裝置300中的該頁資料係 於單一叢發資料傳送期間，自動地從來源記憶體裝置300 傳送至第二記憶體裝置3 0 1。 根據一實施例，以此方式之資料的傳送可被定義爲同 形的資料封包或同形的資料傳送，因爲這兩個不同類型的 φ 資料封包實際上係於相同的資料封包流中被傳送。 於如上所述之條理（vein )，此範例中所述之資料的 流係有益的，因爲其排除控制器30必需從來源記憶體裝 置擷取資料及儲存所擷取的資料至目的記憶體裝置。第2 圖詳細顯示節省時間的範例。例如，根據此處之實施例， 總區塊複製時間可爲39毫秒（millisecond)，而習知技 術需要額外10毫秒以傳送該資料至該控制器並接著從該 控制器至該目的記憶體裝置。 應注意的是’從一記憶體裝置複製資料至另一者之實 -32- 200931266 際傳送時間（例如3 9毫秒複製時間）將根據使用於個別 的記憶體系統的記憶體裝置之速度而變化。因此，已提及 上述之範例傳送速度僅爲例示用，完成一資料傳送的時間 會根據記億體速度及所屬技術領域中具有通常知識者所知 之額外的因素而變化。 於第4圖之步驟707，記憶體控制器30應用一可供選 擇的ECC (錯誤修正碼）操作至通過該菊鍊之從記憶體裝 U 置3 00至目的記憶體裝置301之該資料，以檢查是否有任 何位元錯誤在讀出一頁時發生。回想控制器3 0使用組態 命令以將記憶體裝置置於通過模式，其中從來源裝置複製 至目的裝置之資料沿著該菊鍊通過至控制器102以供檢查 〇 於步驟708，控制器30檢查從來源記憶體裝置傳送至 目的記憶體裝置之資料中是否有錯誤。若該ECC操作偵 測所傳送的資料中有錯誤，則流程前進至步驟709。 〇 於步驟7 09，控制器30組構目的記憶體裝置301以接 收來自控制器30之資料。 於步驟710，控制器30透過該菊鍊鏈結傳送該修正的 資料（例如來自控制器3 0中之ECC功能）至目的記憶體 裝置301之頁緩衝器。因此，控制器30修改於該頁緩衝 器中的資料。 於步驟708，在完成ECC操作及假設目的記憶體裝置 之頁緩衝器儲存的資料中初始沒有或不再有（initially were or no longer are )錯誤之後，流程前進至步驟71 1。 -33- 200931266 於步驟7 1 1，記憶體控制器3 0發出“頁程式化”命令封 包（DA & 60h)至目的記憶體裝置301。因應接收該命令 ，記憶體裝置301開始寫入該頁緩衝器中之資料至所選擇 的記憶體頁位置。 於步驟712，控制器30檢查是否有額外的資料要從來 源記憶體裝置複製至目的記憶體裝置。若有，則記憶體控 制器30執行步驟713，其必需對每一待複製之額外頁重複 φ 步驟701-7 12。待複製之頁數可爲任何値。於此範例，從 記億體裝置3 00複製至記憶體裝置301的資料有128頁。 若控制器3 0偵測到沒有額外的頁要複製，則控制器 3 0進行步驟7 1 4。 步驟714結束該範例區塊複製操作。於一實施例，控 制器102啓始一或多個寫人至與該等記憶體裝置相關聯之 個別的組態暫存器，以在完成時將該等記憶體裝置置於閒 置模式。 〇 第5圖爲記憶體系統之範例圖式，其中控制器40所 輸出的時脈係透過根據此處第二實施例之記憶體裝置串， 以序列菊鍊的方式連接。例如，控制器40以個別的時脈 訊號驅動記憶體裝置400，記憶體裝置401輸出一時脈訊 號至記憶體裝置401等。 菊鍊中的每一記憶體裝置可包含時脈同步器電路以調 整所接收的時脈訊號。於所示之實施例，記憶體裝置400 包含同步器電路510-1;記憶體裝置40 1包含同步器電路 510-2 ;記憶體裝置402包含同步器電路510-3 ;及記憶體 -34- 200931266

裝置403包含同步器電路510·4。應注意的是’時脈同步 器電路510所提供的功能性可由PLL (鎖相迴路）裝置、 DLL (延遲鎖定迴路）等或其他合適電路來提供。時脈同 步器的使用會降低存取時間。有關時脈同步器的更多說明 係描述於西元2007年3月12曰申請之美國臨時申請案第 60/894,246 號，其發明名稱爲 “APPARATUS AND METHOD FOR SYNCHRONIZING CLOCK IN SERIAL ❹ INTERCONNECTION CONFIGURATION OF SEMICONDUCTOR DEVICES”，其全部內容係倂入於此作 爲參考。 於此實施例，包含記憶體裝置400、記憶體裝置401 、記憶體裝置402、記憶體裝置403、及控制器40之記憶 體裝置串係以實際點對點序列方式於個別的裝置（CKI、 CKO )間連接。若操作頻率太高（例如數GHz )，則從控 制器1〇2至每一記憶體裝置之點對多點連接（p〇int t0 〇 multi-point connections)(如第2圖所示）會導致累積的 相位錯誤問題。內建於每一記憶體裝置之特殊同步電路（ 例如同步器電路510-1、510-2、510-3、及510-4)的使用 (如第5圖所示）會補償此問題。 第5圖所不之記憶體系統500的一般操作係類似第2 圖。然而，如前所述，記憶體系統中的每—記憶體裝置使 用一外部調整的PLL區塊，使得該叢發資料傳送時間會比 第2圖之記憶體系統2 0 0所提供者快上許多。例如，相較 於第2圖所示之記憶體系統2 〇 〇的3 9毫秒，對於記憶體 -35- 200931266 系統500所計算的區塊複製時間僅爲29 I 於本範例記憶體系統5 00的內容中， 互連404輸出時脈訊號CKO至記憶體裝j 入。記憶體裝置400包含一外部調整的相 ，以調整所接收的時脈，並於互連404-1 脈訊號CKO至記憶體裝置401。記憶體裝 部調整的相位鎖定迴路模組，以調整所接 φ 互連4 04-2產生一輸出的時脈訊號CKO 3 。記憶體裝置402包含一外部調整的相位 以調整所接收的時脈，並於互連404-3產 訊號CKO至記憶體裝置403。記憶體裝置 調整的相位鎖定迴路模組，以調整所接收 連404-4產生一輸出的時脈訊號CKO至控 第6 A圖爲根據此處之實施例的記憶 式，其支援從來源記憶體裝置至多個目的 Q 每一者之資料的分配。 於此區塊複製方法，該目的物包含多 基於控制器50以如上所述之方法發出至 令，來自來源記憶體裝置之第一頁資訊係 的記憶體位置，來自來源記憶體裝置之第 製至第二目的記憶體位置，來自來源記憶 資訊係被複製至第三目的記憶體位置等。 的區塊複製’控制器50與每一個記憶體 地安排部份的資料至不同記憶體裝置的指 I秒。 主控制器40於 置400之CKI輸 丨位鎖定迴路模組 產生一輸出的時 置401包含一外 收的時脈，並於 E記憶體裝置402 .鎖定迴路模組， .生一輸出的時脈 4〇3包含一外部 的時脈，並於互 :制器40。 體系統600之圖 記憶體裝置中的 個記憶體裝置。 記憶體裝置之命 被複製至第一目 二頁資訊係被複 體裝置之第三頁 爲了實現該分配 裝置通訊以準確 定位置之分配。 -36- 200931266 因此，區塊複製可包含從來源記憶體裝置傳送資料至菊鍊 中多個目的記憶體裝置中之每一者。 於一實施例，於一區塊中的該等頁爲連續頁之資訊。 控制器50啓始複製該資料之區塊的第一頁（例如頁〇)至 記憶體裝置501;該資料之區塊的第二頁（例如頁！）至 記憶體裝置502等。 根據此實施例，從一記憶體裝置複製一區塊至多個記 Q 憶體裝置所需的時間實質上會少於從一來源記憶體裝置複 製一區塊的資料至單一目的記憶體裝置所需的時間。例如 ’控制器50可在3 ·8毫秒內完成分配的區塊複製操作， 其實質上少於如第2及5圖所示完成一區塊複製所需的時 間。 第6Β圖爲顯示根據此處之實施例的從單一記憶體裝 置至多個記憶體裝置之資料的複製之範例流程圖699。 於步驟900，對於第一目的位址（例如目的記憶體裝 〇 置5 0 1 )，控制器5 0發出“寫入組態暫存器”命令及“寫 入資料封包”命令，以致能給定目的裝置之繞過功能。此 可經由傳送一廣播命令來達成。 於步驟9 0 1，記憶體控制器5 0發出一“頁讀取”命令 封包至給定來源記憶體裝置（例如記憶體裝置500 )。 於步驟902，記憶體控制器50發出一“叢發資料載入 開始”命令封包至目的記憶體裝置。 於步驟903’記億體控制器5〇發出“叢發資料讀取” 命令封包至該來源裝置（例如記憶體裝置500)。 -37- 200931266 於步驟904，記憶體控制器50接著判斷提示DSI (對 於將從記憶體裝置500傳送至給定目的裝置之頁的長度（ 例如8KB))。應再次注意的是，資料傳送的長度可爲任 何數量位元的資訊，例如單一位元至多位元。 於步驟905，基於DSI訊號的判斷提示或啓動，記憶 體裝置5 00啓始“讀取資料封包”之傳送，以傳送於記憶 體裝置5 00的頁緩衝器中之資料至目的記憶體裝置的頁緩 0 衝器（例如記憶體裝置5 0 1 )。 於步驟906，目的記憶體裝置接收“讀取資料封包” 作爲“寫入資料封包”並寫入至頁緩衝器（當繞過它時繼 續“讀取資料封包”）。 於步驟907，記憶體控制器50應用一 ECC (錯誤修 正碼）操作至通過該菊鍊之從記憶體裝置500至目的記憶 體裝置501之該資料。 於步驟908，控制器50檢查從來源記憶體裝置傳送至 〇 目的記憶體裝置之資料中是否有錯誤。若該ECC操作偵 測所傳送的資料中有錯誤，則流程前進至步驟9 0 9。 於步驟909，控制器5 0組構該目的記憶體裝置以藉由 發出叢發資料載入命令至該目的裝置而接收來自控制器50 之資料。 於步驟910，控制器50透過該菊鍊鏈結傳送該修正的 資料（例如來自控制器50中之ECC功能）至該目的記憶 體裝置之頁緩衝器。因此，控制器50修改於該頁緩衝器 中的資料。 -38- 200931266 於步驟908，在完成ECC操作及假設 之頁緩衝器儲存的資料中初始沒有或不再 程前進至步驟91 1。 於步驟9 1 1，記憶體控制器5 0發出“ 封包至該目的記憶體裝置。因應接收該命 體裝置開始寫入該頁緩衝器中之資料至所 位置。 0 於步驟9 1 2，控制器50檢查是否有額 源記憶體裝置複製至目的記憶體裝置。若 制器5 0執行步驟9 1 3，其必需對每一待複 步驟901-912。依此方式，控制器50可啓 體裝置至後續目的記憶體裝置之連續頁複 數可爲任何値。於此範例，從記億體裝置 個目的記憶體裝置的資料有128頁。 若控制器5 0偵測到沒有額外的頁要 〇 50進行步驟914。 第7圖爲顯示根據此處之實施例’於 的發出期間之於個別的記憶體裝置中的訊 DSI、DSO、CSI、CSO、Dn、及 Qn)之 注意的是，“命令及位址封包”包含裝置位: (CMD )、及/或位址（ADDR)資訊。如 憶體裝置解碼此資訊以識別該命令是否待 裝置所執行。下表2爲與命令及位址封包 義之範例。 目的記憶體裝置 有錯誤之後，流 頁程式化”命令 令，該目的記億 選擇的記憶體頁 外的資料要從來 有，則記憶體控 製之額外頁重複 始從該來源記憶 製。待複製之頁 500複製至128 複製，則控制器 命令及位址封包 號（例如時脈、 範例時序圖。應 吐（D A )、命令 前所述，該等記 由該接收記憶體 相關聯之位元定 -39- 200931266 表2命令及位址封包序列之範例 操作 第1位元組 第2位元組 頁讀取 DA 00h 用於複製之頁讀取 DA 10h 叢發資料讀取 DA 20h CA CA 叢發資料載入開始 DA 40h CA CA _ 叢發資料載入開始 DA 50h CA CA _ 頁程式化 DA 60h 區塊抹除位址輸入 DA 80h 頁對（page-pair)抹除位址輸入 DA 90h 抹除 DA AOh _ • 操作取消 DA COh _ _ 讀取狀態暫存器 DA FOh • _ _ 讀取裝置資訊暫存器 DA F4h _ • • 讀取組態暫存器 DA F7h • 華 _ 寫入組態暫存器 DA FFh _ _ (*DA =裝置位址；RA =列位址；CA =行位址） 第8圖爲顯示根據此處之實施例，於寫入資料封包的 〇 ❹ 發出期間之於記憶體裝置中的訊號（例如時脈、DSI、 DSO、CSI、CSO、Dn、及 Qn )之範例時序圖。應注意的 是，此範例中個別的記憶體裝置被設定至非通過模式（例 如繞過模式去能）以節省電源。因此，該資料封包不通過 該菊鍊的資料鏈結。 第9圖爲顯示根據此處之實施例，於寫入資料封包的 發出期間之於記憶體裝置中的訊號（例如時脈、DSI、 DSO、CSI、CSO、Dn、及Qn )之範例時序圖。應注意的 是，個別的記憶體裝置被設定至通過模式（例如繞過模式 致能），使得各別的記憶體裝置所接收的資料封包“通過’_ 該鏈結至一目的物（例如後續記憶體裝置或控制器）。因 -40- 200931266 此’該資料封包（至少對於個別的記憶體裝置）不通過（ get down through)該菊錬的資料鏈結。 第10圖爲顯示根據此處之實施例，於讀取資料請求 的發出期間之於記憶體裝置中的訊號（例如時脈、DSI、 DSO、CSI、CSO、Dn、及Qn)之範例時序圖。如圖所示 ’當個別的記憶體裝置經由DSI被置於讀取模式時，該記 憶體裝置啓始輸出資料至後續記憶體裝置。 Q 應注意的是’與第7-1〇圖描述相關聯的額外資訊可 參考西元2007年7月18日申請之美國專利申請案第 11/779,587 號，其發明名稱爲 “MEMORY VITH DATA CONTROL’’[Attorney Docket No. MOS07-02 ( 1 255-01 US-000-45 )]’且其全部內容係併入於此作爲參考。 第11圖爲根據此處的實施例之用於實現存取控制模 組140 (例如存取控制應用140-1及/或存取控制處理140-2)之個別的控制器102的範例架構之方塊圖。於一實施 ❹ 例，存取控制應用140-1可爲由控制器1〇2所執行之一序 列的指令，以實現此處所述之複製操作。於一實施例，存 取控制處理140-2重複由控制器102所提供之方法及/或功 能性（由於執行存取控制應用1 4 0 -1 )。 控制器1 02可爲經電腦化的裝置，例如數位訊號處理 器、電腦等，其執行指令以實現此處所述之控制操作。 應注意的是，以下敘述提供一基本實施例，其顯示如 何實現與存取控制模組1 40相關聯的功能性。應了解的是 ，實現存取控制模組140之實際組構可根據個別的應用而 -41 - 200931266 改變。例如’控制器1 02及對應的功能性可經由單獨的硬 體、軟體、或硬體及軟體的結合而實現。 於所示之實施例，本範例之控制器102包含互連111 ，其耦接系統1112至處理器1113。通訊介面1131致能控 制器1 02以接收輸入（例如請求）以對於記憶體裝置U 〇 執行區塊複製操作。 如圖所示，記憶體系統1 1 1 2係以支援存取控制之存 0 取控制應用140-1編碼，如上所述及以下所詳述者。根據 此處所述之不同實施例，存取控制應用140-1可被實現爲 軟體碼，例如資料及/或邏輯指令（例如儲存於記憶體或 令依電腦可讀取媒體（例如碟片）中之碼），其支援處理 功能性。於一實施例之操作期間，處理器1 1 1 3經由互連 111之使用來存取記憶體系統1112，以發動（launch)、 運作（run )、執行（execute )、解譯（interpret )或者 執行（perform) 存取控制應用1 4 0 -1之邏輯指令。存取 φ 控制應用1 40-1之執行產生處理功能性於存取控制處理 140-2。換句話說，存取控制處理140-2表示執行於控制器 102中的處理器1113內之存取控制模組140的一或多個部 份。 應了解的是，除了存取控制處理140-2實現如此處所 述之方法操作，此處之其他實施例包含存取控制應用140-1本身（亦即’不執行的（un-executed )或非執行的（ non-performing)邏輯指令及/或資料）。存取控制應用 140-1可被儲存於電腦可讀取媒體（儲存庫），例如軟碟 -42- 200931266 、硬碟、或光碟。根據其他實施例，存取控制應用140-1 亦可被儲存於記憶體類型系統，例如韌體、唯讀記憶體（ ROM )，或者是於此範例，例如記憶體系統1 1 1 2內（例 如隨機存取記憶體內）之可執行碼。 除了這些實施例，應注意的是，此處之其他實施例包 含於處理器1113中的存取控制應用140-1之執行，如存 取控制處理140-2。因此，所屬技術領域中具有通常知識 0 者將了解到，控制器102可包含其他處理及/或軟體及硬 體組件，例如控制硬體資源的分配及使用之作業系統。 存取控制模組1 40所支援的功能性現在將透過第1 2 圖之流程圖加以說明。 第12圖爲顯示根據此處之實施例的區塊複製操作之 範例流程圖1200的圖式。除了參考第12圖之流程圖1200 的步驟，其將參考第1圖中之記憶體系統1 00來說明。 於步驟1210，控制器102透過菊鍊控制鏈結150通訊 φ ，以組構多個菊鍊記憶體裝置之第一記憶體裝置（例如第 1B圖中之記億體裝置110-1)成爲用以輸出儲存於第一記 憶體裝置的資料之來源物。 如該範例之一替代物，應注意的是，控制器102可選 擇記憶體裝置11 0-M成爲來源記憶體裝置及記憶體裝置 110-1成爲目的記憶體裝置。於此一實施例，該資料將透 過控制器102被傳送至該目的物。 再次參考本範例，其中記憶體裝置1 1 0- 1爲該來源物 而記憶體裝置1 1 0-M爲該目的物，於步驟1 2 1 5，控制器 -43- 200931266 102透過菊鍊控制鏈結150通訊，以組構多個記 1 10之第二記憶體裝置（例如第1B圖中之記 1 10-M )成爲用以接收資料之目的物。 於步驟1 220，控制器102透過控制鏈結15〇 致能於通過多個連續的記憶體裝置110 (以菊錬 )之資料鏈結160的資料之通過。例如，控制器 介於來源記憶體裝置及目的記憶體裝置間的中間 0 置110至通過模式，使得來自記憶體裝置110-1 於資料鏈結1 60被傳送至該目的裝置。記憶體裝 一可被設定至通過模式，使得控制器1 0 2可監視 憶體裝置傳送至目的記憶體裝置之資料。 於步驟1 225 ’控制器102透過菊鍊控制鏈結 ，以啓始該資料從來源記憶體裝置110-1至該目 裝置1 10-M之傳送。 於步驟1230，控制器102透過監視該控制鏈 〇 以接收從來源記憶體裝置110-1至目的記憶體裝 之通過多個記憶體裝置110之資料。 於步驟1 235，控制器102施加一錯誤修正函 收的資料，以識別：是否從該第一記憶體裝置傳 二記憶體裝置之該資料具有一有關的錯誤。 於步驟1240，針對該接收的資料，根據該錯 數之施加，因應偵測該錯誤，在將該資料寫入核 之前，控制器102啓始於該第二記憶體裝置的緩 該資料的修正。 憶體裝置 憶體裝置 通訊，以 方式排列 102設定 記憶體裝 之資料可 置 110-M 從來源記 1 5 0通訊 的記憶體 結 150， 置 110-M 數至該接 送至該第 誤修正函 心記憶體 衝器中之 -44- 200931266 於步驟1 245，在修正於該緩衝器中之資料後，控制器 1 02與目的記憶體裝置1 1 0-M通訊，以將於個別頁緩衝器 中之資料寫入至與目的記憶體裝置Π 0-M相關聯之核心記 億體的指定記憶體位置。 對於所描述的實施例可做出特定應用及修改。因此， 以上所述之實施例僅爲例示用，而非限制用。 0 【圖式簡單說明】 第1A及1B圖爲根據此處的實施例之記億體系統的 範例方塊圖； 第2圖爲根據此處之第一實施例的記憶體系統之範例 方塊圖； 第3圖爲根據此處的實施例之用以實現區塊複製之範 例時序圖； 第4圖爲根據此處之實施例的範例流程圖，其說明由 〇 記憶體控制器所執行之一序列的步驟，用以從一記憶體裝 置複製資料至另一者； 第5圖爲根據此處之第二實施例的記憶體系統之範例 方塊圖； 第6 A圖爲根據此處之實施例的方塊圖，其說明範例 記憶體系統及一記憶體裝置至多個記憶體裝置的資料之複 製； 第6B圖爲根據此處之實施例的範例流程圖，其說明 由記憶體控制器所執行之一序列的步驟，用以從一記憶體 -45- 200931266 裝置複製資料至多個記憶裝置； 第7-10圖爲根據此處之實施例的範例時序圖，其說 明封包時序資訊； 第11圖爲根據此處的實施例之控制器的範例架構； 第12圖爲根據此處之實施例的範例流程圖，其說明 複製資料的方法。 Q 【主要元件符號說明】 3 0 :控制器 31 : ECC&緩衝器記憶體 40 :控制器 5 〇 :控制器 1〇〇 :記憶體系統 102 :控制器 109 :錯誤檢查模組 Q 11 〇 :記憶體裝置 11 〇 -1 :記憶體裝置 1 1 0 - 2 :記憶體裝置 1 1 0 - Μ :記憶體裝置 1 1 1 :互連 1 1 5 :記憶體 1 1 5 -1 :記億體 1 15-2 :記憶體 1 15-Μ :記憶體 -46 - 200931266 1 18-1 :緩衝器 1 1 8-2 :緩衝器 1 18-M :緩衝器 125-1 :控制與資料處理電路 125-2 :控制與資料處理電路 125-M :控制與資料處理電路 1 4 0 :存取控制模組 0 140-1 :存取控制應用 1 4 0 - 2 :存取控制處理 1 5 0 :控制鏈結 1 5 1 :通訊路徑 1 6 0 :資料鏈結 162 :通訊鏈結 200 :記憶體系統 205 :基板 φ 3 00 :記憶體裝置 3 0 1 :記憶體裝置 302 :記憶體裝置 3 03 :記憶體裝置 3 0 4 ·時脈訊號 305 :互連 306 :互連 307 :互連 308 :互連 -47- 200931266 309 :互連 3 10 :互連 31 1 :互連 3 12 :互連 3 1 3 :互連 3 14 :互連 3 1 5 :互連 © 316 :互連 3 1 7 :互連 3 1 8 :互連 3 1 9 :互連 3 2 1 :路徑 3 2 3 :菊鍊資料鏈結路徑 3 2 4 :路徑 400 :記憶體裝置 ❹ 401 :記憶體裝置 402 :記憶體裝置 403 :記憶體裝置 404 :互連 404-1 :互連 404-2 :互連 404-3 :互連 404-4 :互連 4 9 9 :流程圖 200931266 5 00 :記憶體裝置 5 0 1 :記憶體裝置 5 02 :記憶體裝置 503 :記憶體裝置 510:時脈同步器電路 5 1 0 -1 :同步器電路 510-1 :同步器電路 ❹ 510-2:同步器電路 510-2 :同步器電路 510-3 :同步器電路 5 1 0-3 :同步器電路 510-4 :同步器電路 510-4:同步器電路 6 0 1 :資料封包 602 :資料封包 0 604 :寫入資料封包 605 :寫入資料封包（被繞過） 606 :寫入資料封包（被繞過） 607 :寫入資料封包（未被繞過） 699 :流程圖 1 1 12 :系統 1 1 13 :處理器 1 1 3 1 :通訊介面 1 2 0 0 :流程圖 -49

Claims (1)

1. 200931266 十、申請專利範圍 1. 一種記憶體系統，包含= 複數個記憶體裝置，包含一第一記憶體裝置及一第二 記憶體裝置； 一控制器，該控制器及該等複數個記憶體裝置串聯， 以允許資料透過該等記憶體裝置傳遞，且該控制器係供： 組構該第一記憶體裝置成爲用以輸出儲存於該第 Q 一記憶體裝置之資料的一來源物； 組構該第二記億體裝置成爲用以接收該資料的一 目的物；及 啓始該資料從該第一記憶體裝置至該第二記憶體 裝置之傳送。 2. 如申請專利範圍第1項之記憶體系統，其中該控 制器係經組構以傳送一命令，供接收於該第一記憶體裝置 之一輸入，該第一記憶體裝置係經組構以輸出該命令至該 〇 第二記憶體裝置之一輸入。 3. 如申請專利範圍第1項之記憶體系統，其中該控 制器係經組構以將於一控制鏈結之一第一設置指令輸出， 該第一設置指令係經定址於該第一記憶體裝置，以組構該 第一記憶體裝置來從由該控制器所指定的該第一記憶體裝 置之一記憶體位置讀取該資料；及 其中該控制器係經組構以透過該第一記憶體裝置將於 該控制鏈結之一第二設置指令輸出至該第二記憶體裝置， 該第二設置指令係經定址於該第二記憶體裝置，以組構該 -50- 200931266 第二記憶體裝置以供執行一寫入至由該控制器所指定的該 第二記憶體裝置之一記憶體位置。 4. 如申請專利範圍第1項之記憶體系統，更包含一 鏈結，其致能該資料從該第一記憶體裝置，透過於該第一 記憶體裝置及該第二記憶體裝置間之一中間記憶體裝置， 至該第二記憶體裝置之傳送。 5. 如申請專利範圍第1項之記憶體系統，其中該控 0 制器係經組構以透過一鏈結來通訊一命令，以在該資料從 該第一記憶體裝置傳送至該第二記憶體裝置之後，啓始寫 入該資料至與該第二記憶體裝置有關之一記憶體位置。 6. 如申請專利範圍第1項之記憶體系統，更包含： 一資料鏈結，係通過該複數個記憶體裝置；及 其中該控制器係經組構以透過一控制鏈結來啓始通訊 ，以致能在該資料鏈結上傳遞該資料，該資料鏈結係自該 第一記憶體裝置通過該第二記憶體裝置而回到該控制器， Q 其中該控制器係經組構以當該資料從該第一記憶體裝 置傳送至該第二記憶體裝置時，監視及接收於該資料鏈結 之資料。 7. 如申請專利範圍第6項之記憶體系統，更包含： 一錯誤偵測器電路，係經組構以施加一錯誤修正函數 至於該控制器接收之該資料，該錯誤修正函數係經組構以 識別：是否從該第一記憶體裝置傳送至該第二記憶體裝置 之該資料具有一錯誤。 8. 如申請專利範圍第7項之記憶體系統，更包含： -51 - 200931266 一緩衝器，於該第二記憶體裝置中，供該資料被儲存 於與該第二記憶體裝置有關之一記憶體位置之前，暫時地 儲存該資料；及 其中該錯誤偵測電路係經組構以因應偵測該錯誤，在 將於該緩衝器中之資料寫入與該第二記憶體裝置有關之該 記憶體位置之前，透過該控制鏈結通訊來修正於該緩衝器 中之該資料。 0 9.如申請專利範圍第1項之記憶體系統，更包含： 一資料鏈結，係通過該等複數個記憶體裝置； 其中該複數個記憶體裝置包含一第三記憶體裝置； 其中該第三記憶體裝置係被組構爲另一目的物，供接 收該資料； 其中該第二記憶體裝置係經組構以儲存於該資料鏈結 接收之該資料，以及傳遞該資料鏈結接收之該資料至該第 三記憶體裝置；及 Q 其中該控制器在將該資料從該第一記憶體裝置傳送至 該第二記憶體裝置的同時，啓始於該資料鏈結之該資料從 該第一記憶體裝置至該第三記憶體裝置之傳送。 1 0 .如申請專利範圍第1項之記憶體系統，更包含： 一環連接資料鏈結，係透過該複數個記憶體裝置； 其中該複數個記憶體裝置包含一第三記憶體裝置； 其中該控制器係經組構以透過一鏈結來通訊，以啓始 傳遞自該第一記憶體裝置之於該資料鏈結之該資料的一第 一部份，以供於該第二記憶體裝置中之該資料之該第一部 -52- 200931266 份的儲存；及 其中該控制器係經組構以透過該鏈結來通訊，以啓始 傳遞自該第二記憶體裝置之於該資料鏈結之該資料的一第 二部份，以供於該第三記憶體裝置中之該資料之該第二部 份的儲存。 1 1 . 一種方法，包含： 透過通過複數個記憶體裝置之一環連接鏈結來通訊， Φ 以組構該複數個記憶體裝置之一第一記憶體裝置成爲用以 輸出儲存於該第一記憶體裝置之資料的一來源物； 透過該環連接鏈結來通訊，以組構該複數個記憶體裝 置之一第二記憶體裝置成爲用以接收該資料的一目的物； 及 透過該環連接鏈結來通訊，以啓始該資料從該第一記 憶體裝置至該第二記憶體裝置之傳送。 12.如申請專利範圍第1 1項之方法，其中透過該環 Q 連接鏈結來通訊以組構該第一記憶體裝置包含：傳送一命 令至該第一記憶體裝置之一輸入，該第一記憶體裝置輪流 輸出該命令至該環連接之該第二記憶體裝置之一輸入。 1 3 .如申請專利範圍第1 1項之方法，其中透過該環 連接鏈結來通訊以組構該第一記憶體裝置包含：輸出至少 一經定址於該第一記憶體裝置之設置指令於該環連接鏈結 ，以組構該第一記憶體裝置從該第一記憶體裝置之一記憶 體位置讀取該資料；及 其中透過該環連接鏈結來通訊以組構該第二記憶體 -53- 200931266 裝置包含：輸出至少一經定址於該第二記憶體裝置之設置 指令於該環連接鏈結，以組構該第二記憶體裝置以供執行 一寫入至該第二記憶體裝置之一記憶體位置。 14.如申請專利範圍第1 1項之方法，其中透過該環 連接鏈結來通訊以啓始該傳送包含：透過該環連接鏈結來 通訊以啓始於一資料鏈結之該資料的傳送，其從該第一記 憶體裝置，透過於該第一記憶體裝置及該第二記憶體裝置 φ 間之一中間記憶體裝置，至該第二記憶體裝置，而通過該 複數個記憶體裝置。 1 5 .如申請專利範圍第1 1項之方法，其中透過該環 連接鏈結來通訊，以啓始該資料從該第一記憶體裝置至該 第二記憶體裝置之傳送包含： 透過該環連接鏈結來通訊，以在該資料從該第一記憶 體裝置傳送至該第二記憶體裝置之後，啓始寫入該資料至 與該第二記憶體裝置有關之一記億體位置。 〇 16.如申請專利範圍第1 1項之方法，更包含： 透過該環連接鏈結來啓始通訊，以致能傳遞通過該複 數個記憶體裝置之一資料鏈結的該資料；及 監視該資料鏈結以接收通過該複數個記憶體裝置之該 資料。 17.如申請專利範圍第1 6項之方法，更包含： 施加一錯誤修正函數至該接收的資料，以識別：是否 從該第一記憶體裝置傳送至該第二記憶體裝置之該資料具 有一錯誤。 -54- 200931266 18. 如申請專利範圍第17項之方法，其中透過該環 連接鏈結來通訊，以啓始該資料之傳送使得該資料從該第 一記憶體裝置傳送至與該第二記億體裝置有關的一緩衝器 ，該方法更包含： 針對該接收的資料，根據該錯誤修正函數之施加，因 應偵測該錯誤，在將於該緩衝器中之資料寫入與該第二記 憶體裝置有關之一記憶體位置之前’啓始於該緩衝器中之 0 該資料的修正。 19. 如申請專利範圍第11項之方法，更包含： 透過該環連接鏈結來通訊’以將該複數個記憶體裝置 中之一第三記億體裝置組構爲另一目的物，以供從該第一 記憶體裝置接收該資料；及 其中透過該環連接鏈結來通訊以啓始該傳送包含：啓 始該資料從該第一記憶體裝置至該第三記憶體裝置之傳送 〇 〇 20.如申請專利範圍第11項之方法’更包含： 透過該環連接鏈結來通訊’以將該複數個記憶體裝置 中之一第三記憶體裝置組構爲另一目的物’以供從該第一 記憶體裝置接收該資料；及 其中透過該控制鏈結來通訊以啓始該資料之傳送包含 透過該環連接鏈結來通訊以啓始來自該第一§己憶 體裝置之該資料的一第一部份於該第二記憶體裝置中之一 記憶體位置的儲存；及 -55- 200931266 透過該環連接鏈結來通訊以啓始來自該第一記憶 體裝置之該資料的一第二部份於該第三記憶體裝置中之一 記憶體位置的儲存。 21. 一種記億體裝置，包含： 記憶體，用以儲存資料； 一輸入，供從一上游記億體裝置接收資料； 一輸出，供傳送資料至一下游記憶體裝置；及 0 於該輸入及該輸出間之電路’該電路係經組構以從一 遠端來源接收組態命令，並根據該遠端來源之一對應模式 的選擇而擷取儲存於該記憶體之該資料’供該輸出傳送至 該下游記憶體裝置。 22. 如申請專利範圍第21項之記憶體裝置，其中該 電路係經組構以根據一對應模式的選擇，監視該輸入，並 接收來自該上游記憶體裝置之資料，供該輸出傳送至該下 游記憶體裝置。 φ 23.如申請專利範圍第21項之記憶體裝置，其中該 輸入爲一第一輸入且該輸出爲一第一輸出，該記憶體裝置 更包含： 一第二輸入，係經組構以接收來自該上游記憶體裝置 之命令； 一第二輸出，係經組構以將該等接收的命令傳送至該 下游記憶體裝置；及 於該第二輸入及該第二輸出間之解碼電路，該解碼電 路係經組構以從該第二輸入傳送該等接收的命令至該第〜 -56- 200931266 輸出，並識別該等接收的命令中之何者係經定址於該記憶 體裝置供執行。 24. 一種記憶體裝置，包含： 記憶體，用以儲存資料； 一緩衝器； 一輸入，供從一上游記憶體裝置接收資料； 一輸出，供傳送資料至一下游記憶體裝置；及 0 於該輸入及該輸出間之電路，該電路係經組構以從一 遠端來源接收組態命令，並根據該遠端來源之一對應模式 的選擇而監視該輸入，並接收來自該上游記憶體裝置之資 料，供儲存於該緩衝器。 25 . —種電腦可讀取媒體，具有指令儲存於其中，該 電腦可讀取媒體包含： 供透過通過複數個記憶體裝置之一環連接鏈結來通訊 ，以組構該複數個記憶體裝置之一第一記憶體裝置成爲用 〇 以輸出儲存於該第一記憶體裝置之資料的一來源物之指令 > 供透過該鏈結來通訊，以組構該複數個記憶體裝置之 一第二記憶體裝置成爲用以接收該資料的一目的物之指令 :及 供透過該環連接控制鏈結來通訊，以啓始該資料從該 第一記憶體裝置至該第二記憶體裝置之傳送之指令。 -57-