MX2013007360A - Arquitectura de comunicaciones para proporcionar comunicacion de datos, sincronizacion y deteccion de fallas entre modulos aislados. - Google Patents

Abstract

Un sistema electrónico incluye un módulo maestro que tiene una primera unidad de control, la primera unidad de control teniendo una o más interfases en serie, la primera unidad de control siendo programada para dar salida a una primera señal de datos y una primera señal de reloj a través de una o más de las interfases en serie, y un módulo esclavo que tiene una segunda unidad de control, la segunda unidad de control teniendo una segunda interfase en serie. El módulo esclavo recibe la primera señal de reloj a través de la segunda interfase en serie, y la segunda unidad de control está programada para verificar el módulo esclavo para una condición de falla y dar salida a una segunda señal de reloj a través de la segunda interfase en serie, la cual es (i) igual a la primera señal de reloj si una condición de falla en el módulo esclavo no es detectada, y (ii) una señal de reloj modificada teniendo un formato predeterminado a través de la segunda interfase en serie si una condición de falla en el módulo esclavo es detectada.

Description

ARQUITECTURA DE COMUNICACIONES PARA PROPORCIONAR COMUNICACION DE DATOS, SINCRONIZACION Y DETECCION DE FALLAS ENTRE MODULOS AISLADOS REFERENCIA CRUZADA A SOLICITUDES RELACIONADAS Esta solicitud reclama prioridad bajo 35 U.S.C. § 119(e) para la Solicitud de Patente de E.U.A. provisional No. 61/426,081, titulada "Arquitectura de Comunicación para Convertidor de Energía de Niveles Múltiples" y presentada el 22 de diciembre, 2010, cuyos contenidos se incorporan aquí para referencia.

ANTECEDENTES DE LA INVENCION 1. Campo de la Invención La presente invención pertenece a un sistema electrónico (tal como, sin limitación, un inversor de energía de niveles múltiples o un extremo frontal activo) que emplea múltiples módulos (en donde cada módulo puede incluir una o más tarjetas de circuito impreso (PCB) y/u otros componentes electrónicos) y, en particular, una arquitectura de comunicaciones para proporcionar comunicación de datos, sincronización y detección de falla entre módulos aislados en tal como un sistema electrónico. 2. Descripción de la Técnica Relacionada Es bien conocido un número de diferentes módulos/sistemas de conversión de energía para convertir energía de una forma a otra. Por ejemplo, un inversor de energía de niveles múltiples es un dispositivo electrónico de energía que está estructurado para producir formas de onda AC a partir de un voltaje de entrada DC. Como otro ejemplo, un extremo frontal activo (también denominado un rectificador controlable) es un dispositivo electrónico de energía en donde se convierten formas de onda AC a voltajes DC. Tales módulos/sistemas de conversión de energía s e utilizan en una gran variedad de aplicaciones, tales como, sin limitación, impulsos de motor de velocidad variable, y frecuentemente requieren mayor cronometraje altamente sincronizado a través de enlaces de comunicación del sistema y/o respuesta de falla rápida entre enlaces en el sistema.

Muchos sistemas electrónicos industriales actuales emplean comunicaciones de datos asincrónicos (en donde no se emplea ningún reloj en serie (SCLK)) y requieren interfases y topologías físicas. Estas topologías asincrónicas requieren una de las siguientes soluciones para proporcionar sincronización: (i) mensajes de fecha de registro, que requieren tiempo de hardware y procesamiento dedicado, o (ii) una línea de comunicación completamente separada utilizada únicamente para sincronización (que agrega conexiones adicionales tales como fibras ópticas adicionales).

Muchos sistemas actuales utilizan el método de fecha de registro para m antener la sincronización. Un ejemplo de c aso es la especificación de IEEE 1588 que p ermite la sincronización a través de redes de Ethernet. El estándar requiere que hardware de fecha de registro especializado se incluya en cada sistema de Ethernet de nodo. Además, un concentrador/conmutador central también puede agregarse al sistema para satisfacer la topología de estrella de Ethernet estándar. Aunque únicamente son necesarias dos fibras ópticas para cada módulo para implementar tal sistema, el concentrador/conmutador central también necesitaría dos fibras ópticas. Desafortunadamente, los concentradores/conmutadores de Ethernet de fibra óptica no son tan comunes o económicos como sus contrapartes de cobre. Los lados inferiores adicionales incluyen sacrificar algo del ancho de banda de comunicación para proporcionar tiempo para que se transmitan mensajes de sincronización.

Además, un sistema de EtherCAT® bien conocido es una variante de la especificación IEEE 1588 en donde la sincronización se hace únicamente en hardware, y se utiliza una topología de anillo en lugar de la de estrella. No se requieren conmutadores, si no que cada módulo debe tener dos trayectorias de datos para proporcionar información de viaje redondo, que es necesaria para la sincronización. Estas dos trayectorias de datos requieren de cuatro transceptores de fibra por módulo (2 pares Rx/Tx). También, el circuito integrado (IC) de interfase de hardware EtherCAT® requerido añade costo adicional y esfuerzo de integración.

Ninguna de las soluciones de comunicación estándares parece proporcionar una forma dedicada para marcar una falla rápidamente sin enviar un mensaje de datos especifico (observar que enviar un mensaje de datos de falla no es deseable ya que el mensaje debe recibirse y descodificarse completamente antes que puedan ocurrir acciones de falla, lo que lleva a un desempeño de detección relativamente lento). La forma común de proporcionar una línea de falla rápida ha sido para proporcionar una línea saludable dedicada que cualquier nodo en el sistema puede jalar hacia abajo cuando se detecta un problema. El problema con tal sistema es que requiere de una interfase de fibra adicional que no sea parte del esquema de comunicación real.

De esa forma, existe una necesidad de una arquitectura de comunicación que proporcione una forma eficiente para comunicar datos e información de sincronización que pueda emplearse en un sistema electrónico tal como, sin limitación, un módulo/sistema de conversión de energía (por ejemplo, un inversor de energía de niveles múltiples o un extremo frontal activo).

BREVE DESCRIPCION DE LA INVENCION En una modalidad, se proporciona un sistema electrónico, tal como, sin limitación, un inversor de energía de niveles múltiples que forma parte de un impulso de motor. El sistema incluye un módulo maestro que tiene una primera unidad de control, la primera unidad de control tiene una o más primeras interfases en serie (por ejemplo, interfases SPI), la primera unidad de control está programada para enviar una primera señal de datos y una primera señal de reloj a través de una o más de las primeras interfases en serie, y un módulo esclavo que tiene una segunda unidad de control, la segunda unidad de control tiene una segunda Interfase en serie (por ejemplo, una interfase SPI). El módulo esclavo recibe la primera señal de reloj a través de la segunda interfase en serie, y la segunda unidad de control está programada para verificar el módulo esclavo para una condición de falla y enviar una segunda señal de reloj a través de la segunda interfase en serie que es (i) la misma que la primera señal de reloj si no se detecta una condición de falla en el módulo esclavo, y (ii) una señal de reloj modificada que tiene un formato predeterminado si se detecta una condición de falla en el módulo esclavo.

En otra modalidad, se provee un método para proporcionar información de sincronización e información de detección de falla en un sistema electrónico. El método incluye generar una primera señal de datos y una primera señal de reloj en un módulo maestro del sistema electrónico, el módulo maestro tiene una o más primeras interfases en serie, y enviar la primera señal de datos y la primera señal de reloj desde el módulo maestro a través de una o más primeras interfases en serie. El método además incluye recibir la primera señal de reloj a través de una segunda interfase en serie de un módulo esclavo del sistema electrónico, y verificar el módulo esclavo para una condición de falla en el módulo esclavo. Finalmente, el método incluye, en respuesta a recibir la señal de reloj en el módulo esclavo, enviar una segunda señal de reloj a través de la segunda interfase en serie al módulo maestro o un módulo esclavo adicional del sistema electrónico que e s (i) el mismo que la primera señal de reloj si no se detecta una condición de falla en el módulo esclavo, y (ii) una señal de reloj modificada que tiene un formato predeterminado si se detecta una condición de falla en el módulo esclavo.

Estos y otros objetos, aspectos, y características de la presente invención, así como los métodos de operación y funciones de los elementos relacionados de estructura y la combinación de partes y economías de fabricación, se harán más evidentes al considerar la siguiente descripción y las reivindicaciones anexas con referencia a los dibujos anexos, los cuales forman una parte de esta especificación, en donde números de referencia similares designan partes correspondientes en las varias figuras. Sin embargo, se debe entender expresamente, que los dibujos son para el propósito de ilustración y descripción únicamente y que no se pretenden como una definición de los límites de la invención.

BREVE DESCRIPCION DE LOS DIBUJOS La Figura 1 es un diagrama esquemático de un sistema electrónico que implementa una arquitectura de comunicaciones de la presente invención de acuerdo con una modalidad ilustrativa particular, no limitante; La Figura 2 es un diagrama esquemático del módulo maestro que forma parte del sistema electrónico de la Figura 1 de acuerdo con una modalidad ilustrativa; La Figura 3 es un diagrama esquemático del módulo esclavo que forma parte del sistema electrónico de la Figura 1 de acuerdo con una modalidad ilustrativa; La Figura 4 muestra una señal de reloj oscilante empleada en un esquema SPI discontinuo como puede utilizarse para implementar la presente invención; La Figura 5 muestra una señal de reloj oscilante modificada empleada en la presente invención para indicar fallas; La Figura 6 es un diagrama esquemático de un sistema electrónico que implementa una arquitectura de comunicaciones de la presente invención de acuerdo con una modalidad ilustrativa alternativa, particular, no limitante; La Figura 7 es un diagrama esquemático de un módulo maestro que forma parte del sistema electrónico de la Figura 6 de acuerdo con una modalidad ilustrativa; La Figura 8 es un diagrama esquemático de un sistema electrónico que implementa una arquitectura de comunicaciones de la presente invención de acuerdo con otra modalidad ilustrativa alternativa, particular, no limitante; La Figura 9 es un diagrama esquemático del módulo maestro que forma parte del sistema electrónico de la Figura 8 de acuerdo con una modalidad ilustrativa; y La Figura 10 es un diagrama esquemático de un sistema electrónico que implementa una arquitectura de comunicaciones de la presente invención de acuerdo incluso con otra modalidad ilustrativa alternativa, particular, no limitante.

DESCRIPCION DETALLADA DE MODALIDADES ILUSTRATIVAS Como se utiliza aquí, la forma singular de "un", "uno", " una" y "el", "la" incluyen referencias plurales a menos que el contexto claramente lo indique de otra forma. Como se utiliza aquí, la declaración que dos o más partes o componentes están "acoplados" debe significar que las partes están unidas u operan en conjunto ya sea directa o indirectamente, es decir, a través de una o más partes o componentes intermedios, siempre y cuando ocurra un enlace. Como se utiliza aquí, "directamente acoplado" significa que dos elementos están directamente en contacto entre sí. Como se utiliza aquí, "fijamente acoplado" o "fijo" significa que dos componentes están acoplados para moverse como uno mientras se mantiene una orientación constante con relación uno al otro.

Como se utiliza aquí, la palabra "unitario" significa un componente que es creado como una pieza o unidad individual. Es decir, un componente que incluye piezas que se crean separadamente y están acopladas juntas como una unidad no es un componente o cuerpo "unitario". Como se emplea aquí, la declaración que dos o más partes o componentes "se acoplan" uno al otro debe significar que las partes ejercen una fuerza entre sí ya sea directamente o a través de una o más partes o componentes intermedios. Como se emplea aquí, el término "número" debe significar uno o a un entero mayor que uno (es decir, una pluralidad).

Las frases direccionales aquí utilizadas, tales como, por ejemplo y sin limitación, superior, inferior, izquierdo, derecho, arriba, abajo, frontal, posterior y derivados de los mismos, se refieren a la orientación de los elementos mostrados en los dibujos y no son limitantes de las reivindicaciones a menos que se mencione aquí expresamente.

La presente invención, en la modalidad ilustrativa, proporciona una arquitectura de comunicaciones que puede utilizarse para comunicaciones de módulo a módulo en un sistema electrónico (en donde cada módulo puede incluir, por ejemplo y sin limitación, una o más tarjetas de circuito impreso (PCB) y/u otros componentes electrónicos). En una modalidad no limitante, particular, la arquitectura se emplea en un inversor de energía de niveles múltiples implementado utilizando múltiples módulos. Por ejemplo, y sin limitación, la Solicitud Provisional de E.U.A. No. 61/426,051, presentada el 22 de diciembre, 2010, y la Solicitud Provisional de E.U.A. No. 61/501,876, presentada el 28 de junio, 2011, cada una cedida por el apoderado de la presente invención y titulada "Disposición Mecánica de un Circuito de Convertidor de Energía de Niveles Múltiples", describen disposiciones mecánicas alternativas particulares para un inversor de energía de niveles múltiples, y se entenderá que la arquitectura de comunicaciones aquí puede emplearse con tales disposiciones de inversor de energía de niveles múltiples. Las descripciones de las Solicitudes Provisionales de E.U.A. Nos. 61/426,051 y 61/501,876, y la Solicitud de Patente de E.U.A. Serie No. , presentada en la misma fecha con ésta y que reclama prioridad bajo 35 U.S.C. § 119(e) a las solicitudes provisionales que se acaban de identificar, se incorporan aquí para referencia en su totalidad. Un número de otras topologías para implementar un inversor de energía de niveles múltiples también es bien conocido, incluyendo la topología sujetada de punto neutral (NPC), la topología de capacitor volador (FC) y la topología de puente H, se entenderá que la arquitectura de comunicaciones aquí descrita puede emplearse con cualquiera de tales topologías, o cualquier otra topología conocida o desarrollada en lo sucesivo que puede utilizarse para implementar un inversor de energía de niveles múltiples. En otra modalidad particular, no limitante, la arquitectura se emplea en un extremo frontal activo implementado utilizando múltiples módulos cada uno puede incluir, por ejemplo y sin limitación, una o más PCB y/u otros componentes electrónicos.

La arquitectura de comunicaciones aquí descrita es, en la modalidad ilustrativa, una mejora del protocolo sincrónico de interfase periférica en serie estándar (SPI) ampliamente conocido, que requiere tanto una señal de reloj de sistema (SCLK) y una señal de datos que se van a transmitir juntos. En la modalidad ilustrativa, y como se describió en mayor detalle aquí, los enlaces de comunicaciones se forman utilizando medios de fibra óptica y la señal de reloj se utiliza para múltiples propósitos, principalmente para sistemas de sincronización y detección de falla rápida.

Además, en la arquitectura de comunicaciones aquí descrita, los módulos se configuran en una disposición de esclavo múltiple, maestro individual, como un dominio de difusión. Esto permite que la SPI elimine la señal NSS (selección esclava), ahorrando consecuentemente una fibra y reduciendo complejidad (NSS puede jalarse hacia arriba con hardware, o deshabilitarse dentro del software). En la modalidad ilustrativa, mostrada en la Figura 1 y descrita aquí con detalle, los módulos se disponen en una topología de cadena tipo margarita (aunque otras topologías, tales como una topología de estrella o de cadena de estrella y de tipo margarita, también son posibles y se describen en otra parte aquí como alternativas) en donde cada módulo actúa como un repetidor de fibra, y en donde las señales ópticas recibidas se convierten a señales eléctricas. Las señales eléctricas se verifican mediante un microcontrolador y se retransmiten al siguiente módulo en la cadena como señales ópticas. Esto crea un dominio de difusión simple, pero a costo del retraso de propagación de las conversiones ópticas a eléctricas. Como se describe con mayor detalle, cada módulo esclavo tendrá un microcontrolador y una SPI con circuito de soporte para recibir SCLK y señales de datos (ClkDentro y DatosDentro) y para transmitir el SCLK y señales de datos (ClkFuera y DatosFuera). También, la SPI tendrá asociada con ella dos convertidores ópticos a eléctricos RX para convertir las señales ClkDentro y DatosDentro ópticas recibidas a señales eléctricas y dos convertidores ópticos a eléctricos TX para convertir señales eléctricas ClkFuera y DatosFuera en el módulo a señales ópticas que pueden transmitirse al siguiente módulo a través del enlace de fibra. El microcontrolador en cada módulo tiene la capacidad de agregar datos de retroalimentación a la señal de DatosFuera.

Además, al utilizar un esquema de comunicaciones SPI discontinuo en la arquitectura de comunicaciones, la señal SCLK se utiliza para sincronización y para comunicación de detección de falla. En particular, en una ¡mplementación ilustrativa, la SPI discontinua detiene la transmisión de la señal oscilante SCLK durante cantidades cortas de tiempo entre mensajes. Esto aparecerá como un espacio bajo lógico en la señal SCLK que puede detectarse por los módulos. Además, el microcontrolador está programado para, en el caso que se detecte una condición de falla en el módulo, jalar la señal SCLK alta y transmitir esa señal alta de lógica en lugar de la señal SCLK que se recibe para indicar una falla a otros módulos. Cada módulo verificará continuamente la señal SCLK y buscará espacios en la señal oscilante. Si se detecta un espacio, el nivel de lógica s e mide para determinar si el espacio es una señal de sincronización o una señal de falla. Se entenderá que las asignaciones de espacio alto de lógica contra bajo de lógica (sincronización contra falla) es un esquema de comunicación SPI discontinuo que puede ser arbitrario siempre y cuando el sistema completo sea consistente en su uso. En otras palabras, en una implementación alternativa de un esquema de comunicaciones SPI discontinuo, la lógica alta puede utilizarse para sincronización y la lógica baja puede utilizarse para falla. Para propósitos ilustrativos, en las modalidades ilustrativas aquí descritas, la implementación anterior (lógica baja para sincronización y lógica alta para falla) se utiliza, pero esto no significa que sea limitante.

La Figura 1 es un diagrama esquemático de un sistema electrónico 2 que implementa la arquitectura de comunicaciones de la presente invención de acuerdo con una modalidad ilustrativa particular, no limitante. Como se observa en la Figura 1, el sistema electrónico 2 incluye un módulo maestro 4 y un número de módulos esclavos 6 dispuestos en una configuración de cadena tipo margarita. El módulo maestro 4 y los módulos esclavos 6 cada uno se describen con detalle a continuación. En la modalidad ilustrativa ilustrada, el sistema electrónico 2 incluye tres módulos esclavos 6 etiquetados 6A, 6B, y 6C. Se entenderá, sin embargo, que esto se pretende ser solamente ilustrativo, y que el sistema electrónico 2 puede incluir uno, dos o cuatro o más módulos esclavos 6 dentro del alcance de la presente invención.

El módulo maestro 4 y los módulos esclavos 6A, 6B, y 6C están configurados para comunicarse entre sí ópticamente, y de esa forma acoplarse entre sí en la configuración de cadena tipo margarita de la Figura 1 a través de una pluralidad de cables de fibra óptica 8. En particular, como se observa en la Figura 1, el módulo maestro 4 tiene dos salidas de datos ópticas, DatosFuera y ClkFuera, y dos entradas de datos ópticas, DatosDentro y ClkDentro. Similarmente, cada módulo esclavo 6 tiene dos salidas de datos ópticas, DatosFuera y ClkFuera, y dos entradas de datos ópticas, DatosDentro y ClkDentro. Como se observa en la Figura 1, los DatosFuera y ClkFuera del módulo maestro 4 están acoplados a la DatosDentro y ClkDentro, respectivamente, del módulo esclavo 6A mediante cables de fibra óptica 8A y 8B, los DatosFuera y ClkFuera del módulo esclavo 6A están acoplados a la DatosDentro y ClkDentro, respectivamente, del módulo esclavo 6B mediante cables de fibra óptica 8D y 8C, la DatosFuera y ClkFuera del módulo esclavo 6B están acoplados a la DatosDentro y ClkDentro, respectivamente, del módulo esclavo 6C mediante cables de fibra óptica 8F y 8E, y los DatosFuera y ClkFuera del módulo esclavo 6C están acoplados a los DatosDentro y ClkDentro, respectivamente, del módulo maestro 4 a través de cables de fibra óptica 8H y 8G.

Haciendo referencia ahora a la Figura 2, se describirá la estructura del módulo maestro 4 de acuerdo con la modalidad ilustrativa. El módulo maestro 4 comprende una o más tarjetas de circuito impreso que tienen un número de componentes proporcionados ahí. Más específicamente, el módulo maestro 4 incluye una unidad de control 10, tal como, sin limitación, un microprocesador, un microcontrolador, una disposición de acceso programable de campo (FPGA), o algún otro dispositivo de procesamiento adecuado. La unidad de control 10 incluye dos interfases SPI, SPI1 y SPI2. SPI1 está configurada para operar en modo maestro e incluye una salida DatosFuera SPI1 (por ejemplo, terminal/línea) 12 y una salida de ClkFuera SPI1 (por ejemplo, una terminal/línea) 14. Como se describe con detalle aquí en otra parte, la unidad de control 10 está estructurada para generar una señal de datos maestra y una señal de reloj maestra y enviar esas señales en la salida de DatosFuera SPI1 12 y salida de ClkFuera SPI1 14, respectivamente. SPI2 está configurado para operar en modo esclavo e incluye una entrada de DatosDentro SPI2 (por ejemplo, una terminal/línea) 16 y una entrada de ClkDentro SPI2 (por ejemplo, una terminal/línea) 18. Como también se describe con detalle en otra parte, la unidad de control 10 está estructurada para recibir una señal de datos y una señal de reloj del módulo esclavo 6C en la entrada de DatosDentro SPI2 16 y entrada de ClkDentro SPI2 18, respectivamente.

El módulo maestro 4 además incluye dos convertidores eléctricos a ópticos (E/O) 20A, 20B. Como se observa en la Figura 2, el convertidor E/O 20A recibe la señal de datos maestra en forma eléctrica ("DatosFuera Eléctrica") y la convierte en forma óptica ("DatosFuera Opticos"). Esa señal óptica se transmite en el cable de fibra óptica 8A (Figura 1). Similarmente, el convertidor E/O 20B recibe la señal de reloj maestra en forma electrónica ("ClkFuera Eléctrico") y la convierte a forma óptica ("ClkFuera Optica"). Esa señal óptica se transmite en el cable de fibra óptica 8B (Figura 1).

El módulo maestro 4 también incluye dos convertidores ópticos a eléctricos (O/E) 22A, 22B. Como se observa en la Figura 2, el convertidor O/E 22A recibe la señal de datos del módulo esclavo 6C en forma electrónica ("DatosDentro Opticos") a través del cable de fibra óptica 8H, los convierte a forma electrónica ("DatosDentro Eléctricos") y los proporciona a la entrada de DatosDentro SPI2 16. Similarmente, el convertidor O/E 22B recibe la señal de reloj del módulo esclavo 6C en forma óptica ("ClkDentro Optico") a través del cable de fibra óptica 8G, lo convierte a la forma eléctrica ("ClkDentro Eléctrico") y lo proporciona a la entrada ClkDentro SPI2 18.

Haciendo referencia ahora a la Figura 3, se describirá la estructura del módulo esclavo 6 (por ejemplo, 6A, 6B, y 6C) de acuerdo con la modalidad ilustrativa. El módulo esclavo 6, similar al módulo maestro 4, en la modalidad no limitante, ilustrativa, comprende una o más tarjetas de circuito impreso que tienen un número de componentes ahí proporcionados. Más específicamente, el módulo esclavo 6 incluye una unidad de control 24, tal como, sin limitación, un microprocesador, un microcontrolador, un FPGA, o algún otro dispositivo de procesamiento adecuado. La unidad de control 24 incluye una interfase SPI que está configurada para operar en modo esclavo. Esa interfase SPI incluye una entrada de DatosDentro SPI (por ejemplo, una terminal/línea) 26, una salida de DatosFuera SPI (por ejemplo, una terminal/línea) 28, y una entrada de ClkDentro SPI (por ejemplo, una terminal/línea) 30. La unidad de control 24 además incluye una entrada de cronómetro 32 para un cronómetro interno, una salida de selección de multiplexor 34, y una salida de habilitación de salida de memoria intermedia 40, cuyos propósitos cada uno se describe a continuación.

El módulo esclavo 6 también incluye un convertidor O/E 42A que recibe una señal de datos óptica ("DatosDentro Opticos") que se recibe en la entrada de datos ópticos ("DatosDentro") del módulo esclavo 6 y convierte esa señal óptica en una señal eléctrica ("DatosDentro Eléctricos"). El módulo esclavo 6 además incluye un segundo convertidor O/E 42B que recibe una señal de reloj óptica ("ClkDentro Optico") que se recibe en la entrada de reloj óptica ("ClkDentro") del módulo esclavo 6 y convierte esa señal óptica en una señal eléctrica ("ClkDentro Eléctrica").

Además, como se observa e n la Figura 6, el módulo esclavo 6 incluye un multiplexor 2 a 1 (MUX) 46 y una memoria intermedia habilitada 48. La función de cada uno de estos componentes se describe con detalle a continuación.

Como se observa en la Figura 3, la señal de DatosDentro Eléctrica se proporciona tanto a la entrada de DatosDentro SPI 26 de la unidad de control 24 como a la primera entrada del MUX 46. La segunda entrada de MUX 46 se acopla a la salida de DatosFuera SPI 28 de la unidad de control 24. Además, la salida de selección de multiplexor 34 de la unidad de control 24 se proporciona a la entrada de selección del MUX 46 para que la unidad de control 24 pueda determinar/seleccionar cual de las dos entradas MUX (DatosDentro Eléctricos o DatosFuera SPI) se ingresa mediante el MUX 46 como la señal de "DatosFuera Eléctricos".

Como también se observa en la Figura 3, la señal ClkDentro Eléctrica se proporciona a tres lugares, principalmente entrada ClkDentro 30 de la unidad de control 24, entrada de cronómetro 32 de la unidad de control 24, y a la primera entrada de la memoria intermedia 48. Si la salida de activación de salida de memoria intermedia 40 de la unidad de control 24 se hace activa, la señal ClkDentro Eléctrica se enviará mediante la memoria intermedia 48. Si la salida de activación de la salida de multiplexor 40 de la unidad de control 24 se hace inactiva, se provocará que la memoria intermedia 48 se envíe a un estado de lógica predeterminado, que es una lógica alta en la modalidad ilustrativa. El propósito de esto se describe aquí en otra parte.

Finalmente, el módulo esclavo 6 además incluye dos convertidores eléctricos a ópticos (E/O) 50A, 50B. Como se observa en la Figura 3, el convertidor E/O 50A recibe la señal de DatosFuera Eléctrica y la convierte a forma óptica ("DatosFuera Opticos"). La señal óptica se transmite en el cable óptico de fibra asociada 8D, 8F, u 8H mostrado e n la Figura 1. Similarmente, el convertidor E/O 50B recibe la señal de ClkFuera Eléctrica y la convierte a la forma óptica ("ClkFuera Optica"). Esta señal óptica se transmite al cable de fibra óptica asociada 8C, 8E, u 8G mostrado en la Figura 1.

Como también se observa aquí, el módulo maestro 4 genera tanto señales/mensajes de datos de comando como una señal de reloj de sistema. En la modalidad ilustrativa, se envían dos cuadros de datos diferentes mediante el módulo maestro 4: uno para comandos maestros desde el módulo maestro 4, y uno para realimentación de esclavo de un módulo esclavo seleccionado 6. Los comandos maestros son información del módulo maestro 4 para proporcionar los módulos esclavos 6 con la información necesaria para continuar operando (el ejemplo sería profundidades de modulación para un sistema de impulso de niveles múltiples). La sección esclava es en donde un módulo esclavo seleccionado 6 transmitirá datos de retroalimentación de regreso al módulo maestro 4 (el ejemplo serían medidas de corriente y voltaje). El módulo esclavo seleccionado particular 6 se selecciona por el módulo maestro 4 en el mensaje de datos de comando previo como un número de ID transmitido. Este sistema de ID evita que múltiples módulos esclavos 6 intenten acceder al dominio de transmisión del sistema electrónico 2 al mismo tiempo.

Además, como se también se observa aquí en otra parte, en la modalidad ilustrativa, el sistema electrónico 2 emplea un esquema SPI discontinuo. Como se conoce en la técnica, en un esquema SPI discontinuo, el módulo maestro 4 está programado para dejar de transmitir la señal oscilante de reloj de sistema durante cantidades cortas de tiempo entre mensajes. Esto aparecerá como un espacio bajo lógico en la señal de reloj de sistema como se muestra en la Figura 4. Además, en este esquema, la unidad de control 24 de cada módulo esclavo 6 está programada para, en el caso que se detecte una condición de falla en el módulo esclavo 6, jalar la señal de reloj de sistema alta y transmitir la señal alta lógica en lugar de la señal de sistema que se recibe para indicar una falla a los otros módulos esclavos 6. Esto se realiza al hacer que la salida de memoria activación d e memoria intermedia 40 de la unidad de control 24 sea inactiva. La unidad de control 24 del módulo esclavo 6 entonces también ingresará a un modo de operación seguro predeterminado. Cada otro módulo esclavo 6 continuamente verificará la señal de reloj de sistema que recibe en su entrada ClkDentro óptica y busca espacios en la señal oscilante utilizando la entrada de cronómetro 32. Si se detecta un espacio, el nivel de lógica se mide para determinar si el espacio es una señal de sincronización o una señal de falla. Si es una señal de falla, la unidad de control 24 de ese módulo esclavo 6 ingresará a un modo operativo seguro. Además, la unidad de control 10 del módulo maestro 14 e stá programado para, en el caso que se detecte una condición de falla en el módulo maestro 4, jalar la señal de reloj de sistema alta y transmitir esa señal alta lógica en lugar de la señal de reloj de sistema normal para indicar una falla a los módulos esclavos 6. El módulo maestro 4 y los módulos esclavos 6 entonces ingresarán a un modo operativo seguro (los módulos esclavos 6 lo harán después de la recepción de la señal alta lógica como se describe en otra parte aquí).

La operación del sistema electrónico 2 ahora se describirá con detalle en conexión con las modalidades ilustrativas particulares de las Figuras 2 y 3. Primero, la operación del sistema electrónico 2 se describirá asumiendo que no han ocurrido fallas en el sistema electrónico 2. Esto permitirá que la operación normal del sistema electrónico 2 pueda entenderse, incluyendo el flujo de datos y señales de reloj dentro del sistema electrónico 2. Después de eso, se describirá la operación del sistema electrónico 2 en el caso de una condición de falla en uno de los módulos.

Cuando el módulo maestro 4 necesita enviar un mensaje a todos los módulos esclavos 6A, 6B, 6C, generará una transmisión de señal de comando maestra. Ninguno de los módulos esclavos 6A, 6B, 6C tendrá el permiso de modificar la señal de datos de la señal como si se hubiera transmitido asegurando que todos los módulos hacia abajo reciben un mensaje de comando maestro preciso. Cuando el módulo maestro 4 necesita comunicarse con uno seleccionado de los módulos esclavos 6A, 6B, 6C, dirigirá el número de ID de uno de uno de los módulos esclavos 6A, 6B, 6C seleccionado en la señal de difusión, y esa señal de difusión se transmitirá en el dominio de difusión del sistema electrónico 2 a cada uno de los módulos esclavos 6A, 6B, 6C. Más específicamente, la señal se envía a través de la salida de DatosFuera SPI1 12 de la unidad de control 10 como DatosFuera Opticos en la Figura 2 y se proporciona al módulo esclavo 6A (a través del cable de fibra óptica 8A). Al mismo tiempo, el módulo maestro 4 genera la señal de reloj de sistema (ver Figura 4) que se envía a través de salida ClkFuera SPI1 14 como ClkFuera Optica en la Figura 2 y se proporciona al módulo esclavo 6A (a través del cable de fibra óptica 8B). En el módulo esclavo 6A, la unidad de control 24 recibirá la señal/mensaje de datos de comando de la entrada de DatosDentro SPI 26 (como "DatosDentro Eléctricos" - ver Figura 3) y la señal de reloj de sistema en la entrada de ClkDentro SPI 30 (como "ClkDentro Eléctrica" - ver Figura 3) en la forma descrita aquí en otra parte. La unidad de control 24 examinará la señal/mensaje de datos de comando para determinar si incluye su número de ID. SI la unidad de control 24 del módulo esclavo 6A determina que la señal/mensaje de datos de comando incluye su número de ID, entonces sabe que el siguiente mensaje de datos se enviará por el módulo maestro 4 que se pretende para éste y que tiene el permiso para modificar y transmite sus propios datos de regreso al módulo maestro 4. Sin embargo, si la unidad de control 24 del módulo esclavo 6A determina que la señal/mensaje de datos de comando no incluye su número ID, entonces sabe que el siguiente mensaje de datos que enviará por el módulo maestro 4 no se pretende para éste y por lo tanto solo pasar el mensaje junto con la cadena tipo margarita. Además, la unidad de control 24 del módulo esclavo 6A también establecerá la salida de selección de multiplexor 34 para que la DatosDentro Eléctricos se envíen mediante el MUX 46, pasando consecuentemente la señal/mensaje de datos de comando al siguiente módulo esclavo 6 (6B en el presente ejemplo). También, no existe condición de falla (ver suposición anterior), la unidad de control 24 del módulo esclavo 6A asegurará que la salida de activación de salida de memoria intermedia 40 del mismo está en un estado activo. Esto causará que la señal ClkDentro Eléctrica pase al siguiente módulo esclavo 6 (6B en el presente ejemplo). Como se apreciará, este procedimiento se repetirá en cada uno de los módulos esclavos 6 restantes, con el resultado final siendo que uno de los módulos esclavos 6A, 6B, 6C conozca que es el objetivo del siguiente mensaje de datos y tiene permiso para transmitir sus propios datos.

Después, el módulo maestro 4 generará la señal/mensaje de datos de comando para uno de los módulos esclavos 6A, 6B, 6C seleccionados. Esa señal/mensaje de datos de comando se comunicará a cada uno de los módulos esclavos 6A, 6B, 6C en la cadena tipo margarita en la forma descrita anteriormente. Como se apreciará, los módulos esclavos no seleccionados 6 (como se determinó por el mensaje previo que contiene el ID del módulo esclavo seleccionado 6) simplemente pasará la señal/mensaje de datos de comando al siguiente módulo esclavo 6 al asegurar que la salida de selección de multiplexor 34 se establece para que la DatosDentro Eléctricos se envíen por el MUX 46. Sin embargo, en el módulo esclavo seleccionado 6, la unidad de control 24 ejecutará la operación comandada especificada en la señal/mensaje de datos de comando recibido y transmitirá datos de regreso al módulo maestro 4 en la sección esclava del cuadro de datos. En particular, la unidad de control 24 creará un mensaje con los datos necesarios (en la porción esclava del cuadro de datos como se describe aquí en otra p arte) y enviará esos datos en la salida de DatosFuera SPI 28. También, la salida de selección de multiplexor 34 de la unidad de control 24 del módulo esclavo seleccionado 6 se enviará para que los datos en la salida de DatosFuera SPI 28 se envíen por el MUX 46, pasando al siguiente módulo esclavo 6 en el cadena tipo margarita (si hay alguna) como DatosFuera Opticos y finalmente al módulo maestro 4 (como se apreciará, los módulos esclavos restantes 6 simplemente pasarán la señal de datos incluyendo los datos esclavos agregados sin el ningún cambio). De esa forma, en el sistema electrónico 2, los datos son capaces de transmitirse selectivamente a y recibirse desde los módulos esclavos seleccionados 6, junto con la información de sincronización de sistema necesaria, en un dominio de difusión proporcionado por múltiples conexiones ópticas.

La operación del sistema electrónico 2 en el caso de una falla se describirá ahora. Como también se observa aquí en otra parte, en cada módulo esclavo 6, la señal ClkDentro Eléctrica se proporciona a una entrada ClkDentro SPI 30 de la unidad de control 24 de la primera entrada de la memoria intermedia 48. Como se observa aquí en otra parte, la señal ClkDentro Eléctrica se enviará por la memoria intermedia 48 cuando la salida de activación de salida de memoria intermedia 40 de la unidad de control 24, que se proporciona a la entrada de activación de salida de la memoria intermedia 48, está activa. El estado que se acaba de describir es el estado de la unidad de control 24 si no se detecta ninguna falla sobre el módulo esclavo 6. Sin embargo, la unidad de control 24 está programada para verificar constantemente el módulo esclavo 6 para condiciones de falla. En el caso que la unidad de control 24 detecte una condición de falla, hará dos cosas. En primer lugar, hará que el módulo esclavo 6 ingrese a un estado/condición seguro predeterminado (es decir, falla detectada). Además, hará que la salida de activación de salida de memoria intermedia 40 de la unidad de control 24 se vuelva inactiva, lo que a su vez causará que la memoria intermedia 48 envíe un estado lógico predeterminado (que es lógica alta en la modalidad ilustrativa) como la señal de ClkFuera Eléctrica (ver Figura 5), que luego se transmite a través del cadena tipo margarita del sistema electrónico 2. Además, cuando el módulo maestro 4 recibe la señal de ClkDentro Eléctrica en tal estado alto de lógica (detectado en la forma descrita a continuación a través de un cronómetro interno de la unidad de control 10), alertará la salida de la señal de reloj de sistema en la salida de ClkFuera SPI1 14 para estar en un estado alto de lógica. Como se apreciará, esto asegurará que el reloj de sistema en el estado alto de lógica se dirija a cada uno de los módulos esclavos 6 en el cadena tipo margarita (por ejemplo, si el módulo esclavo 6B fue el módulo que detectó primero la falla, esto asegurará que el reloj de sistema que indica falla en el estado alto de lógica se dirigirá al módulo esclavo 6A).

Los últimos eventos que se acaban de describir permiten que los otros módulos (módulo maestro 4 y módulos esclavos 6 por si mismos no detecten la falla) para que volverse consientes de la falla e ingresar a un estado/condición seguro predeterminado (es decir, falla detectada). En particular, como se describe aquí en otra parte, el sistema electrónico 2 emplea un esquema SPI discontinuo en donde el módulo maestro 4 está programado para dejar de transmitirl a señal oscilante de reloj de sistema durante cantidades cortas de tiempo entre mensajes, que aparece un espacio de lógica baja en la señal de reloj de sistema como se muestra en la Figura 4. Además, como se acaba de describir, cuando se detecta una falla por un módulo esclavo 6, la señal de reloj que se transmite hacia debajo de la cadena tipo margarita del sistema electrónico 2 tendrá un estado alto de lógica (Figura 5). De acuerdo con una modalidad ilustrativa de la presente invención, la unidad de control 24 en cada módulo esclavo 6 está programada para detectar y clasificar tanto los espacios de lógica baja en la señal de reloj que indica un evento de sincronización y las condiciones de lógica alta que indican una falla. En particular, como se observa aquí en otra parte, en cada módulo esclavo 6, la señal ClkDentro Eléctrica también se proporciona a la entrada de cronómetro 32 de la unidad de control 24. La unidad de control 24 en cada módulo esclavo 6 está programada para restablecer el cronómetro interno cada vez que la señal ClkDentro Eléctrica cambia el estado. Si el cronómetro llega a c ierto nivel sin restablecerse, la unidad de control 24 detectará que como un espacio, y, con base en el nivel de lógica del espacio, será capaz de clasificarlo ya sea como cualquiera de un evento de sincronización (lógica baja) o un evento de falla (lógica alta) y tomar la acción apropiada. De esa forma, el sistema electrónico 2 incorpora funcionalidad mejorada dentro de la señal de reloj de sistema de manera que tanto la sincronización de cronometraje como la comunicación de tabla rápida y de falla de tabla se proporcionan en el dominio de transmisión mediante múltiples conexiones ópticas.

Además, como se describe aquí, cada módulo esclavo 6 debe recibir y retransmitir las señales ópticas hacia debajo de la cadena tipo margarita. Cada retransmisión agrega retraso de p ropagación al mensaje llevando a retrasos entre cada módulo que recibe la señal. Si se asume retrasos de propagación uniformes para cada módulo, este error puede compensarse. En particular, la unidad de control 10 del módulo maestro 4 puede medir el tiempo entre enviar un mensaje en la salida de la DatosFuera SPI1 12 y recibirlo después de la cadena tipo margarita en la entrada de la DatosDentro SPI2 16, esa medición de tiempo proporciona la información necesaria para calcular un factor de corrección para aplicar a cada módulo esclavo 6.

Como también se observa aquí, en una modalidad particular, el sistema electrónico 2 comprende un módulo/sistema de conversión de energía (por ejemplo, un inversor de energía de niveles múltiples o un extremo frontal activo) que forma una parte de un impulsor de motor de velocidad variable. En tal implementación, el módulo maestro 4 es el controlador principal que aloja los circuitos de control de motor/AFE, y el control de sistema auxiliar (por ejemplo, secuencia de interruptor, sistemas de enfriamiento, etc.). Cualquiera viaje de interruptor o señales externas se verifican por el módulo maestro 4. Además, en tal implementación, los módulos esclavos 6 controlan patas de fase individuales (una pata contiene los componentes de energía electrónicos necesarios para crear una fase). Los controladores esclavos de pata de fase de los módulos esclavos 6 (es decir, unidades de control 24) convierten los comandos recibidos desde el controlador principal en comandos de modulación y de cronometraje de pulso que los componentes electrónicos de energía utilizan para cambiar apropiadamente. También, todos los voltajes y corrientes sobre esa pata de fase se verifican por los controladores esclavos para asegurar una operación segura (la revisión local de estos parámetros lleva a tiempos de respuesta predeterminados más rápidos). Como se describe aquí con detalle, cualquier controlador esclavo puede desplazarse el impulso completo si se detecta una situación de falla utilizando el enlace de fibra.

La Figura 6 es un diagrama esquemático de un sistema electrónico 2' que implementa una arquitectura de comunicaciones de la presente invención de acuerdo con otra modalidad ilustrativa particular, no limitante. Como se observa en la Figura 6, el sistema electrónico 2' incluye un módulo maestro alternativo 4' que se describe con mayor detalle a continuación. El sistema electrónico 2' también incluye un número de módulos esclavos 6, como se describe aquí con detalle en otra parte. Como se observa en la Figura 6, el módulo 4' y los módulos esclavos 6 se disponen en una topología de estrella (en lugar de una configuración de cadena tipo margarita). En la modalidad mostrada ilustrativa, el sistema electrónico 2' incluye tres módulos esclavos 6, etiquetados 6A, 6B, y 6C. Se entenderá, sin embargo, que pretende ser únicamente ilustrativo, y que el sistema electrónico 2' puede incluir uno, dos o cuatro o más módulos esclavos 6 dentro del alcance de la presente invención.

Además, el módulo maestro 4' y los módulos esclavos 6A, 6B, y 6C están configurados para comunicarse con otro ópticamente, y de esa forma están acoplados entre sí en la topología de estrella de la Figura 6 mediante una pluralidad de cables de fibra óptica 8, marcados como 8A-8L. Esto asegura que el retraso de propagación experimentado por cada módulo esclavo 6 será el mismo, proporcionando la mejor sincronización posible. El intercambio e s el número de elementos transceptores de fibra óptica (convertidores E/O y convertidores O/E) necesarios por el módulo maestro 4'. En particular, como se observa en la Figura 7, que es un diagrama esquemático del módulo maestro 4' de acuerdo con la modalidad ilustrativa, el módulo maestro 4' incluye una unidad de control alternativa 10', tal como, sin limitación, un microprocesador, un microcontrolador, FPGA, o algún otro dispositivo de procesamiento adecuado. La unidad de control 10' es similar a la unidad de control 10 (Figura 2) descrita aquí en otra parte, excepto que la unidad de control 10' incluye seis interfases SPI, SPI1-SPI6 (cuando se compara con las dos interfases SPI empleadas por la unidad de control 10). SPI1, SPI3, y SPI5 cada una están configuradas para operar en modo maestro e incluyen salidas 12' de DatosFuera SPI1, DatosFuera SPI3 y la DatosFuera SPI5 y salidas 14' de ClkFuera SPI1, ClkFuera SPI3 y ClkFuera SPI5. La unidad de control 10' está estructurada para generar una señal de datos maestra y una señal de reloj maestra y enviar estas señales en salidas 12' de DatosFuera SPI1, DatosFuera SPI3 y DatosFuera SPI5 y salidas 14' de ClkFuera SPI1, ClkFuera SPI3 y ClkFuera SPI5, respectivamente, para recibirse simultáneamente por los módulos esclavos 6A, 6B, y 6C. Además, cada una de SPI2, SPI4 y SPI6 están configuradas para operar en el modo esclavo e incluyen entradas 16' de DatosDentro SPI2, DatosDentro SPI4 y DatosDentro SPI6 y entradas 18' de ClkDentro SPI2, ClkDentro SPI4 y ClkDentro SPI6. La unidad de control 10' de esa forma está estructurada para recibir una señal de datos y una señal de reloj del módulo esclavo 6A y la entrada DatosDentro SPI2 16' y la entrada ClkDentro SPI2 18', respectivamente, una señal de datos y una señal de reloj del módulo esclavo 6B en la entrada de DatosDentro SPI4 16' y la entrada ClkDentro SPI4 18', respectivamente, y una señal de datos y una señal de reloj del módulo esclavo 6C en la entrada de la DatosDentro SPI6 16' y la entrada de ClkDentro SPI6 18', respectivamente.

Con el fin de realizar las comunicaciones que se acaban de describir, que requieren conversiones eléctricas a ópticas y ópticas a eléctricas, el módulo maestro 4' incluye seis convertidores E/O (20A-20F) y seis convertidores O/E (22A-22F) acoplados como se muestra en la Figura 7.

Además, el sistema electrónico 2', similar al sistema electrónico 2, emplea un esquema SPI discontinuo en donde el módulo maestro 4' está programado para dejar de transmitir las señales oscilantes del reloj de sistema durante cantidades cortas de tiempo entre mensajes. Además, cuando se detecta una falla por un módulo esclavo 6, la señal de reloj que se transmite de regreso al módulo maestro 4' a través de la topología de estrella (como se acaba de describir) por el módulo esclavo de detección predeterminado 6 tendrá un estado alto de lógica (Figura 5) (como se observó aquí en otra parte, el módulo esclavo de detección de falla 6 también ingresará a un estado seguro). En respuesta a la recepción de la señal de reloj de lógica alta, el módulo maestro 4' transmitirá una señal de reloj de lógica alta similar a otro d e los módulos esclavos de detección de no falla 6 a través de la topología de estrella (como se acaba de describir) para que pueda ingresar a un estado seguro como se describe aquí en otra parte.

En una modalidad alternativa adicional, una mejora de la topología de estrella de la Figura 6 viene de tomar ventaja del retraso de propagación reducido en el sistema. Si el retraso es lo suficientemente pequeño, la fibra de reloj de realimentación de los módulos esclavos 6 de regreso al módulo maestro 4' podría eliminarse ya que la referencia de reloj ya está disponible para el módulo maestro 4'. En otras palabras, el módulo maestro 4' podría operar utilizando una interfase SPI en modo doble completo para cada módulo esclavo 6 en lugar de dos interfases SPI para cada módulo esclavo 6 (como en la Figura 6) con funcionalidad únicamente Tx o Rx. Esto se muestra esquemáticamente en las Figuras 8 y 9.

En particular, la Figura 8 es un diagrama esquemático de un sistema electrónico 2" que implementa la arquitectura de comunicaciones de la presente invención de acuerdo incluso con otra modalidad ilustrativa particular, no limitante en la forma que se acaba de describir. Como se observa en la Figura 8, el sistema electrónico 2" incluye un módulo maestro alternativo 4" que se describe con mayor detalle a continuación. El sistema electrónico 2" también incluye un número de módulos esclavos 6, como se describe con detalle aquí en otra parte, en donde las señales de salida de reloj del mismo no se utilizan. Como se observa en la Figura 8, el módulo 4" y los módulos esclavos 6 se disponen en una topología de estrella. En la modalidad mostrada ilustrada, el sistema electrónico 2" incluye tres módulos esclavos 6, etiquetados 6A, 6B, y 6C. Sin embargo, se entenderá que esto se pretende como ilustrativo únicamente, y que el sistema electrónico 2" puede incluir uno, dos o cuatro o más módulos esclavos 6 dentro del alcance de la presente invención.

Además, el módulo maestro 4" y los módulos esclavos 6A, 6B, y 6C están configurados para comunicarse únicamente entre sí ópticamente, y de esa forma están acoplados entre sí en la topología de estrella de la Figura 8 a través de una pluralidad de cables de fibra óptica 8, marcados como 8A-8I. Como fue el caso con el sistema electrónico 2', esto asegura que el retraso de propagación experimentado por cada módulo esclavo 6 será substancialmente el mismo, proporcionado la mejor sincronización posible. De nuevo, el intercambio es el número de elementos de transceptor de fibra óptica (convertidores E/O y convertidores O/E) necesarios por el módulo maestro 4". En particular, como se observa en la Figura 9, que es un diagrama esquemático del módulo maestro 4" de acuerdo con la modalidad ilustrativa, el módulo maestro 4" incluye una unidad de control alternativa 10", tal como, sin limitación, un microprocesador, un microcontrolador, o algún otro dispositivo de procesamiento adecuado, La unidad de control 10" es similar a las unidades de control 10 y 10' descritas aquí en otra parte, excepto que la unidad de control 10" incluye tres interfases SPI1, SPI1-SPI3 que operan en un modo doble completo. SPI1, SPI2 y SPI3 cada una está configurada para operar en el modo maestro e incluyen salidas de 12" DatosFuera SPI1, DatosFuera SPI2 y DatosFuera SPI3 y salidas 14" de ClkFuera SPI1, ClkFuera SPI2 y ClkFuera SPI3. La unidad de control 10" está estructurada para generar una señal de datos maestra y una señal de reloj maestra y enviar esas señales en las salidas 12" de DatosFuera SPI1, DatosFuera SPI2 y DatosFuera SPI3 y las salidas 14" de ClkFuera SPI1, ClkFuera SPI2 y ClkFuera SPI3, respectivamente, para recibirse simultáneamente por módulos esclavos 6A, 6B, y 6C. Además, cada una de SPI1, SPI2 y SPI3 además incluye entradas 16" de DatosDentro SPI1, DatosDentro SPI2 y DatosDentro SPI3. La unidad de control 10" de esa forma está estructurada para recibir una señal de datos del módulo esclavo 6A en la entrada de DatosDentro SPI1 16", una señal de datos del módulo esclavo 6B en la entrada de DatosDentro SPI2 16" y una señal de datos del módulo esclavo 6C en la entrada de DatosDentro SPI3.

Con el fin de realizar las comunicaciones que se acaban de describir, que requieren conversiones eléctricas a ópticas y ópticas a eléctricas, el módulo maestro 4" incluye seis convertidores E/O (20A-20F) y tres convertidores O/E (22A-22C) acoplados como se muestra en la Figura 7. Además, como se apreciará, ya que la fibra de reloj de retroalimentación del módulo esclavo 6 de regreso al módulo maestro 4" se elimina, la modalidad de las Figuras 8 y 9 no emplea la detección de falla y el esquema de comunicación que se describe aquí en otra parte. Sin embargo, la sincronización y el resto de los parámetros de comunicación como se describen aquí, aún aplican. En otras palabras, la única funcionalidad perdida cuando se remueve la fibra de reloj de retroalimentación es la capacidad de los módulos esclavos para notificar al módulo maestro que ha ocurrido una falla. Todos los otros detalles de comunicación aún funcionan, incluyendo sincronización.

La Figura 10 es un diagrama esquemático de un sistema electrónico 2"' que implementa la arquitectura de comunicaciones de la presente invención de acuerdo con otra modalidad ilustrativa particular, no limitante que emplea una combinación de una topología de estrella y una cadena tipo margarita. Con esta topología, pueden crearse múltiples cadenas de tipo margarita a partir de un módulo maestro 4"'. En la modalidad mostrada ilustrada de la Figura 10, tales cadenas tipo margarita tienen tres módulos cada uno mostrado. Sin embargo, se entenderá, que esto pretende ser ilustrativo únicamente y que más de dos cadenas de tipo margarita (es decir N > 3 (por ejemplo, 3 u 8 cadenas tipo margarita)) cada una tiene dos o más módulos esclavos (es decir, M > 2 (por ejemplo, 9 o más módulos esclavos)) se contemplan dentro del alcance de la presente invención. Haciendo referencia de nuevo a la Figura 10, las cadenas tipo margarita de esa modalidad ilustrativa se designan como "Cadena Tipo-1" y "Cadena Tipo-2" cada una operando como se describe aquí en conexión con la Figura 1. El módulo maestro 4"' es muy similar al módulo maestro 4, excepto que tiene dobles entradas y salidas para que pueda manejar la configuración de cadena de tipo margarita doble. Más específicamente, el módulo maestro 4'" incluye una unidad de control que incluye cuatro interfases SPI, SPI1-SPI4. SPI1 y SPI3 cada una está configurada para operar en el modo maestro (como SPI1 en la Figura 1) y se utilizan para generar señales de datos maestras y señales de reloj maestras que se envían a "Cadena Tipo Margarita-1" y "Cadena Tipo Margarita-2" respectivamente. SPI2 y SPI4 están configuradas para operar en el modo esclavo (como SPI2 en la Figura 1) y están estructuradas para recibir una señal de datos y una señal de reloj del módulo esclavo 6C (es decir, 6C-1 y 6C-2) de la "Cadena Tipo Margarita-1" y "Cadena Tipo Margarita-2", respectivamente.

Cuando el módulo maestro 4"' envía los mismos datos exactos y señales de reloj a ambas cadenas tipo margarita, los números de módulo coincidentes en posición en cada cadena tipo margarita observarán el mismo retraso de propagación. Por ejemplo, el módulo esclavo 6B-1 observará el mensaje en el mismo momento que el módulo esclavo 6B-2 sin la necesidad de ajuste de retraso de propagación. Esta disposición lleva a dos parámetros para el sistema de comunicación mejorando su flexibilidad y utilidad. Sincronizaciones extremadamente críticas en tiempo deben coincidir en posición entre múltiples cadenas tipo margarita (por ejemplo, 10s del orden ns de precisión de magnitud). Las sincronizaciones de prioridad secundarias pueden colocarse sobre la cadena tipo margarita que experimenta retraso de propagación en sus módulos cercanos (por ejemplo 100s de orden ns a precisión de magnitud).

En las reivindicaciones, cualquier signo de referencia colocado entre paréntesis no debe interpretarse como limitante de la reivindicación. La palabra "que comprende" o "que incluye" no excluye la presencia de elementos o pasos diferentes de aquellos enlistados en una reivindicación. En una reivindicación de dispositivo que enumeran varios medios, varios de estos medios pueden representarse por uno y el mismo artículo de hardware. La palabra "un" o "uno", "una" que precede a un elemento no excluye la presencia de una pluralidad de tales elementos. En cualquier reivindicación de dispositivo que enumere varios medios, varios de estos medios pueden representarse por uno y el mismo artículo de hardware. El simple hecho que ciertos elementos se mencionen en reivindicaciones mutuamente dependientes diferentes no indica que estos elementos no puedan utilizarse en combinación.

Aunque la invención ha sido descrita con detalle para el propósito de ilustración basándose en lo que actualmente se considera las modalidades más practicas y preferidas, se debe entender que tal detalle es únicamente para ese propósito y que la invención no está limitada a las modalidades descritas, si no por el contrario, se pretende cubrir las modificaciones y disposiciones equivalentes que están dentro del espíritu y alcance de las reivindicaciones anexas. Por ejemplo, se debe entender que la presente invención contempla que, al grado posible, una o más características de cualquier modalidad pueden combinarse con una o más características de cualquier otra modalidad.

Claims (49)

REIVINDICACIONES

1. - Un sistema electrónico, que comprende: un módulo maestro que tiene una primera unidad de control, la primera unidad de control tiene uno o más primeras interfases en serie, la primera unidad de control está programada para enviar una primera señal de datos y una primera señal de reloj a través de una o más de las primeras interfases en serie; y un módulo esclavo que tiene una segunda unidad de control, la segunda unidad de control tiene una segunda interfase en serie, el módulo esclavo recibe la primera señal de reloj a través de la segunda interfase en serie, la segunda unidad de control está programada para verificar el módulo esclavo para una condición de falla y enviar una segunda señal de reloj a través de la segunda interfase en serie que es (i) la misma que la primera señal de reloj si no se detecta una condición de falla en el módulo esclavo, y (¡i) una señal de reloj modificada que tiene un formato predeterminado si se detecta una condición de falla en el módulo esclavo.

2. - El sistema electrónico de acuerdo con la reivindicación 1, en donde la segunda unidad de control además está programada para hacer que el módulo esclavo ingrese a un estado seguro predeterminado en respuesta a detectar una condición de falla en el módulo esclavo.

3. - El sistema electrónico de acuerdo con la reivindicación 1, que además comprende un módulo esclavo adicional que tiene una segunda unidad de control adicional, la segunda unidad de control adicional tiene una segunda interfase en serie adicional que recibe la segunda señal de reloj del módulo esclavo.

4. - El sistema electrónico de acuerdo con la reivindicación 3, en donde la segunda unidad de control adicional está programada para hacer que el módulo esclavo adicional ingrese a un estado seguro predeterminado en respuesta a determinar que la segunda señal de reloj es la señal de reloj modificada.

5. - El sistema electrónico de acuerdo con la reivindicación 1, en donde la señal de reloj modificada que tiene el formato predeterminado es una señal de reloj que tiene un estado de lógica predeterminado.

6. - El sistema electrónico de acuerdo con la reivindicación 5, en donde el estado de lógica predeterminado es un estado alto de lógica.

7. - El sistema electrónico de acuerdo con la reivindicación 1, en donde una o más primeras interfases en serie y la segunda Interfase en serie cada una es una interfase SPI.

8. - El sistema electrónico de acuerdo con la reivindicación 1, en donde el módulo esclavo recibe la primera señal de datos a través de la segunda interfase en serie, en donde la segunda unidad de control además está programada para (a) determinar si necesita generar una señal de datos modificada, y (b) enviar una segunda señal de datos a través de la segunda interfase en serie que es: (i) la misma que la primera señal de datos si determina que no necesita generar la señal de datos modificada, y (ii) la señal de datos modificada si determina que no se necesita generar la señal de datos modificada.

9. - El sistema electrónico de acuerdo con la reivindicación 8, que además comprende un módulo esclavo adicional que recibe la segunda señal de datos del módulo esclavo.

10. - El sistema electrónico de acuerdo con la reivindicación 1, en donde una o más de las primeras interfases en serie comprenden una primera interfase en serie maestra y una segunda interfase en serie maestra, en donde la primera unidad de control está programada para enviar la primera señal de reloj a través de la primera interfase en serie maestra, y en donde el módulo maestro recibe una señal de reloj esclava a través de la segunda interfase en serie maestra ya sea desde el módulo esclavo o un módulo esclavo adicional que se proporciona como parte del sistema electrónico.

11. - El sistema electrónico de acuerdo con la reivindicación 10, en donde la primera unidad de control está programada para enviar la primera señal de datos a través de la primera interfase en serie maestra, y en donde el módulo maestro recibe una señal de datos esclava a través de la segunda interfase en serie maestra ya sea del módulo esclavo o del módulo esclavo adicional.

12. - El sistema electrónico de acuerdo con la reivindicación 10, en donde la primera unidad de control además está programada para hacer que el módulo maestro ingrese a un estado seguro predeterminado en respuesta a determinar que la señal de reloj esclava tiene el formato predeterminado.

13. - El sistema electrónico de acuerdo con la reivindicación 12, en donde la primera unidad de control además está programada para enviar una primera señal de reloj que tiene el formato predeterminado al módulo esclavo a través de una o más de las primeras interfases en serie en respuesta a determinar que la señal de reloj esclava tiene el formato predeterminado.

14. - El sistema electrónico de acuerdo con la reivindicación 13, en donde el módulo esclavo ingresa a un modo seguro predeterminado en respuesta a recibir la primera señal de reloj modificada.

15. - El sistema electrónico de acuerdo con la reivindicación 1, en donde la primera unidad de control además está programada para enviar una primera señal de reloj modificada que tiene el formato predeterminado a través de una o más primeras interfases en serie en respuesta a detectar una condición de falla en el módulo maestro.

16. - El sistema electrónico de acuerdo con la reivindicación 1, en donde la primera unidad de control además está programada para hacer que el módulo maestro ingrese a un modo seguro predeterminado en respuesta a detectar la condición de falla en el módulo maestro.

17. - El sistema electrónico de acuerdo con la reivindicación 1, en donde una o más de las primeras interfases en serie del módulo maestro están directamente acopladas a la segunda interfase en serie del módulo esclavo por una primera conexión de fibra óptica que comprende un número de fibras ópticas.

18.- El sistema electrónico de acuerdo con la reivindicación 1, que además comprende uno o más módulos esclavos adicionales, en donde el módulo maestro, el módulo esclavo y uno o más módulos esclavos adicionales están interconectados en una configuración de cadena tipo margarita para formar una pluralidad de módulos en cadena tipo margarita en la configuración de cadena tipo margarita, en donde cada módulo esclavo adicional tiene una segunda unidad de control adicional, la segunda unidad de control adicional tiene una segunda interfase en serie adicional, en donde cada módulo esclavo adicional recibe una señal de reloj respectiva a través de la segunda interfase en serie adicional desde uno inmediatamente precedente de los módulos en cadena tipo margarita en la configuración de cadena tipo margarita, en donde en cada módulo esclavo adicional, la segunda unidad de control adicional está programada para verificar el módulo esclavo adicional para una condición de falla y enviar una segunda señal de reloj adicional a través de la segunda interfase en serie adicional que es (i) la misma que la señal de reloj respectiva si no se detecta una condición de falla en el módulo esclavo adicional, y (ii) una señal de reloj modificada que tiene el formato predeterminado si se detecta una condición de falla en el módulo esclavo adicional, en donde la segunda interfase en serie adicional de un primero de uno o más de los módulos esclavos adicionales en la configuración de cadena tipo margarita está directamente acoplado a la segunda interfase en serie del módulo esclavo, y en donde la segunda interfase en serie adicional del último de uno o más módulos esclavos adicionales en la cadena tipo margarita está directamente acoplado a una o más primeras interfases en serie del módulo maestro.

19. - El sistema electrónico de acuerdo con la reivindicación 18, en donde el módulo maestro, el módulo esclavo y uno o más de los módulos esclavos adicionales están interconectados en la configuración de cadena tipo margarita a través de un número de conexiones de fibra óptica cada una teniendo un número de fibras ópticas.

20. - El sistema electrónico de acuerdo con la reivindicación 18, en donde el módulo esclavo y uno o más de los módulos esclavos adicionales son dos en total.

21. - El sistema electrónico de acuerdo con la reivindicación 18, en donde el módulo esclavo y uno o más de los módulos esclavos adicionales son tres o más en total.

22.- El sistema electrónico de acuerdo con la reivindicación 1, en donde la primera unidad de control del módulo maestro tiene una o más primeras interfases en serie adicionales, en donde la primera unidad de control está programada para enviar una primera señal de datos adicional y una primera señal de reloj adicional a través de una o más de las primeras interfases en serie adicionales, el sistema electrónico además comprende un módulo esclavo adicional, en donde el módulo maestro, el módulo esclavo y el módulo esclavo adicional están interconectados en una topología de estrella, en donde el módulo esclavo adicional tiene una segunda unidad de control adicional, la segunda unidad de control adicional tiene una segunda interfase en serie adicional, en donde el módulo esclavo adicional recibe la primera señal de reloj adicional a través de la segunda interfase en serie adicional, en donde la segunda unidad de control adicional está programada para verificar el módulo esclavo adicional para una condición de falla y enviar una segunda señal de reloj adicional a través de la segunda interfase en serie adicional que es (i) la misma que la primera señal de reloj adicional si no se detecta una condición de falla en el módulo esclavo adicional, y (ii) una señal de reloj modificada adicional que tiene el formato predeterminado si se detecta una condición de falla en el módulo esclavo adicional.

23.- El sistema electrónico de acuerdo con la reivindicación 22, en donde una o más de las primeras interfases en serie del módulo maestro están directamente acopladas a la segunda interfase en serie del módulo maestro a través de una primera conexión de fibra óptica que comprende un número de fibras ópticas, y en donde una o más de las interfases en serie adicionales están directamente acopladas a la segunda interfase en serie adicional del módulo esclavo adicional a través de una segunda conexión de fibra óptica que comprende un número de fibras ópticas.

24.- El sistema electrónico de acuerdo con la reivindicación 22, en donde la segunda unidad de control del módulo esclavo está programada para enviar una primera señal de datos esclava a través de la segunda interfase en serie de la primera unidad de control del módulo maestro, y en donde la segunda unidad de control adicional del módulo esclavo adicional está programada para enviar una segunda señal de datos esclava a través de la segunda interfase en serie adicional a la primera unidad de control del módulo maestro.

25.- El sistema electrónico de acuerdo con la reivindicación 22, en donde la primera unidad de control además está programada para (i) enviar una primera señal de reloj modificada que tiene el formato predeterminado al módulo esclavo en una o más de las primeras interfases en serie en respuesta a recibir la segunda señal de reloj adicional en la forma de la señal de reloj modificada adicional del módulo esclavo adicional en una o más de las interfases en serie adicionales, (ii) enviar una primera señal de reloj adicional modificada que tiene el formato predeterminado al módulo esclavo adicional en una o más de las interfases en serie adicionales en respuesta a recibir la segunda señal de reloj en la forma de la señal de reloj modificada del módulo esclavo en una o más de las primeras interfases en serie, y (iii) enviar la primera señal de reloj modificada al módulo esclavo en una o más de las primeras interfases en serie y la primera señal de reloj adicional modificada al módulo esclavo adicional en una o más de las interfases en serie adicionales en respuesta a detectar la condición de falla en el módulo maestro.

26.- El sistema electrónico de acuerdo con la reivindicación 1, en donde el sistema electrónico comprende un sistema de conversión de energía.

27.- El sistema electrónico de acuerdo con la reivindicación 1, en donde la primera señal de reloj tiene un segundo formato predeterminado que es diferente del formato predeterminado y que está configurado para proporcionar sincronización basada en tiempo del módulo maestro y el módulo esclavo.

28.- El sistema electrónico de acuerdo con la reivindicación 1, en donde el módulo maestro tiene una o más primeras interfases en serie adicionales, la primera unidad de control está programada para enviar una primera señal de datos adicional y una primera señal de reloj adicional a través de una o más de las primeras interfases en serie adicionales, y en donde el sistema electrónico además incluye: (i) un segundo módulo esclavo que tiene una tercera unidad de control, la tercera unidad de control tiene una tercera interfase en serie, el segundo módulo esclavo recibe la primera señal de reloj adicional a través de la tercera interfase en serie, la tercera unidad de control está programada para verificar el segundo módulo esclavo para una condición de falla y enviar un tercera señal de reloj a través de la tercera interfase en serie que es (i) la misma que la primera señal de reloj adicional si no se detecta una condición de falla en el segundo módulo esclavo, y (ii) una segunda señal de reloj modificada que tiene el formato predeterminado si se detecta una condición de falla en el segundo módulo esclavo; (ii) uno o más primeros módulos esclavos adicionales, en donde el módulo maestro, el módulo esclavo, y uno o más de los primeros módulos esclavos adicionales están interconectados en una primera configuración de cadena tipo margarita; y (Mi) uno o más segundos módulos esclavos adicionales, en donde el módulo maestro, el segundo módulo esclavo y uno o más de los segundos módulos esclavos adicionales están interconectados en una segunda configuración de cadena tipo margarita.

29. - Un método para proporcionar información de sincronización e información de detección de falla en un sistema electrónico, que comprende: generar una primera señal de datos y un primera señal de reloj en un módulo maestro del sistema electrónico, el módulo maestro tiene una o más primeras interfases en serie; enviar la primera señal de datos y la primera señal de reloj del módulo maestro a través de una o más de las primeras interfases en serie; recibir la primera señal de reloj a través de una segunda interfase en serie de un módulo esclavo del sistema electrónico; verificar el módulo esclavo para una condición de falla en el módulo esclavo; y en respuesta a recibir la señal de reloj en el módulo esclavo, enviar una segunda señal de reloj del módulo esclavo a través de la segunda interfase en serie al módulo maestro o a un módulo esclavo adicional del sistema electrónico que es (i) el mismo que la primera señal de reloj si no se detecta una condición de falla en el módulo esclavo, y (ii) una señal de reloj modificada que tiene un formato predeterminado si se detecta una condición de falla en el módulo esclavo.

30. - El método de acuerdo con la reivindicación 29, que además comprende hacer que el módulo esclavo ingrese a un estado seguro predeterminado en respuesta a detectar una condición de falla en el módulo esclavo.

31. - El método de acuerdo con la reivindicación 29, en donde la señal de reloj modificada se envía al módulo esclavo adicional, el método además comprende hacer que el módulo esclavo adicional ingrese a un estado seguro predeterminado en respuesta a recibir la señal de reloj modificada.

32. - El método de acuerdo con la reivindicación 31, en donde el método que además comprende, en respuesta a recibir la señal de reloj modificada, hacer que el módulo esclavo adicional envíe una señal de reloj adicional que es igual a la señal de reloj modificada al módulo maestro u otro módulo esclavo adicional del sistema electrónico.

33. - El método de acuerdo con la reivindicación 32, en donde el módulo maestro, el módulo esclavo, y el módulo esclavo adicional se disponen en una configuración de cadena tipo margarita.

34. - El método de acuerdo con la reivindicación 29, en donde el módulo esclavo adicional incluye una segunda interfase en serie adicional, en donde la segunda señal de reloj en una forma que no es la señal de reloj modificada se envía al módulo esclavo adicional desde el módulo esclavo, el método además comprende, en respuesta a recibir la segunda señal de reloj, hacer que el módulo esclavo adicional envíe una tercera señal de reloj a través de la segunda interfase en serie adicional al módulo maestro o a otro módulo esclavo adicional del sistema electrónico que es (i) el mismo que la segunda señal de reloj si no se detecta una condición de falla en el módulo esclavo adicional, y (ii) una señal de reloj modificada adicional que tiene el formato predeterminado si se detecta una condición de falla en el módulo esclavo adicional.

35.- El método de acuerdo con la reivindicación 29, en donde la segunda señal de reloj se envía al módulo esclavo adicional a través del módulo esclavo, el método además comprende recibir una señal de reloj esclava a través de una o más de las primeras interfases en serie del módulo maestro desde cualquiera del módulo esclavo adicional u otro módulo esclavo adicional que se proporciona como parte del sistema electrónico, y que hacer que el módulo maestro ingrese a un estado seguro predeterminado en respuesta a determinar que la señal de reloj esclava tiene el formato predeterminado.

36.- El método de acuerdo con la reivindicación 35, que además comprende hacer que el módulo maestro envíe una primera señal de reloj modificada que tiene el formato predeterminado al módulo esclavo a través de una o más de las primeras interfases en serie en respuesta a determinar que la señal de reloj esclava tiene el formato predeterminado.

37.- El método de acuerdo con la reivindicación 36, que además comprende hacer que el módulo esclavo ingrese a un estado seguro predeterminado en respuesta a recibir la primera señal de reloj modificada.

38.- El método de acuerdo con la reivindicación 29, que además comprende hacer que el módulo maestro envíe una primera señal de reloj modificada que tiene el formato predeterminado al módulo esclavo a través de una o más de las primeras interfases en serie en respuesta a detectar una condición de falla en el módulo maestro.

39.- El método de acuerdo con la reivindicación 29, en donde la señal de reloj modificada se envía del módulo esclavo al módulo maestro, el método además comprende hacer que el módulo maestro ingrese a un estado seguro predeterminado en respuesta a recibir la señal de reloj modificada.

40.- El método de acuerdo con la reivindicación 39, en donde el módulo maestro, el módulo esclavo, y un módulo esclavo adicional se disponen en una topología de estrella, el método además comprende, en respuesta a recibir la señal de reloj modificada, hacer que el módulo maestro envíe una primera señal de reloj modificada que es la misma que la señal de reloj modificada al módulo esclavo adicional.

41.- El método de acuerdo con la reivindicación 40, el método además comprende hacer que el módulo maestro envíe la primera señal de reloj modificada a uno o más de otros módulos esclavos adicionales del sistema electrónico en la topología de estrella.

42.- El método de acuerdo con la reivindicación 29, en donde la señal de reloj modificada que tiene el formato predeterminado es una señal de reloj que tiene un estado predeterminado de lógica.

43.- El método de acuerdo con la reivindicación 42, en donde el estado predeterminado de lógica es un estado alto de lógica.

44.- El método de acuerdo con la reivindicación 29, en donde una o más de las primeras interfases en serie y la segunda interfase en serie cada una es una interfase SPI.

45. - El método de acuerdo con la reivindicación 28, en donde la primera señal de datos y la primera señal de reloj se reciben en el módulo esclavo directamente del módulo maestro a través de una primera conexión de fibra óptica que comprende un número de fibras ópticas.

46. - El método de acuerdo con la reivindicación 45, en donde el envío de la segunda señal de reloj a través de la segunda interfase en serie del módulo esclavo al módulo maestro o un módulo esclavo adicional del sistema electrónico se hace a través de una segunda conexión de fibra óptica que comprende un número de fibras ópticas.

47. - El método de acuerdo con la reivindicación 29, que además comprende recibir la primera señal de datos a través de la segunda interfase en serie del módulo esclavo, y en respuesta a recibir la primera señal de datos en el módulo esclavo, generar una señal de datos modificada en el módulo esclavo y enviar la señal de datos modificada a través de la segunda interfase en serie al módulo maestro o al módulo esclavo adicional.

48.- El método de acuerdo con la reivindicación 29, que además comprende recibir la primera señal de datos a través de la segunda interfase en serie del módulo esclavo, y en respuesta a recibir la primera señal de datos en el módulo maestro, enviar una segunda señal de datos que es la misma que la primera señal de datos a través de la segunda interfase en serie al módulo maestro o al módulo esclavo adicional.

49.- El método de acuerdo con la reivindicación 29, en donde la primera señal de reloj tiene un segundo formato predeterminado que es diferente del formato predeterminado y que está configurado para proporcionar sincronización basada en tiempo del módulo maestro y el módulo esclavo, el método además comprende utilizar la primera señal de reloj para proporcionar sincronización basada en tiempo entre el módulo maestro y el módulo esclavo.