TW200910431A - Semiconductor device and method for manufacturing the same - Google Patents

Semiconductor device and method for manufacturing the same Download PDF

Info

Publication number
TW200910431A
TW200910431A TW097123225A TW97123225A TW200910431A TW 200910431 A TW200910431 A TW 200910431A TW 097123225 A TW097123225 A TW 097123225A TW 97123225 A TW97123225 A TW 97123225A TW 200910431 A TW200910431 A TW 200910431A
Authority
TW
Taiwan
Prior art keywords
insulating layer
film
wiring
layer
insulating
Prior art date
Application number
TW097123225A
Other languages
English (en)
Inventor
Yuichi Nakao
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2007165540A external-priority patent/JP5288734B2/ja
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of TW200910431A publication Critical patent/TW200910431A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

200910431 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置及其製造方法。 【先前技術】 近年來作為電極及配線之材料，正研究使用導電性更 高之Cu(銅）而取代一直以來普遍使用之A1(鋁）。 例如，對於利用下部電極與上部電㈣夹持電容膜之 MIM(Metal-Insuiator_Metai，金屬_絕緣體_金屬）構造之電 容元件（以下稱4「職電容元件」）而言，其電阻成分較 小’可實現两電容密度，因此尤其作為搭載於無線通信用 系統LSI中之電容元件而受到關注。職電容元件中，作 為下部電極及上部電極之材料，—般使用A卜但為了實現 更低電阻化’正在研究使用Cu來作為下部電極之材料。 ，圖6係採㈣作為下部電極之材料的讀電容元件之模 式剖面圖。 麵電容元件⑻形成於未圖示之半導體基板上。 於半導體基板上，積層有絕緣層1〇2。該絕緣層膨有 如下構造：將由Sl〇2(氧切）所組成之層間絕緣膜心由 SlC(碳化石夕）所組成之敍刻終止膜⑽、以及由Si〇2所组成 之層間絕緣膜1〇5自半導體基板側依上述順序積層。、 於絕緣層102之表層部上，拟#女A # 形成有自其表面下挖之形狀 之槽106。於該槽106中，埋讯古山广 — 里叹有由CU所組成之下部電極 與A1相比，Cu向Si〇2之擴散性較高。因此，若下部電極 132423.doc 200910431 1〇7直接地接觸到絕緣層102，則Cu會於絕緣層102中擴 散’從而可能產生電極間短路等現象。因此，在絕緣層 1〇:與下部電極107之間，形成有用以防止Cu向絕緣層102 擴放的擴散防止膜! 08。該擴散防止膜⑽例如係由Ta(鈕) 所組成。 、於絕緣層1G2及下部電極1G7上，積層有由介電材料所組 成之電合膜109。於電容膜1〇9±，形成有由TiN(氮化欽） 斤’且成之上部電極11〇。f亥上部電極"〇夾隔著電容膜1〇9 而與下邛電極107對向，俯視時具有較下部電極1〇7更小之 外形。 於電容膜⑽及上部電極11〇上，積層有由叫所組成之 層間絕緣臈。於層間絕緣膜⑴上，配線112、⑴分別形 成為特定之圖案。 於層間絕緣膜⑴及電容膜1〇9上，在下部電極ι〇7盘配 線112對向之部分中，貫通膜厚方向（積層方向）而形成有接 觸孔二4。於該接觸孔114上，形成有下部電極接觸插塞 115。藉由該下部電極接觸插塞115而將配線丨12與下部電 極107電性連接。 於層間絕緣膜m，在上部電極11〇與配線113對向之部 分中，貫通膜厚方向（積層方向）而形成有接觸孔ιΐ6。於該 接觸孔116中，形成有上部電極接觸插塞ιΐ7。藉由上部電 極接觸插塞117而將配線113與上部電極11〇電性連接。 .於介電材料上’具有SiN(氮化外SiCN(碳氮化石夕）及 S!〇2等。當使用CU作為下部電極1()7之材料時’作為電容 J32423.doc 200910431 膜109之材料，一般使用對於 忙欣，、有陬壁性之SiN或 ㈣。而當使用㈣或㈣作為電容膜ι〇9之材料時，盘 = Sl〇2作為電容膜1G9之材料之情形相電流增 微 又’伴隨半導體裝置之高積體化，要求配線更加細 化。為了抑制因配線之細微化而導致的配線電阻之增大 正在研究使用Cu作為配線之材料。 因Cu難以形成經乾式敍刻等而產生之細微圖案，故a 配線係藉由所謂金屬鑲嵌法而形成。金屬鑲嵌法中，首 :’在由Si〇2所組成之絕緣膜上，形成對應於特定配線圖 案之細微的配線槽。其次，藉由電錢法，於絕緣膜上形成 C'膜。Cu膜形成為填埋完配線槽、並覆蓋絕緣膜表面整 個乾圍之厚度。其後’藉由⑽⑽㈣…仏心⑽
Polishmg :化學機械研磨）而研磨Cu膜。Cu膜之研磨係將
Cu膜之配線槽外之部分全部去除，持續至配線槽外之絕緣 膜：表面露出為止。藉此’ Cu膜僅殘存於配線槽内，由此 獲得埋設於配線槽内之Cu配線。 與A1相比，以向以〇2之擴散性較高。因此，若在由以〇2 所组成之絕緣膜上直接形成有Cu配線…膜），則&會於絕 緣膜中擴散，從而可能產生配線間短路等現象。 因此，在絕緣膜與Cu配線之間，必須具有用以防止α 向絕緣膜擴散的障壁膜。作為形成該障壁膜之方法，建議 使用以下方法：例如，於Cu膜形成之前，於形成有配線槽 之絕緣膜上，形成由Cu與Mn(錳）之合金所組成之合金膜， 132423.doc 200910431 、开7成之後進行熱處理，藉此使合金膜中之在與 絕緣膜之界面上擴散，從而於該界面上形成由MnxSi 〇 x、y、2:大於零之數。以下僅記為「MnSi〇」）所組成之 障壁膜。（例如，參考專利文獻2)。 圖7係採用有由MnSi〇所組成之障壁膜的多層配線構造 的模式剖面圖。 於未圖不之半導體基板上，積層有第1絕緣層121。第五 絕緣層121形成為具有如下構造，即，將由Si〇2所組成之 層間絕緣膜122、由SiC所組成之蝕刻終止膜123、以及由
Si〇2所組成之層間絕緣膜124自半導體基板側依上述順序 積層。 於第1絕緣層121之表層部上，形成有對應於特定配線圖 案之細微的第1槽丨25。該第1槽125中，經由以MnSi〇所組 成之障壁膜126而埋設有由Cl!所組成之第1配線。 於第1絕緣層121及第1配線127上，積層有第2絕緣層 128。第2絕緣層128具有如下構造：將由SiCN或者SiN所組 成之擴政防止膜129、由SiC所組成之姓刻終止膜13〇、由 Si〇2所組成之層間絕緣膜131、由Sic所組成之蝕刻終止膜 132、以及由Si〇2所組成之層間絕緣膜133自第u邑緣層121 側依上述順序積層。 於第2絕緣層12 8之表層部上，形成有對應於特定配線圖 案之細微的第2槽134。雙’於該第2絕緣層128上，在第2 槽134與第1配線127對向之部分中，貫通形成有導通孔 135。在第2槽134及導通孔135之内表面上，覆著有由 132423.doc 200910431
MnSl〇所組成之障壁臈136。於導通孔135中，埋設有由Cu 所’、且成之導通體137。於第2槽134中埋設有由Cu所組成 之第2配線138。 在形成於第1絕緣層⑵上之第1槽125之内表面上，形成 有CUMn &金膜’於該CuMn合金膜上，使作為第1配線127 之材料的Cu堆積後進行熱處理，藉此形成由驗⑽所組成 之障壁膜126。進行熱處理後，CuMn合金膜中之Mn會與 第1、邑緣層121中含有的Si(矽）及〇(氧）結合，生成MnSi〇。 又，在形成於第2絕緣層上之第2槽134及導通孔〗35之内表 面上，形成有CuMn合金膜，於該（：11]^11合金膜上，使作為 第配線1 3 8之材料的cu堆積後進行熱處理，藉此形成由 MnSiO所組成之障壁膜136。 而形成於第2絕緣層128最下層之擴散防止膜129係由
SiCN或者SiN所組成，其材料中不含有〇。因而，在第1配 線127與擴散防止膜129之間及導通體137與擴散防止膜129 之間，未形成有由MnSiO所組成之障壁膜。由此，障壁膜 126與障壁膜136成為不連續。因此，當於半導體裝置上施 加有外力時，應力會集中於未被障壁膜所包覆的導通體 137之下端部（虛線a所包圍之部分），從而可能產生所謂應 力遷移。 [專利文獻1]日本專利特開平8_274256號公報 [專利文獻2]日本專利特開2005-277390號公報 【發明内容】 [發明所欲解決之問題] 132423.doc 200910431 本發明之目的在於提供一種半導體裝置及其製造方法’ 該半導體裝置係於使用以Cu為主成分之金屬材料作為電極 或配線之材料時，不會導致洩漏電流之增大或者產生應力 遷移攸而可防止Cu向電極或配線之周圍擴散。 [解決問題之技術手段] 本發明之一態樣的半導體裝置包含：第1絕緣層，其係 由含有Si及〇之材料所組成；槽，其係將上述第丨絕緣層下 挖而成之形狀；埋設體，其係埋設於上述槽中，且由以。 為主成分之金屬材料所組成；第2絕緣層，其係積層於上 述第1絕緣層及上述埋設體上，且由含有以及〇之材料所組 成；以及障壁膜，其係形成於上述埋設體與上述第丨絕緣 層之間及上述埋設體與上述第2絕緣層之間，且由MnSi〇 所組成。 該構造中，在由含有Si及0之材料所組成之第丨絕緣層 上，形成有槽。於該槽中，埋設有由以Cu為主成分之金屬 材料所組成之埋設體。於第丨絕緣層及埋設體上，積層有 由含有Si及〇之材料所組成之第2絕緣層。並且’在上述埋 設體與上述第2絕緣層之間及上述埋設體與上述第2絕緣層 之間，形成有由MnSiO所組成之障壁膜。藉由該障壁膜， 可防止埋設體中含有的Cu於第i絕緣層及第2絕緣層中擴 散。 ’ 上述埋設體可為電極，亦可為配線。 例如’當上述半導體裝置具有MIM電容元件時，上述埋 設體可為構成該MIM電容元件之下部電極。亦即，在將本 132423.doc -10- 200910431 發明應用於具有讀電容元件之半導體裝置時，該半導體 裝置（以下，於該項中稱為「第1半導體裝置」）具有：約 絕緣層’其係由含有以及〇之材料所組成；下槽，其係將 上述第1絕緣層下挖而成之形狀；下部電極，其係埋設於 上述下槽中，且由以CuAlt+yYi a . 成刀之金屬材料所組成；絕緣 膜，其積層於上述下部電極上，且至少上述下部電極側之 最下層部分係由Si〇2所組成；上 取，上邛電極，其夾隔著上述絕 緣膜並對向於上述下部電極 电蚀而5又置，且由導電性材料所组 成；以及第1障壁膜，豆後上、^ 、 土膜/、係形成於上述下部電極與上述 絕緣層之間及上述下部電極與上述絕緣膜之間，且由 Mn Si Ο所組成。 該構造中，在形成於第丨絕緣 θ τ 埋5又有由以Cu 為主成…屬材料所組成之下部電極。於該下部電極 二=有=下部電極側之最下層部分係由所組成 之、、.邑緣膜。於该絕緣膜上，形成由導電性材料所組成之上 部電極。上部電極夹隔著絕緣膜而對向於下部電極 且’在下部電極與第】絕緣層之間及下部電極與絕緣臈之 間，形成有由MnSi〇所組成之第1障壁膜。 、 藉由第1障i臈，可防止下部電極中含有的C晴第】絕 層及絕緣臈中擴散。 、緣 .又，作為絕緣臈之至少最下層部分之材料， 3
Sl〇2。因此，與使用SiN或SiCN而形成相同膜厚缝疋 之情形相比，可降低_流。 厚之絕緣模 進而’第I障壁獏在下部電極與上部電極之對向部分 I32423.doc 200910431 之電容膜而發揮功 係相對電容率高於 。因此，使第1障壁 此可增大MIM電容 中，與絕緣膜一併作為mim電容元件 能。作為第1障壁膜之材料的MnSi〇， 2的南"電 < 數材料（High-k臈材料） 膜作為電容膜之-料而發揮功能，由 元件之電容值。
上述第1半導體f置亦可貫通上述絕緣膜而設置，並電 :連接於上述下部電極，其具有由W(僞)所組成之w(鶴)插 塞、以及介在於上述塞與上述下部電極及上述絕緣膜 之間的積層障壁膜。於該情形時，較好較，上述積層障 壁膜具有與上述下部電極及上述絕緣膜接觸之城、以及 與上述W插塞接觸之TiN膜。 由於積層P早壁膜具有TiN膜，故藉由將呢（六氣化鹤）氣 體用作原料氣體之電漿CVD法(以下，將該方法稱為「w_ ㈣法」）’可於形成…插塞時，防止·向絕緣膜中擴 散’從而防止絕緣膜被腐蝕。 又’藉由〜插塞與TiN膜接觸，可發揮積層障壁膜心 插塞之優異的密著性。另-方面，藉由下部電極與Ta膜接 觸’可發揮積層障壁膜與下部電極之優異的密著性。因 此可防止積層Ρ章壁膜之層#冑。從而可防止產生應力遷 移。進而，由於TiN膜與下部電極不接觸，且h缺少與以 ^故不會產生由以Cu為主成分之材料所組成的下部 電極之腐蝕。因此可防止產生應力遷移。 上述第1半導體裝置亦可具有：第2絕緣層，其係積層於 上述絕緣膜及上述上部電極上，且由含有；§丨及〇之材料所 132423.doc 200910431 組成；上槽’其係將上述第2絕緣層下挖而成之形狀；配 線，其係埋設於上述上槽令，且由以Cu為主成分之金屬材 料所組成，·導通體，其係於上述下部電極與上述配線相互 對向之部分中，貫通上述絕緣膜及上述第2絕緣層而設 置’ ^由以Cu為主成分之金屬材料所組成；第靖壁膜， 八連、只於上述第1障壁膜，並形成在上述配線與上述第2絕 緣層之間、以及上述導通體與上述絕緣膜之間及上述導通 體與上述第2絕緣層之間，且由MnSi〇所組成。 上述第^半導體裝置例如可藉由包括如下步驟⑷〜⑷之 製造方法而製造： ⑷在由含有81及〇之材料所組成之第】絕緣層上，形成 自其表面下挖之形狀之下槽； /)於上述下槽之内表面上’覆著由含有Cu及Μη之合金 材料所組成之合金膜； (0於上述合金膜，使以Cu為主成分之金屬材料堆積， 形成埋設於上述下槽中之下部電極； ⑷於上述下部電極上，藉由使用有叫及邮之CM / ，形成由Si〇2所組成之絕緣膜； ⑷於上述絕緣膜上，形成由導電性材料所組成之 ^以及藉由減理，在上述下部電極與上述第U邑緣層 =、以及上述下部電極與絕緣膜之間，形成擴散防止 在藉由使用有TEOS-〇?氣俨夕Am丄 成之紹㈣ U2礼體之CVD法而形成由Si〇2所組 '、、之方法中’下部電極中含有之Cu氧化，於下部 132423.doc 13· 200910431 電極之表面上形成Cu〇(氧化銅）膜。當於下部電極之表面 上形成有CuO膜時，下部電極與w插塞之接觸電阻會增 大。 曰 方相對於此，在使用有8出4及仏0之CVD法中，不會於下 部電極之表面上產生Cu0膜’從而可形成由Si02所組成之 絕緣膜。 例如，當上述半導體裝置具有多層配線構造時，上述埋 設體亦可為該多層配線構造中含有之配線。亦即，在將本 發明應用於具有多層配線構造之半導體裝置時，該半導體 裝置（以下，於該項中稱為「第2半導體裝置」）具有：第1 絕緣層，其係由含有以及〇之材料所組成；第1槽，其係將 上述第1絕緣層下挖而成之形狀；第1配線，其係埋設於上 述第1槽中，且由以Cu為主成分之金屬材料所組成；第2絕 緣層，其係積層於上述第1絕緣層及上述第1配線上，且由 3有S i及〇之材料所組成；第2槽，其係將上述第2絕緣層 下挖而成之形狀；第2配線，其係埋設於上述第2槽中，且 由以Cu為主成分之金屬材料所組成；導通體，其係在上述 第1配線與上述第2配線相互對向之部分中，貫通上述第2 絕緣層而設置’且由以Cu為主成分之金屬材料所組成；障 壁膜’其係連續形成於上述第1配線與上述第1絕緣層之間 及上述第1配線與上述第2絕緣層之間、以及上述第2配線 與上述第2絕緣層之間及上述導通體與上述第2絕緣層之 間，且由MnSiO所組成。 該構造中，在形成於第1絕緣層上之第1槽中，埋設有由 132423.doc -14- 200910431 以Cu為主成分之金屬材料所組成之第1配線。於該第1絕緣 層上’積層有第2絕緣層。在形成於第2絕緣層之第2槽 中，埋設有以Cu為主成分之第2配線。第}配線與第2配線 在此等對向之部分中，藉由貫通第2絕緣層之導通體而電 性連接。並且，在第1配線與第丨絕緣層之間及第丨配線與 第2絕緣層之間、以及第2配線與第2絕緣層之間及導通體 與第2絕緣層之間，連續形成有由MnSi〇所組成之障壁 膜。 藉由障壁膜，可防止第1配線、第2配線及導通體中含有 的Cu於第！絕緣層及第2絕緣層中擴散。因而，可防止因 Cu擴散而產生的配線間漏電。 又，由於導通體之底部（下端部）被障壁膜覆蓋而受到保 護，因此，當於半導體裝置上施加有外力時，可防止於導 通體底部附近產生應力遷移。其結果可謀求提高配線之可 靠性。 再者，因Si〇2中含有較多用於生成MnSiO之0,故較好 的疋，上述第2絕緣層在鄰接於上述第丨絕緣層之最下層 上，具有由Si〇2所組成之層間膜。藉此，可在導通體之底 部及第1配線與第2絕緣層之間良好地形成由MnSi〇所組成 之障壁膜。 上述第2半導體裝置例如可藉由包括如下步驟⑴〜㈣之 製造方法而製造： ⑴在由含有Sj Ο之材料所組成之第1絕緣層上，形成自 其表面下挖之形狀之第1槽； 132423.doc 200910431 (g) 於上述第1槽之内表面上，覆著由含有Cu及Mn之合金 材料所組成之第1合金膜； (h) 於上述第1合金臈上，使以Cu為主成分之金屬材料堆 積’形成埋設於上述第1槽中之第1配線； ⑴於上述第1絕緣層及上述第1配線上，積層由含有Si及 ◦之材料所組成之第2絕緣層；
(j) 於上述第2絕緣層上，形成貫通於自其表面下挖之形 狀之第2槽及該第2槽與上述第〗配線之間的導通孔； (k) 於上述第2槽及上述導通孔之内表面上，覆著由含有 Cu及Μη之合金材料所組成之第2合金膜； ⑴於上述第2合金膜上，使以Cu為主成分之金屬材料堆 積，形成埋設於上述第2槽中之第2配線及埋設於上述導通 孔中之導通體； (m)進行熱處理，藉此在上述第丨配線與上述第丨絕緣層 之間及上述第1配線與上述第2絕緣層之間、以及上述第2 配線與上述第2絕緣層之間及上述導通體與上述第2絕緣層 之間，形成障壁膜。 又，上述第2絕緣層具有±述層間膜之構成可藉由如下 方法而獲得，_’使積層上述第2絕緣層《步驟包括層間 膜形成步驟1，於上述第“邑緣層之正上方，藉由未使 用有〇2氣體之CVD法，形成由&〇2所組成之層間膜。 在藉由使用有〇2氣體之CVD法而形成由灿2所組成之層 間膜之方法中，第i配線中含有之Cu氧化，於第}配線之: 面上形成⑽膜。當於第1配線之表面上形成有CuO臈時， 132423.doc 200910431 第1配線與導通體之接觸電阻會增大。 相對於此，在未使用有〇2氣體之CVD法中，具體而言， 在將S1H4(矽烷）及乂〇(亞氧化氮）用作原料氣體之cvd法 中’並未於第1配線之表面上產生Cu〇膜，即可形成由叫 所組成之層間膜。 本發明之上述或者此外其他目的、特徵以及效果，可藉 由以下參照隨附圖式對實施形態所作的說明而明瞭。 【實施方式】 以下，參照隨附圖式來詳細說明本發明之實施形態。 圖1係本發明之一實施形態之半導體裝置之模式剖面 圖。 半導體裝置1具有半導體基板（未圖示）。該半導體基板 例如係由Si基板所組成。於半導體基板之表層部内，製作 有 MOSFET(Metal 〇Xlde Semiconductor Field Effect
Transistor，場效電晶體）等功能元件。 於半導體基板上，積層有第％緣層2。該第i絕緣層2係 將由Si〇2所組成之層間絕緣膜3、由㈣形成之钮刻終止膜 4、以及由⑽2所組成之層間絕緣膜5自半導體基板側依上 述順序積層而形成。 於第1絕緣層2之表層部上，形成有下槽6。於下槽6中， 埋設有由Cu所組成之下部電極7。 於第1絕緣層2及下部電極7上，積層有由si〇2所組成之 絕緣膜8。 在下邛電極7與第1絕緣層2之間及下部電極7與絕緣臈8 132423.doc 200910431 之間，形成有用以防止Cu向第i絕緣層2及絕緣膜8擴散之 第1障壁膜9。第1障壁膜9係由MnSiO所組成。 於絕緣膜8上，形成有由TiN所組成之上部電極1(^上部 電極1 0夹隔著絕緣膜8而與下部電極7對向，俯視時具有較 下部電極7更小之外形。藉此，半導體裝置具有以第丨障壁 膜9及絕緣膜8作為電容膜，並由下部電極7與上部電極10 夾隔著上述第1障壁膜9及絕緣膜8之MIM構造之電容元 件。 於絕緣膜8及上部電極10上，積層有由以〇2所組成之第2 絕緣層11。 於第2絕緣層η上，形成有配線丨2、丨3。 配線1 2具有·配線本體丨4，其係由Ai_Cu合金所組成； 下障壁膜15，其係設置於配線本體14之下表面側，且具有
TiN層及Ti層之積層構造；以及上障壁膜16，其係設置於 配線本體14之上表面側，且由TiN所組成。再者，亦可設 置由TiN所組成之1層TiN障壁骐，以替代下障壁膜15。 又，配線13具有：配線本體17，其係由八1_(^合金所組 成，下障壁膜18，其係設置於配線本體丨7之下表面側，且 具有ΉΝ層及1層之積層構造；以及上障壁膜19，其係設 置於配線本體1 7之上表面側，且由TiN所組成。再者，亦 可設置由TiN所組成之1層TiN障壁膜，以替代下障壁膜 18。 於第2絕緣層11及絕緣膜8上，在下部電極7與配線a對 向之部分中，形成有於膜厚方向貫通此等膜之接觸孔2〇。 132423.doc -18- 200910431 於接觸孔20之側面及下部電極7中的臨向接觸孔別内之部 分，覆著有積層障壁膜21。 積層障壁膜21具有7^障壁層、TaN障壁層、丁丨障壁層及
Ti轉壁層之積層構造1外層之Ta障壁層接觸於接觸孔 2 0之側面及下部電極7。 於覆著有積層障壁膜21之接觸孔2〇中，形成有由w(鎢） 所組成之W插塞22。W插塞之上端連接於配線12，w插塞 之下端連接於下部電極7。藉此，配線12與下部電極7經由 W插塞2 2而電性連接。 又，於第2絕緣層1丨上，在上部電極1〇與配線13對向之 部分中，形成有使第2絕緣層11貫通於膜厚方向之接觸孔 23。於接觸孔23之側面及上部電極1〇中的臨向接觸孔以内 之部分中，覆著有積層障壁膜24。再者，該積層障壁膜24 與積層障壁21同樣地具有以障壁層、TaN障壁層、Ti障壁 層及TiN障壁層之積層構造。 於覆著有積層障壁膜24之接觸孔23中，形成有由w所組 成之W插塞25。該冒插塞25之上端連接於配線13，其下端 連接於上部電極1〇。藉此，配線13與上部電極1〇經由w插 塞2 5而電性連接。 圖2 A〜2 Μ係依次表示半導體裝置之製造步驟之模式剖面 圖。 首先，準備於最表面上具有第1絕緣層2之半導體基板。 然後，藉由光微影步驟及蝕刻步驟，於第丨絕緣層2之表層 部上形成下槽6。其次，如圖2 Α所示，藉由濺鍍法，於包 132423.doc -19- 200910431 含下槽6之内表面的第1絕緣層2之表面整個範圍内，覆著 由Cu與Μη之合金所組成之合金膜31。 接著，如圖2Β所示，藉由電鍍法，於合金膜31上形成以
Cu為主成分之金屬材料層32。該金屬材料層^形成為填埋 完下槽6之厚度。 其後，如圖2C所示，進行熱處理，藉此，合金膜31中之
Mn(錳）會與第1絕緣層2中含有之Si及〇(氧）結合，形成
MnSiO臈33。又，此時，合金膜3丨中之之一部分於金屬 材料層32中移動’並於金屬材料層32之表面析出。再者， 伴隨MnSKD膜33之形成’合金膜31與金屬材料層32實質上 成為一體。 其次，藉由CMP法而研磨金屬材料層32及施训膜33。 如圖2D所示，該研磨係將金屬材料層32及MnSi0膜33之下 槽6外所形成之無用部分全部去除，露出下槽6外之第1絕 緣層2之表面，並持續至該第】絕緣層2之表面與下槽6内之 i. 金屬材料層32之表面成為同一面為止。藉此’可獲得埋設 於下槽6内之下部電極7。 其次’如圊2E所示，藉由脾^ XT a m 糟由將Si%及N2〇用作原料氣體之 C VD法’於第1絕緣層2及下邻雷搞7 l姓任 甚叹卜。卩電極7上積層絕緣膜8。 於絕緣膜8積層後，再士推+ 丹-人進仃熱處理。藉由該熱處理， 殘留於下部電極7中之Μη合鱼紹祕时。山Α a —，，邑緣膜8中含有的si及〇結 . 在、，邑緣膜8與下部電極7之間形成
MnSi〇膜34。其結果會在第 弟，·邑緣層2與下部電極7之間、 及絕緣膜8與下部電極7之間彡 心间形成由MnSiO膜33 ' 34所組 132423.doc •20- 200910431 成之第1障壁膜9。 :次，ϋ由賤鍍法，於絕緣膜8上之 屬材料臈（未圖示ρ秋後，今厲上形成金 蝕列牛银 …、後*屬材料臈藉由光微影步驟及 =步驟’將夾隔著絕緣膜8而對向於下部電極以一部分 去除。藉此’如圖2G所示，形成上部電極1〇。 其後，如圖2H所示，藉由CVD法，於絕 =上積層第2絕緣層U。接著，於第2絕 有-:一㈣圖案35,該開口僅使可形成接觸孔：:、 2 3之部分露出。 以該抗敍劑圖案35作為遮罩，地第2絕緣層U進行飯 刻’直至下部電極7及上部電極1〇分別露出為止。藉此， 如圖2Ϊ所示，形成有使下部電極7之一部分露出之接觸孔 20、以及使上部電極1()之—部分露出之接觸孔η。於接觸 孔20、23形成後，抗蝕劑圖案35被去除。 其次，如圖2J所示，藉由CVD法，於第2絕緣層丨丨、上 ί部電極W及下部電極7之露出面（包含接觸孔20、23之側面） 之整個範圍内，依次積層Ta障壁層、TaN障壁層、丁丨障壁 層及TlN障壁層積層，從而形成積層障壁膜36。 其後，如圖2K所示，藉由w_cv_，於積層障壁膜刊 上形成由w所組成之貿層37。％層37形成為填埋完接觸孔 20、23之厚度。 在形成W層37之後，藉由CMP法而研磨|層37及積層障 壁膜36。如圖2L所示，該研磨係將w層37及積層障壁膜％ 之接觸孔20、23外所形成之無用部分全部去除，露出接觸 132423.doc 200910431 23外之第2絕緣層】】之表面，並持續至該第2絕緣層 Π之表面與接觸孔2G、23内之W層37及積層障壁膜36之表 面成為同一面為止。藉此，積層障壁膜36中，覆著於接觸 孔2〇之:則面及下部電極7之上表面之部分成為積層障壁膜 21，覆著於接觸孔23之側面及上部電極1()之上表面之部分 成為積層&壁膜24。又，评層37中，殘存於接觸孔内之 ^分成為W插塞22，殘存於接觸孔23内之部分成為w插塞 25 ° 著如圖2M所示，藉由濺鑛法，於第2絕緣層11及w 插塞22、25上’依次積層™/Ti層38、A1_Cu合金層39及 TiN層 40。 其後，經光«彡步驟及㈣步驟而選擇性地去除了丨脳 層lieu合金層39及層4〇，從而如圖i所示，形成 線12 13。藉此，獲得圖1所示之半導體裝置工。 、如上所述’半導體裝置1中，在由含有Si及Ο之材料所組 成之第1絕緣層2上形成有下槽6，於該下槽6中，埋設有由 以Cu為主成分之金屬材料所組成之下部電極7。於該下部 電極7上’積層有至少下部電極7側之最下層部分由⑽2所 組成之絕緣膜8。於該紹綠聪δ u 、 m邑緣膜8上，形成有由導電性材料所 組成之上部電極1 〇。上部雷瑞]Λ + -- ^ 邛電極10夾隔者絕緣膜8而與下部 電極7對向。並且在下部電極7與第1絕緣層2之間及下部電 極7與絕緣膜8之間’形成有由祕〇所組成之第丄障壁膜 9 〇
藉由第1障壁膜9,可防止下部電極7中含有的Cu於第W 132423.doc -22- 200910431 緣層2及絕緣膜8中擴散。 又，使用Si〇2作為絕緣膜8之材料。對於具有由該叫 所組成之絕緣膜8之MIM電容元件而言，與具有如下電容2 膜、亦即由與上述絕緣臈8具有相同膜厚之SiNMicN所^ 成之電容膜的MIM電容元件相比，可降低浪漏電流。 進而，在下部電極7與上部電極1〇之對向部分中，第1障 壁膜9與絕緣膜8-併作為MIM電容元件之電容膜而發揮功 能。作為第1障壁膜9之材料的MnSi〇係相對電容率高於
Si〇2之高介電常數材料（High_k膜材料）。因此，使第】障壁 膜9作為電容膜之—部分而發揮功能，由此可增大應電 容元件之電容值。 又，w插塞22貫通絕緣膜8而電性連接於下部電極7。在 絕緣膜8與W插塞22之間及下部電極7與界插塞22之間，介 在有積層障壁膜21。 積層障壁膜21中，接觸於…插塞22之部分係丁⑴障壁 層。因此，可防止在向積層障壁膜21上供給WF6氣體時（圖 2K所不之步驟時），WI?6氣體向第2絕緣層η及絕緣膜8中 擴散，從而防止第2絕緣層u及絕緣膜8被腐蝕。 又，使W插塞22接觸於積層障壁膜21iTiN障壁層，由 此可發揮積層障壁膜21與1插塞22之優異的密著性。另一 方面下部電極7接觸於積層障壁膜21之Ta障壁層，由此 可發揮積層障壁膜21與下部電極7之優異的密著性。因 此可防止積層障壁膜21之膜剝離，從而可防止產生應力 遷移。進而’由於TiN障壁層與下部電極7不接觸，且丁3缺 132423.doc -23- 200910431 少與Cu之反應，故亦不會產生由Cu所組成之下部電極7之 腐蝕。因此可防止產生電遷移。 其結果可使下部電極7與配線12之連接可靠性提高。 於積層障壁膜21中，在丁3障壁層與道障壁層之間介在 有丁_章壁層。與Ta相比，TaN例如在防止㈣吨等絕 緣材料中擴散之能力(Cu擴散防止能力)方面較優異。因 此，可防止下部電極7之cu向第2絕緣層n擴散。 又，於積層障壁膜21中，在TaN障壁層與TiN障壁層之 間，介在有Ti障壁層。Ti相對於TaN及TiN而言具有優異之 f著性。因此，可使TaN障壁層與TiN障壁層之密著性提 咼。其結果可進一步防止積層障壁膜21之膜剝離。 又於第1絕緣層2及下部電極7上積層絕緣膜8時，使用 以呂出4及乂〇作為原料氣體之CVD法。藉此，並未於下部 電極7之表面上產生Cu0膜，即可形成由以〇2所組成之絕 膜8。 再者，絕緣膜8只要在至少下部電極7側之最下層上具有 Si〇2層即可，於該Si〇2層上，亦可積層有由、Μ。或 s!cn等其他絕緣材料所組成之層。若絕緣膜8於最下層具 有Si〇2層，則可在絕緣膜8與下部電極7之間形成由 所組成之第1障壁膜9(MnSiO膜34)。 又，於圖2A〜2M所示之製造方法中，在第！絕緣層2與下 部電極7之間形成MnSiO膜33之熱處理、以及在絕緣膜8與 下部電極7之間形成MnSiO膜34之熱處理被分為2次步驟而 執行。然而，MnSiO膜33、34亦可藉由1次熱處理步驟而 132423.doc -24- 200910431 形成。亦即，在使金屬材料層32堆積後，不進行熱處理而 使步驟繼續前行。並且，在將絕緣膜8積層後進行熱處 理，由此，於同一步驟中，在下部電極7與第丨絕緣層^之 門及下邛電極7與絕緣膜8之間，亦可形成由所組成 之第1障壁膜9(MnSiO膜33、34)。 圖3係本發明其他實施形態之半導體裝置之模式剖面 圖。再者，於圖3中，在相當於圖丨所示之各部分之部分 7附以與圖1中相同之參照符號。又，以下僅對與圖1所 厂、構之不同點加以說明，而對於附以相同參照符號之 各部分’省略說明。 么圖1所示之半導體裝置1中，配線12、13之雙方形成於第 緣層11上。相對於此，圖3所示之半導體裝置5 1中，與 下邛電極7電性連接之配線52埋設於第2絕緣層11中。 於半導體裝置51巾’第2絕緣層U係將由叫所組成之 層間絕緣臈53、由SiC所組成之㈣終止膜54、及由Si〇2 所組成之層H緣臈55自下部電極依上述順序積層而 形成。 、、第2、屋緣層u之表層部上’形成有上槽％。於該上槽 56中’埋设由cu所組成之配線52。又，於第2絕緣層η 在上槽56與下部電極7對向之部分巾，貫通第2絕緣層 、邑緣臈8及第1障壁臈9而形成接觸孔57 ^於接觸孔57 、、&有由Cu所組成之接點58。接點58係與配線52連接 成為—體，同時連接於下部電極7。並且在配線52與第2絕 緣s 11之間、以及接點58與絕緣膜8之間及接點μ與第2絕 132423.doc -25· 200910431 緣層11之間，由MnSiO所組成之第2障壁臈59連續於第1障 壁膜9而形成。 根據該構成，亦可獲得與圖丨所示之構成相同之效果。 而且，因配線52係由Cu所組成成，故與圖丨所示之構成产 況相比較’可降低配線電阻。 又，藉由第2障壁膜59 ’可防止配線52及接點58中含有 的Cu於絕緣膜8及第2絕緣層11中擴散。
進而，因第1障壁膜9與第2障壁膜59連續著，故在對半 導體裝置51施加外力時，可防止在接點58與下部電極7之 連接部分附近產生應力遷移。其結果可謀求提高配線之可 靠性。 圖4係本發明之此外其他實施形態之半導體裝置之模式 剖面圖。 半導體裝置61具有於丰墓辦其把,-囬 八另％千導體基板（不圖不）上使用有€11配 線材料之多層配線構造。 半導體基板例如由Si基板所組成。於半導體基板之表層 部内，製作有M〇SFET(Metal0xideSemic〇nduet〇rFieid
Effect Transistor)等功能元件。 於半導體基板上，積層右笛 9有弟1絕緣層62。第1絕緣層62係 將層間絕緣膜63、㈣終止膜64及層間絕緣膜…半導體 基板側依上述順序積層而形成。層間絕緣膜63、65例如係 由Si〇2所組成。又，领$丨丨妙_ L时，Λ , 蝕剡終止膜64例如係由Sic所組成。 於第1絕緣層6 2之表層l ,,, '^上’形成有對應於特定配線圖 案之第1槽66。於第1槽66中 中埋δ又有由Cu所組成之第1配 132423.doc -26 - 200910431 線67。 在第1絕緣層62及第丨配線67上，積層第2絕緣層68。第2 絕緣層6 8係將層間膜6 9、蝕刻終止臈7 〇、層間絕緣膜7卜 餘刻終止膜72及層間絕緣膜73自第丨絕緣層62側依上述順 序積層而形成。層間膜69例如係由叫所組成。作為敍刻 終止膜70、72之材料，可使用與蝕刻終止膜以相同之材 料。又’作為層間絕緣膜71、73之材料，可使用與層間絕 緣膜63、65相同之材料。 於第2絕緣層68之表層部上，形成有對應於特定之配線 圖案之第2槽74。又，於第2絕緣層68中，在第2槽74與第1 配線67對向之部分中，貫通形成有導通孔乃。 於第2槽74及導通孔75中，分別埋設有由Cu所組成之第2 配線76及導通體77。第2配線％及導通體”成為一體。 並且，在第1配線67與第1絕緣層62之間及第i配線67與 第2絕緣層68(層間膜69)之間、以及第2配線％與第2絕緣層 68之間及導通體77與第2絕緣層68之間，形成有由MnSiO 所組成之障壁膜78。 圖5 A〜5L係依次表示半導體裝置之製造步驟之模式剖面 圖。 首先’準備於最表面上具有第1絕緣層62之半導體基 板。然後，如圖5 A所示，藉由光微影步驟及蝕刻步驟，於 第1'纟巴緣層62之表層部上形成第1槽66。 其次’如圖5B所示，藉由濺鍍法，於包含第1槽66之内 表面的第1絕緣層62之表面整個範圍内’覆著由cu與Μη之 132423.doc -27- 200910431 合金所組成之合金膜79。 接者’如圖5C所示，藉由電鑛法，於合金膜79上形成以
Cu為主成分之金屬材料層8()。該金屬材料層卿成為填埋 完第1槽66之厚度。 其後，如圖5D所示，進行熱處理，藉此，合金膜79中之
Mn會與第1絕緣層62_含有的以及〇結合，形成MnSiO膜 81。又，此時，合金膜79中之_之一部分於金屬材料層 8〇中移動，並於金屬材料層8〇之表面析出。再者，伴隨
MnSi〇膜81之形成，合金膜79與金屬材料層32實質上成為 一體。 其次，藉由CMP法而研磨金屬材料層⑽及河仏…膜以。 如圖5E所示，該研磨係將金屬材料層8〇&MnSi〇膜η之第 1槽66外所形成之無用部分全部去除，露出第1槽66外之第 1絕緣層62之表面，並持續至該第1絕緣層62之表面與第i 槽66内之金屬材料層8〇之表面成為同一面為止。藉此，可 獲得埋設於第1槽66内之第1配線67。 其次，如圖5F所示，藉由CVD法，於第i絕緣層62及第又 配線67上，將層間膜69、蝕刻終止膜7〇、層間絕緣膜71、 蝕刻終止膜72及層間絕緣膜73依上述順序積層。藉此，於 第1絕緣層62及第1配線67上形成有第2絕緣層68。 此處，在以CVD法形成Si〇2膜時，一般將1^〇8_〇2氣體 用作原料，在使用有TEOS-〇2氣體之CVD法中，於第1配 線67之表面上產生Cu〇膜。當於第i配線67之表面上產生 CuO膜時，第！配線67與導通體77之接觸電阻會變大。因 132423.doc -28- 200910431 此’層間膜69係藉由將8出4及]^0用作原料氣體之cvd法 而形成。由此，並未使第1配線67之表面氧化，即可於第1 絕緣層62及第1配線67上形成由si〇2所組成之層間膜69。 其後，於第2絕緣層68上形成具有一開口之抗飯劑圖案 (未圖示）’該開口僅使可形成導通孔75之部分露出。將該 抗蝕劑圖案作為遮罩，對層間絕緣膜73、蝕刻終止膜”及 層間絕緣膜7 1進行蝕刻，從而如圖5G所示，形成導通孔 75。此時，層間絕緣膜73、蝕刻終止膜72及層間絕緣膜？! 藉由於適當時序改換反應氣體（蝕刻劑）而被連續地蝕刻。 層間絕緣膜71之蝕刻係在蝕刻終止膜7〇露出之時間點停 止。 如圖5H所示，使導通孔75被埋入材82填埋完，以減小半 導體裝置1之表面之凹凸。其原因在於，若半導體裝置丨之 表面之凹凸較大，則以下所述之用以形成抗敍劑圖案^之 光微影步射的焦點深度並未良好地規定，從而無法進行 高析像度之曝光。 然後’如圖5!所示，形成有具有一開口之抗蝕劑圖案 83，上述開口僅使可形成第2槽之部分露出，並將上述抗 蝕劑圖案83作為遮罩，對第2絕緣層68進行蝕刻，直至^ 刻終止膜72露出為止，藉此形成第2槽74。在形成第2槽μ 之後，埋入材82及抗蝕劑圖案83被去除。 其次，如圖5J所示，對與層間臈69及蝕刻終止臈中之 導通孔75對向之部分進行㈣，由此，第！配線^之一部 分經由導通孔75而露出。 ° 132423.doc -29- 200910431 然後’如圖5K所示，於包含第2槽74内表面及導通孔75 内表面之第2絕緣層68之表面整個範圍内、以及臨向第1配 線67中的導通孔75之部分中，覆著有由以與^^^之合金所 成之5金膜84。其次，藉由電鑛法，於合金膜84上形成 以Cu為主成分之金屬材料層以。該金屬材料層以形成為填 埋完第2槽74之厚度。 後，進行熱處理，藉此，如圖SL所示，合金膜84中之 Μη會與第2絕緣層68中含有之以及〇結合，形成MnSi〇膜 86又，殘留於第1配線67中之Μη會與層間膜69中含有之
Si及〇結合，形成MnSic^87。藉此，於第！配線π與第^ 絕緣層62之間及第1配線67與第2絕緣層68之間、以及第2 配線76與第2絕緣層68之間及導通體77與第2絕緣層砧之 間形成由MnSiO膜81、86、87所組成之障壁膜78。再 者伴炚障壁膜78之形成，合金膜84與金屬材料層85實質 上成為一體。 其-人，藉由CMP法而研磨金屬材料層85及障壁膜78。該 研磨係將金屬材料層85及障壁膜78之第2槽74外所形成之 無用部分全部去除，露出第2槽74外之第2絕緣層68之表 面，並持續至該第2絕緣層68之表面與第2槽74内之金屬材 料層85之表面成為同一面為止。藉此，形成埋設於第之槽 中之第2配線76及埋設於導通孔75中之導通體77，從而獲 得圖4所示之半導體裝置61。 於半導體裝置61上，在形成於第1絕緣層62之第1槽66 中，埋設有由以Cu為主成分之金屬材料所組成之第丨配線 132423.doc •30· 200910431 67。又，於第1絕緣層62上，積層有第2絕緣層68。在形成 於第2絕緣層68上之第2槽74中，埋設有以Cu為主成分之第 2配線76。第1配線67與第2配線76係藉由導通體77而電性 連接，該導通體77在第1配線67與第2配線76對向之部分中 貫通第2絕緣層68而設置。並且，在第1配線67與第1絕緣 層62之間及第1配線67與第2絕緣層68之間、以及第2配線 76與第2絕緣層68之間及導通體77與第2絕緣層68之間，連 續形成有由MnSiO所組成之障壁膜78。 藉由障壁膜78 ’可防止第1配線67、第2配線76及導通體 77中含有的Cu於第1絕緣層62及第2絕緣層68中擴散。因 此’可防止Cu擴散而產生配線間漏電。 又，由於導通體77之底部（下端部）被障壁膜78覆蓋而受 到保5蔓’因此’當於半導體裝置61上施加有外力時，可防 止於導通體77底部附近產生應力遷移。其結果可謀求提高 配線之可靠性。 再者’於圖5A〜5L所示之製造方法中，在第！絕緣層62 與第1配線67之間形成MnSiO膜81之熱處理，以及在第2絕 緣層68與第1配線67、導通體77及第2配線76之間形成 MnSiO膜86、87之熱處理被分為2次步驟而執行。然而， MnSiO膜81、86、87亦可藉由1次熱處理步驟而形成。亦 即’使金屬材料層32堆積後，並不進行熱處理，而是將第 2絕緣層68積層。然後，使步驟前行，在將金屬材料層85 堆積後進行熱處理，由此，於同一步驟中，在第i配線67 與第1絕緣層62之間及第1配線67與第2絕緣層68之間、以 132423.doc -31 - 200910431 及第2配線67與第2絕緣層68之間及導通體77與第2絕緣層 68之間，亦可形成由MnSiO所組成之障壁膜78(MnSic^ 81 、 86 、 87) » 又’例示Si〇2作為層間膜69之材料，但層間膜69之材料 /、要係含有S i及Ο之絕緣材料即可，例如，亦可使用 SiOC(經碳化之氧化矽）。 本申請案對應於2007年6月22日向日本國專利廳提出之 特願2007-165540號及特願2007·165541號，此等申請案之 全部揭示在此以引用的方式而併入。 【圖式簡單說明】 圖1係本發明之一實施形態之半導體裝置的模式剖 圖。 。曲 圖2Α係用以說明圖i所示之半導體裝置之製造方 式剖面圖。 姨 圖2B係表示圖2A之下一步驟之模式剖面圖。 圖2C係表示圖2B之下一步驟之模式剖面圖。 圖2D係表示圖2C之下—步驟之模式剖面圖。 圖2E係表示圖2D之下一步驟之模式剖面圖。 圖2F係表示圖冗之下一步驟之模式剖面圖。 圖2G係表示圖2F之下-步驟之模式剖面圖。 圖2H係表示圖2(3之下一步驟之模式剖面圖。 圖21係表示圖2H之下一步驟之模式剖面圖。 圖2J係表示圖21之下_步驟之模式剖面圖。 圖2K係表示圖2;之下一步驟之模式剖面圖。 132423.doc -32· 200910431 圖2L係表示圖汉之下一步驟之模式剖面圖。 圖2M係表示aj2L之下—步驟之模式剖面圖。 圖 圖3係本發明其他實施形態之半導體裝置之模式剖面 〇 圖 4係本發明此外1 卜其他實施形態之半導體裝置之模式剖 面圖。 圖5A係用以說明圖4 ^ 式剖面圖。 之牛等體裝置之製造方法的模 圖5B係表示^5A之下—步驟之模式剖面圖。 圖5C係表㈣5B之下—步驟之模式剖面圖。 請係表㈣5C之下—步驟之模式剖面圖。 圖5E係表示圖5D之下一步驟之模式剖面圖。 圖5F係表不圖5£之下一步驟之模式剖面圖。 圖5〇係表示圖5F之下-步驟之模式剖面圖。 圖讯係表示圖5G之下一步驟之模式剖面圖。 圖51係表示圖5H之下—步鄉之模式剖面圖。 圖5J係表示圖51之下—步驟之模式剖面圖。 圖5K係表示圖5;之下—步驟之模式剖面圖。 圖5乙係表示圖5K之下一步驟之模式剖面圖。 圖6係具有先前之MIM電容元件之半導體庐 面圖。 于导體裝置的模式剖 圖7係具有先前之多層配線構造之 面圖〇 千導體裝置的模式剖 【主要元件符號說明】 132423.doc -33- 半導體裝置 第1絕緣層 下槽 下部電極 絕緣膜 第1障壁膜 上部電極 第2絕緣層 積層障壁膜 W插塞 積層障壁膜 W插塞 半導體裝置 配線 上槽 接觸孔 接點 第2障壁膜 半導體裝置 第1絕緣層 第1槽 第1配線 第2絕緣層 層間膜 -34- 200910431 74 75 76 77 78 第2槽 導通孔 第2配線 導通體 障壁膜 f ί 132423.doc -35

Claims (1)

  1. 200910431 十、申請專利範圍： 1. 一種半導體裝置，其包含·· 第1絕緣層’其係由含有Si及0之材料所組成； 槽’其係、將上述第！絕緣層下挖而成之形狀； 埋叹體，其係埋設於上述第2槽中，且由以cu為主成 为之金屬材料所組成； 第2、、邑緣層，其係積層於上述第1絕緣層及上述埋設體 上，且由含有Si及〇之材料所組成；以及 障壁獏，其係、形成於上述埋設體與第1絕緣層之間及 上述埋設體與上述第2絕緣層之間，且由MnxSiyOz(x、 y、z :大於零之數）所組成。 2. —種半導體裝置，其包含： 第1絕緣層，其係由含有Si及Ο之材料所組成； 下槽，其係將上述第1絕緣層下挖而成之形狀·， 下部電極，其係埋設於上述下槽中，且由以Cu為主成 分之金屬材料所組成； 絕緣膜，其積層於上述下部電極上，且至少上述下部 電極側之最下層部分係由Si〇2所組成； 上部電極，其爽隔著上述絕緣膜並對向於上述下部電 極而設置，且由導電性材料所組成；以及 第1障壁膜，其係形成於上述下部電極盥 a <弟1絕緣 層之間及上述下部電極與上述絕緣膜之間，且 MnxSiyOz(x、y、z :大於零之數）所組成。 3. 如請求項2之半導體裝置，其包含： 132423.doc 200910431 w插塞，其係貫通上述絕緣膜而設置，並電性連接於 上述下部電極，且由貿所組成；以及 積層障壁膜，其係介在於上述w插塞與上述下部電極 之間及上述W插塞與上述絕緣膜之間； 上述積層障壁膜具有與上述下部電極及上述絕緣膜接 觸之Ta膜、以及與上述w插塞接觸之们^^膜。 4. 如請求項2之半導體裝置，其包含： 第2絕緣層，其係積層於上述絕緣膜及上述上部電極 上’且由含有Si及〇之材料所組成； 上槽，其係將上述第2絕緣層下挖而成之形狀； 配線，其係埋設於上述上槽中，且由以Cu為主成分之 金屬材料所組成； 導通體，其係在上述下部電極與上述配線相互對向之 部分中，貫通上述絕緣膜及上述第2絕緣層而設置，且 由以CU為主成分之金屬材料所組成；以及 第2障壁臈，其連續於上述第丨障壁膜，並形成在上述 配線與上述第2絕緣層之間、以及上述導通體與上述絕 緣膜之間及上述導通體與上述第2絕緣層之間，且由 MnxSiyOz(x、y、z :大於零之數）所組成。 5. 一種半導體裝置之製造方法，其包括如下步驟： 在由含有Si及〇之材料所組成之第丨絕緣層上，形成自 其表面下挖所成之形狀之下槽； 於上述下槽之内表面上’覆著由含有Cu及Μη之合金 材料所組成之合金膜； 132423.doc 200910431 於上述合金臈上，堆 積以Cu為主成分之金屬材料， 成埋設於上述下槽中之下部電極； ;上述下電極上，藉由使用有SiH4及N2〇之C VD 法，形成由Si〇2所組成之絕緣膜； 於上述絕緣膜上，形成由導電性材料所组成之上部電 極；以及 進行熱處理，藉此在上述下部電極與上述第U邑緣層 之門及上述下邛電極與上述絕緣膜之間，形成第1障壁 膜。 6. —種半導體裝置，其包含： 第1、'·邑緣層，其係由含有8(及〇之材料所組成； 第1槽，其係將上述第丨絕緣層下挖而成之形狀； 第1配線，其係埋設於上述第丨槽中，且由以Cu為主成 分之金屬材料所組成； 第2絕緣層，其係積層於上述第1絕緣層及上述第1配 線上，且由含有Si及〇之材料所組成； 第2槽’其係將上述第2絕緣層下挖而成之形狀； 第2配線，其係埋設於上述第2槽中’且由以Cu為主成 分之金屬材料所組成； 導通體，其係在上述第1配線與上述第2配線相互對向 之部分中’貫通上述第2絕緣層而設置，且由以Cu為主 成分之金屬材料所組成；以及 障壁膜’其係連續形成於上述第1配線與上述第1絕緣 層之間及上述第1配線與上述第2絕緣層之間、以及上述 132423.doc 200910431 第2配線與上述第2絕緣層之間及上述導 絕緣層之間，且由Μη為〇z(x、y、z :大於零之數^组 成。 7.如請求項6之半導體裝置，其中 上述第2絕緣層在鄰接於上述第1絕緣層之最下層上， 具有由Si02所組成之層間膜。 8 · —種半導體裝置之製造方法，其包括如下步驟： r. 在由含有“及〇之材料所組成之第1絕緣層上，形成自 " 其表面下挖所成之形狀之第1槽； 於上述第1槽之内表面上，覆著由含有Cu&Mn之合金 材料所組成之第1合金膜； 於上述第1合金膜上，堆積以Cu為主成分之金屬材 料’形成埋設於上述第1槽中之第1電極； 於上述第1絕緣層及上述第丨配線上，積層由含有以及 〇之材料所組成之第2絕緣層； ^ 於上述第2絕緣層上，形成貫通於自其表面下挖所成 之形狀的第2槽及該第2槽與上述第1配線之間的導通 子L ; 於上述第2槽及上述導通孔之内表面上，附著由含有 Cu及Μη之合金材料所組成之第2合金膜； 於上述第2合金膜上，堆積以Cu為主成分之金屬材 料’形成埋設於上述第2槽中之第2配線及埋設於上述導 通孔中之導通體； 進行熱處理，藉此在上述第1配線與上述第1絕緣層之 132423.doc 200910431 間及上述第1配線與上述第2絕緣層之間、以及上述第2 配線與上述第2絕緣層之間及上述導通體與上述第2絕緣 層之間’形成障壁臈。 9. 如請求項8之半導體裝置之製造方法，其中 積層上述第2絕緣層之步驟包含層間膜形成步驟，其 係於上述第1絕緣層之正上方，藉由未使用〇2氣體之 CVD法’形成由Si〇2所組成之層間膜。 10. 如請求項9之半導體裝置之製造方法，其中 上述CVD法係將SiH4及N2〇作A甩奶γ Λ π,η W馬原枓氣體使用之CVD 法0 132423.doc
TW097123225A 2007-06-22 2008-06-20 Semiconductor device and method for manufacturing the same TW200910431A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007165540A JP5288734B2 (ja) 2007-06-22 2007-06-22 半導体装置およびその製造方法
JP2007165541 2007-06-22

Publications (1)

Publication Number Publication Date
TW200910431A true TW200910431A (en) 2009-03-01

Family

ID=40185596

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097123225A TW200910431A (en) 2007-06-22 2008-06-20 Semiconductor device and method for manufacturing the same

Country Status (3)

Country Link
US (1) US8102051B2 (zh)
TW (1) TW200910431A (zh)
WO (1) WO2009001780A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5353109B2 (ja) * 2008-08-15 2013-11-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US8586472B2 (en) * 2010-07-14 2013-11-19 Infineon Technologies Ag Conductive lines and pads and method of manufacturing thereof
JP2012064713A (ja) * 2010-09-15 2012-03-29 Toshiba Corp 半導体装置の製造方法
US8492289B2 (en) * 2010-09-15 2013-07-23 International Business Machines Corporation Barrier layer formation for metal interconnects through enhanced impurity diffusion
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
CN102427040A (zh) * 2011-07-01 2012-04-25 上海华力微电子有限公司 一种在层间介质层中自形成含锰硅氧化合物阻挡层的方法
JP2015079901A (ja) * 2013-10-18 2015-04-23 株式会社東芝 半導体装置及び半導体装置の製造方法
US9613906B2 (en) * 2014-06-23 2017-04-04 GlobalFoundries, Inc. Integrated circuits including modified liners and methods for fabricating the same
US9224686B1 (en) * 2014-09-10 2015-12-29 International Business Machines Corporation Single damascene interconnect structure
WO2021039053A1 (ja) 2019-08-27 2021-03-04 株式会社村田製作所 コンデンサ、接続構造及びコンデンサの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3369827B2 (ja) * 1995-01-30 2003-01-20 株式会社東芝 半導体装置及びその製造方法
JP3657921B2 (ja) * 2002-04-26 2005-06-08 株式会社東芝 半導体装置とその製造方法
JP2004095866A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
JP2004134498A (ja) * 2002-10-09 2004-04-30 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP4478038B2 (ja) * 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
EP1610462B1 (fr) * 2004-06-24 2012-07-11 St Microelectronics S.A. Circuit et procédé de vérification de la constance de biais d'un flux de bits
JP4679270B2 (ja) * 2005-06-30 2011-04-27 株式会社東芝 半導体装置およびその製造方法
JP4197694B2 (ja) * 2005-08-10 2008-12-17 株式会社東芝 半導体装置およびその製造方法
JP4236201B2 (ja) * 2005-08-30 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4529880B2 (ja) 2005-11-21 2010-08-25 ソニー株式会社 半導体装置および半導体装置の製造方法
JP5076482B2 (ja) * 2006-01-20 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008013848A (ja) * 2006-06-08 2008-01-24 Tokyo Electron Ltd 成膜装置及び成膜方法
US20080054466A1 (en) * 2006-08-31 2008-03-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
JP2008091645A (ja) * 2006-10-02 2008-04-17 Tokyo Electron Ltd 半導体製造装置、半導体装置の製造方法及び記憶媒体
JP5010265B2 (ja) * 2006-12-18 2012-08-29 株式会社東芝 半導体装置の製造方法
JP5089244B2 (ja) * 2007-05-22 2012-12-05 ローム株式会社 半導体装置
JP5117112B2 (ja) * 2007-05-31 2013-01-09 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US20100117232A1 (en) 2010-05-13
US8102051B2 (en) 2012-01-24
WO2009001780A1 (ja) 2008-12-31

Similar Documents

Publication Publication Date Title
TW200910431A (en) Semiconductor device and method for manufacturing the same
TW584907B (en) Semiconductor device and method for manufacturing the same
CN101924096B (zh) 硅通孔结构及其形成工艺
TW200805563A (en) Process for producing semiconductor integrated circuit device
EP2341531A1 (en) Semiconductor device and semiconductor device manufacturing method
TW201133710A (en) Method of forming a through-silicon
TW200945495A (en) Semiconductor integrated circuit device and manufacturing method of semiconductor integrated device
KR20030007228A (ko) 반도체장치 및 그 제조방법
JP2003249547A (ja) 配線間の接続構造及びその製造方法
TWI235475B (en) Inductor for semiconductor integrated circuit and method of fabricating the same
JP4309608B2 (ja) 半導体装置及びその製造方法
US8378488B2 (en) Semiconductor device and method of manufacturing the same
TWI253120B (en) Semiconductor device and method of manufacturing the same
KR100588904B1 (ko) 구리 배선 형성 방법
TWI271808B (en) Bonding structure and fabrication thereof
TW200419713A (en) Interconnect structure
KR100818108B1 (ko) 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
KR100924865B1 (ko) 반도체 소자의 금속배선 형성방법
TWI227047B (en) Tungsten-copper interconnect and method for fabricating the same
JP3415081B2 (ja) 半導体装置及び半導体装置の製造方法
JP2005197740A (ja) 半導体素子の銅配線の形成方法
US7777336B2 (en) Metal line of semiconductor device and method for forming the same
JP2006114724A (ja) 半導体装置及びその製造方法
JP5016286B2 (ja) 半導体装置および半導体装置の製造方法
KR20000019877A (ko) 다층 금속 배선을 갖는 반도체 소자 및 그 제조방법