TW200907678A - Semiconductor device - Google Patents

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200907678 六、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置技術，特別是關 發性記憶體與資訊處理裝置之資訊處==:包J非揮 法有效之技術。 ή及4賴組控制方 【先前技術】 自以往即存在有以疊層晶片之方式將快閃式記 容量）與靜態隨機存取記憶體（SRAM \ ( 2Mbit 憶體與s議中，相對於邮八型封裳 電極使位址輸人端子與資料輪出人端子 ^輪出入 分別獨立（參照例如非專利文獻i。）/、 各個控制端子 絲ΐΐΐί以疊層晶片之方式將快閃式記憶體（1GM bit容詈） FBGA (Fine=B=D=(=^*^體封裝於 亦存在有將㈣式記憶體晶片抑缩晶片-㈣株㈣ 中體。此複合型半導體“ :r資料輸址輪 例如專利文獻i之圖i及圖15、專利文^麵仃輸出入（翏照 存在有由作為主記憶裝置處理之快閃式纪怜㈣ 之半導與傳送控制電路所構i 專利文獻6、同一種類記憶體之記憶體模組（參照 200907678 【非專利文獻1】 “複合記憶體（堆疊CSP)快閃式記憶體+RAM資料表單，，，型 號LRS1380 ’〔online〕’平成13年12月1〇 .日，夏寶股份有限公 司’〔平成14年8月21日檢索〕，網際網路< URL:http://www.sharp.c〇.jp/pr〇ducts/device/flash/cmlist.html> 【非專利文獻2】 “MCP 資料表單”，型號 KBE00F005A_D4U，〔〇nUne〕，平成 17 年6月，二星電子股份有限公司，〔平成π年*月曰檢索〕， <URL :1177550776718_0. aspx?family_cd=MCP〇> 、 【專利文獻1】特開平05 — 299616號公報 【專利文獻2】歐洲專利申請公開第0566306號說明書 【專利文獻3】特開平07—146820號公報 ° 曰 【專利文獻4】特開2001—5723號公報 【專利文獻5】特開2002 — 366429號公報 【專利文獻6】特開2002 —7308號公報 【專利文獻7】特開2004—192616號公報 【發明内容】 發明所欲解決之謀顳 本案發明人等，於提出本f之前，f就由行動電話及使用於 行動電話之處㈣、快閃式記憶體與隨機存取記憶體所構成 訊處理系統，加以檢討。 、 如® 5〇所示行動電話中使用有資訊處理裝i pRC與 杈組MCM1及MCM2。資訊處理裝置pRC由中央運管 ^ 與SRAM控制器SRC、DRAM控制器DRC及NAND^閃n 憶體控制器NDC W冓成。記憶體模組MCM1由N〇R > 3

憶體NOR FLASH與SRAM賴成。記紐触MCM2由^皿 型快閃式記· NAND FLASH與DRAM 置PRC對記憶體模組MCM1及MCM2進行^成並= 讀取及寫入。 丄疋仃貝科之 6 200907678 於接通電源後，資訊處理裝置PRC讀取儲存於N〇 式記憶體NOR FLASH中之啟動麵，啟動 ^ 應需要自歷型快閃式記憶體職几細^ 中央運算裝置、，實行之。sram及舰Μ用 作體，保存以中央運异裝置cpu所運算之結果等。’、' NAND型快贼記憶體NAND FLASH巾 *次 料或動態影像資料，資訊處理裝置PRC應 :二以 料，使音樂或動態影像再生。近年來資 式設備多功統逐漸進展而產生處理各代表之移動 如圖50所示，目前CPU於每一 ^力’ ^聯:記憶體。且行動電話處理之應用、料、 (音樂或遊戲等傳範增加而變】Ϊ 板成而招致基 低成本化、高速化、1、型^斜增加，無法對應行動電話機之 ί!裝置與記憶體之S記‘含理系、:，降低資訊處 S本低，並可破保記憶體容ϋ性配線數，高速 解決課顳之年段且從γ便用。 機存訊處理裝置、動態隨 將其安裝於-封裝體，;、、nand型快閃式記憶體， 電_ _封裝體_之 要求中，包含要ι^ΐ；ϋΝΑΝΐ^_式記憶體之讀取 取包含傳送源之觸資訊。&貞且更制情況為：資料之讀 从的兄為·自貧訊處理裝置對於各記憶體之動態隨機存 7 200907678 ϊΐϊ體型快閃式記M、NAND型快閃式啡 含回應編號之資訊。 马.貝科之％取包 ㈣況為：各記憶體產生對應於自資訊處臂詈對夂 隐體之動恶㈣存取記憶體、N〇R型快閃 、置對各§己 閃式記憶體之讀取要求的要求編號之資訊。σ心―、AND型快 較佳的情況為：為讀取來自各記憶體之動離卩 於^nor類閃式記紐、NAND型 ^^ =取記憶 輸出讀取資料之延遲資訊。 飞己e體之-貝料，預先 較佳的情況為：自資訊處理裝置 =己憶體、N〇R型快閃式記憶體、NAND型=隨機存 要未隊列及回應隊列之預約要求。 、1己&體具有之 讀取資料之;:為依料之各記憶體間的 讀取次數可程^化胃取讀崎祕較。題麵情況為： 之各體進ί決仏ί訊處理裝置針對串聯連接 資料Ξί:；τ接受各記憶體讀取 ^電路的動作，控制成可獨立地進行。 出項取 立進行寫入動作與讀取動作。 較佳的情況為· 己^體之時脈頻率可依須要而變更。 讀取資料時進行二$裝置在由NAND型快閃式記憶體 不良位址進行替代處、…，而在寫入時針對未正;δ|寫入之 憶體理系統，高速且成本低，可確保記 200907678 【實施方式】 f施發明之最佳形鈸 μ女關雜說卿於本發明實施職。實施形態中構 成各方塊之f路耕雖婦職制，但储由周知之CM0S (互 f型M°s電晶體〕等積體電路技術形成於如單晶砍之1個半導體 基板上。 第1實施形熊 圖 …頌不你週用本發明之第1實施形態之由資訊處理装置 CPU—CHIP與兄憶體模组她％所構成之資訊處理系統。以 各自分別說明之。 資訊處理裝置CPU—CHIP由資訊處理電路 CPU0、CPU1、 CPU2、CPU3、與記憶體控制電路c〇N所構成。記憶體控制電路 CON包^要求隊列蝴、回應隊列Rsq、啟動元件1〇暫存器 BotID、最終兀件id暫存器EndID、要求編號產生電路RqN、要 求編號產生暫存器RqNR。於CTO0、CPU1、CPU2、CPU3自記 憶體模組MEM通過記憶體控制電路C0N實行讀取〇s或應用程 式及以應用程式處理之資料。 ^ 要求隊列RqQ儲存用以輸出至記憶體模組MgM之由 CPU0、CPm、CPU2及CPU3所實行之應用程式之結果等。回應 隊列RsQ儲存用以輸出至cpu〇、CPU1、CPU2及CPU3之自記 憶體模組MEM讀取之應用程式等。 記憶體模組MEM由記憶體晶片MO、Ml、M2所構成。且串 聯連接資訊處理裝置CPU—CHIP與記憶體晶片MO、Ml、M2。記 憶體晶片M0係揮發性記憶體，記憶體晶片Ml及M2係非揮發性 記憶體。代表性之揮發性記憶體中包含於記憶體陣列使用動態隨 機存取§己憶體胞之DRAM及模擬靜態隨機存取記憶體psraM、 使用靜態隨機存取記憶體胞之SRAM等，本發明中可利用所有揮 發性記憶體胞。本實施形態中說明於記憶體陣列使用動態隨機存 取記憶體胞之例。 可使用非揮發性記憶體中ROM(唯讀記憶體）、EEPR〇M(電 200907678 ，_體、相變化記憶體、磁性•隨機存 二：:電__隨機存取記憶^eRAM等。本實 施形心中係以快閃式記憶體為例說明之。 、

型快1快^Δ式記憶體中包含職型快閃式記憶體、AND 記憶體=中_式 NOR型供門七二2 '所有快閃式§己憶體。本實施形態中係以 雜i、4f ^ $體與AND麵狀記舰摘說明之。

^、、特別限定，但作為記憶體晶片M ^rw L具有約1之記憶容量。雖無特別限定{曰記伊體曰Μ Μ0係作為㈣由資訊處理裝置cpu咖 j 性工作記憶體利用者。 - 、丁&'用私式之暫4 ，無特聰定’但作為記憶體晶片所使 閃式記鐘胞者，讀取日__ Ξ 存右由次1 。己思谷里。雖無特別限定，但記憶體晶片Ml中儲 =由，處理裝置CPU—cmp所實行之〇s、啟動碼、啟動$ D值、隶終元件ID值及應用程式等。 牛 寺別限定，但作為記憶體晶片M2所使用之典型之快閃 iijf糸利用nand型快閃式記憶體胞者，讀取時間約25t ϊ儲存右容量。雖無特別限定，但記憶體晶片M2中主 ^儲存有為由資訊處理裝置CPU—CHIP進行再生、

所，之語音資料、靜止影像資料或動態影像資料等'、广、”、_ 圮憶體晶片M0由初始設定電路取汀、要求 ^介面恤祕與刪魏MemVL 構! ί求時脈控制電路邮比及要求隊顺制電路Rqc= ΐί „CT所構成。記憶體電路Me複雖無特別限定= 憶I ::脈存取±記广體胞之動態隨機存取記 分如ΐ求脈&制电路q kC由時脈驅動器電路及時浙 、电Drvl所構成。記憶體晶片]yQ由初始設定電路厕τ 10 200907678 電路琴、回應介面電路驗與記憶體電路施_ 控制求時脈_WkC及要求隊列 控制回應時脈控制電路—及回應隊列 雖無特別限定，但各記情I#曰y ,

中主要具備有可儲存複數要邱CT 延遲值輪出設定暫存H LRG、_ —1存裔腺、 號設定電路RKB等，回應隊:箭叹疋暫存态收0、要求編 儲存複數回應之回輪J要:備有可 TB等。 Y 异電路LA及回應編號表 設Ϊ電路丽1、要求介面電路 要求介 1¾電路\二路MemNV1所構成。 控制電路Rq^摄:痛,夺脈控制電路學。及要求隊列 丨ίίΐ面電路⑽正由回應時脈控制電路 雖無特別限定^係所構成。記憶體電路MemNV1 動器電路Drvl及1上^ f求時脈控制電路學。由時脈驅 Λ分頻電路DiVl所構成。 晶片M0相同^如研及回應介面電路ResIF之構成與記憶體 設定電路臟2、要求介面電路 顯示記憶體晶片忑係二憶f，路MemNV2所構成。為 晶片，雖無特別限定作使谨晶片中最終端之記憶體 控制電^ f觀夠沉及要求隊列

RsCkC及回應隊列控:^== ResIF由S7應時脈控概路 雖無特別限定但係非咐冓成。記憶體電路MemNV2 皁毛丨生5己k'體，係利用NAND型快閃式記憶 11 200907678 ，胞=AND独财記_。要树脈控㈣路 脈驅動斋電路Drvl及時脈分頻電路Divl所構成 、 晶片^哪及嶋罐喊之構成與記憶體 記憶體晶片MO、Ml及M2之初始設定電路腹τ 記丨ΐ體晶片進行初始設定。記憶體晶片、膽、、M1 及纽之要求隊列控制電路RqCT巾設有分別f特各記 Ϊ編號暫^。電源接通後首先馬上藉由初始設定電路: 進灯初始5认，其次#由資訊處縣置cp =暫：M2之m編號’分職ID編號於各記== 獅ΐΐί 5 M(V M1及M2雖無特別限定但分別具有啟動元 件辨識_ BSlg，此啟動元件辨識訊號Bsig接地（gnd 干 ==晶Γ系儲存有用以於電源接通後馬上進行動作之啟動程 ΐΐίΐϊ 動i件辨^訊號Bsig連接魏（遍）時顯示此 D己體:ϋ啟動兀件。雖無特別限定但記憶體晶片Mi係啟動 兀件，未设定記憶體晶片M0及M2係啟動元件。且可藉由啟動元 件辨識訊號Bsig使以何晶片為啟動元件程式化。」猎甶啟動疋 =q=kO RqCK 1及RqCk2係要求時脈，RsCk〇、RsCK j及私㈤ #=日守脈。R_〇、RqEN1及RqEN2係要求允許訊號，RsEn〇、 =EN1及RSEN2係回應允許訊號。RqMux〇、及RqMux2 係要求訊號，RsMuxO、RsMuxl及RsMux2係回應訊號。 _賴_蚊但若可接絲1資^處理裝置 ^PU—CHIP之要求即使RqEN0為ffigh，若不可接受則使即腦 為Low。記憶體晶片M1雖無特別限定但若可接受來自記憶體晶 片ΜΟ^之要求即使邱腿為High，若不可接受則使RqEN1為 Low。記憶體晶片M2雖無特別限定但若可接受來自記憶體晶片 Ml之要求即使RqEN2為High ’若不可接受則使RqEN2為L〇w。

KqMuxO、RqMuxl及RqMux2係要求訊號，通過此等要求訊 號發送之要求雖無特別限定但係將ID值、指令、位址、要求編號 12 200907678 貝料^重化再分別與要求時脈RqCkO、RqCkl及RqCk2 回SwUX〇、RSMUX1及RsMux2係回應訊號，通過此等 應雖無特別限定但係將仍值、回應編號、讀 之延遲值蚁延遲位準值及讀取之資料等多重化，分別盜 回應蚪脈RsCkO、RsCld、RsCk2同步發送。 ” 及電之動作。首先說明關於電源接通時 馬上進行之動作說明>< 電源接通時之初始程序〉 動作之_例。Θ1及圖2綱之關於電源接通時本資訊處理系統 圖2 =_1示*資訊處理系統裝置電源接通時初絲序之一例。 烈⑽:^λ^〇Ν)中將電源接通資訊處理裝置CPU CHIi^ ^己内之記憶體晶片_、M1及奶⑺期間（⑽） 動重置。Ϊ =法雖無特別限定但可係分別以内建電路自 ΪΐΐΪί作亦可於外部具有重置端子，藉由此重置訊號 狀^曰重Λ#ίη間A(ReSe〇之期間中進行資訊處理裝置CPU—CHIP、 此，曰曰=M0、M1及M2内部狀態之初始設定。以下顯示一例。 气訊處理裝置CPU_CHIP初始設定啟動元件ro暫存器謹D 為卜最終元件ID暫存器EndID為〇。 體晶片M〇中初始設定電路1NIT本身初始設定本身之要 :豕4控制電路RqCT、回應隊列控制電路RsCT、要求 it電Hr電路况比、時脈分頻電路dm :Div2及 g 祕奴1D暫糾1DR具有之ID值為《， LRG财线紐如旗標資訊 回應猶奴暫抑聊具有之要麵號選擇旗標 RSELFlag值、回應順序旗標RRGFlag值與ID資訊值為〇 ， 關於回應隊列控制電路RsCT具有之回應調停電路回應優先 13 200907678 順位，初始設定記憶體晶片M〇摩 汉疋％脈分頻電路Dlvl &Div2之分頻比為i。 仞始 記憶體晶片Ml中，初始設定電路蘭τ =卿Γ峻，應隊列控制電路RSCT :ίίί]Ϊ 路RqCkc、回應時脈控制電路RsCkc、時脈分頻電路咖控^ 電路MemNVl。初始設定ID暫存器腿具有之仍= 有效位元為Low。初始設定延遲輸出暫存 二 遲值輸出旗標資訊LRGFlag值及ID資訊值=厂LRG具有之延 RSELFlag^^^ ί、ί，初始設定記憶體晶片M1之回應優先順位為1，記怜 回應優先順位為2。設糾脈分頻電路_及2 言己憶體晶片M2中，初始設定電路贿本身初始設定 要求隊列控路RqCT、回應_㈣電路RsCT、要求々 路RqCkc、回應時脈控制電路RsCkc、時脈分頻電路dm、dw 及記憶體電路MemNV2。初始設定ID暫存器IDR具有之ID值為 〇，ID有效位元為Low。初始設定延遲輸出暫存器^^^具有之延 遲值輸出旗標資訊LRGFlag值及ID資訊值為〇。 八 初始设定回應順序設定暫存器RRG具有之要求編號選擇旗標 RSELFlag值、回應順序旗標RRGFlag值與仍資訊值為〇。關於 記憶體晶片M2之回應隊列控制電路]^(：丁具有之回應調停電路回 應優先順位則初始設定記憶體晶片M2之回應優先順位為丨。設定 時脈分頻電路Divl及Div2之分頻比為1。 T2之重置期間（Reset)結束後之T3期間（LinkEn)中，確 認資訊處理裝置CPU—CHIP、記憶體晶片MO、Ml及M2之訊號 連接。以下顯不一例。 自資訊處理裝置CPU一CHIP輸入要求時脈RqCk〇至記憶體晶 14 200907678 片MO，再通過記憶體晶片 f分頻電路Diw，並輸㈣將其輸出至時 汰立。通過要求時脈RqCld輪出輸入^貝rff Div2作為時脈訊號 ^體晶片Ml。自時脈訊號沈 ^電路DiW之時脈至 時脈，且通過要求時脈脈分頻電路咖之 脈喊ck3輸出輸入時脈分.八别5己憶體晶片M2。自η夺 仏⑽將其輪出至資“gfepD；；2 ^脈，且通過回應“ j =之時Drvl之時脈脈“輸人記憶體晶 脈訊號del將其輪出至時脈 刀知路_並作為時 輸入時脈分頻電路Divl時、 =°自時脈訊號ck2輸出 弋憶體晶片M2。自‘==出要==«將其輪出 ^時脈’且通過回鱗脈RsCkl將頻電路Div2 出通過回應時脈^⑶輸入 ”輸^至咖肢晶片规^輪 脈至時脈訊號ck4。輸出矜’ϋ曰曰 ¥脈驅動器Drv2之時 時脈至時脈分頻電路時器DM之 "3 時脈訊號ck4。 片守脈驅動器細2之時脈至 =丨啟動元件辨識訊號崎連接電源 in g接地gnd，因此辨識到自己本身係啟動元件，設 π身之5己憶體電路MemNVl保存之啟動元件ID值i於1〇暫 ^ .’使ID有效位元為High。記憶體晶片M2中啟動元 =接電源，因此辨識到自己本身非啟動元件。且記== /千错由使RqEn3、RsMux3、RqCk3接地（gnd)辨識到係串聯 ，接之記憶體晶片最終端之記憶體晶片，使要求允許訊號R 為 High 〇 其次記憶體晶片Ml確認要求允許訊號RqEn2為High，使回 應允許訊號RsEn2及要求允許訊號RqEni為High。其次記憶體晶 15 200907678 片MO確認要求允許訊號RqEnl為High，使回應允許訊號RsEnl 及要求允許訊號RqEnO為High。最後資訊處理裝置CPU_CHIP 確認要求允許訊號RqEnO為High，知悉已確認各記憶體晶片訊號 連接，使回應允許訊號RsEnO為High。藉此可確認資訊處理裝置 CPU—CffiP及記憶體晶片MO、Ml、M2串聯連接。 T3期間結束後之T4期間（BootRd )中資訊處理裝置 CPU一CHIP自記憶體晶片Ml讀取啟動資料。以下顯示動作之一 例。 資訊處理裝置CPU_CHIP讀取啟動元件ID暫存器BotID之值 1 ’通過要求訊號RqMuxO使多重化ID值1、儲存庫有效命令ba、 儲存庫位址ΒΚ0、頁位址PageO之要求ReqBAml與時脈訊號 RqCKO同步，傳送至記憶體晶片M0。 接著通過要求訊號RqMuxO使多重化ID值1、讀取命令rd、 儲存庫位址ΒΚ0、行位址Col之要求ReqRDml與時脈訊號RqCKO 同步，傳送至記憶體晶片M0。 記憶體晶片M0依序將來自資訊處理裝置CPU—CHIP之要求 ReqBAml與ReqRDml儲存於本身之要求隊列控制電路RqCT。 記憶體晶片M0依序比較包含於要求ReqBAmi及ReqRDml 之ID值1與本身之id暫存器之值2。由於比較結果不一致，記 ( 憶體晶片M0判斷要求ReqBAml及ReqRD16ml非對本身之要 求’通過要求訊號RqMuxl依序傳送至記憶體晶片μ卜 記憶體晶片Ml將來自記憶體晶片Μ〇之要求以职越及 ReqRDml儲存於本身之要求隊列控制電路RqCT。 §己憶體晶片Ml之要求隊列控制電路1^〇1比較包含於要 =ΒΑπι1之ID值1與本身之1]〇暫存器之值卜㈣雙方二致， ^求=列控制電路RqCT將要求ReqBA1發送至記憶體電路 f電路MemVL在接受要求ReqBAml時，將依儲 存庫位址_、頁位址PageG所指定之1 ^，但係1仏元組分）之啟動資料傳送至緩衝 。啟崎射包含啟動程式與最終端元件ID編號3。 16 200907678 記憶體晶片Ml之要求隊列控制電路RqCT比較包含於 ReqRDml之ID值1與本身之ID暫存器之值i。由於雙方二致， 列控制電路RqCT將要求Re_ml發送至記憶體電路 藉由包含於要求ReqRDml之讀取命令rdw、儲存庫位址 ΒΚ0、行位址Cd自記憶體晶片纽之記憶體電路讀取 緩衝fBUFO内包含最終端元件Π)編號3之啟動資料，包含瓜 暫存器值1作為回應RsRDml傳送至回應隊列控制電路RsCt。 記憶體晶片Ml之回應隊列控制電路RsCT通過回應訊號 RsMuxO輸出回應RsRDml至記憶體晶片_。記憶體晶片:‘ 叉回應RsRDml輸出至資訊處理裝置Cpu_CHIp。 資Λ處理裝置CPU_CHIP將回應ResRDmi儲存至回應隊列 =。藉由包含於回應ResBRD1之值i可知悉已自記^晶 將啟動資料發送出。將最終端元件ID值3保存至記鍾控 制電路CON内之最終端元件id暫存器EndID。 一 T4期間結束後之T5期間（InitID)中資訊處理裝置qpu_chip =由啟動程式啟動自己，其謂各記㈣晶片_、M卜皿分配 1D編號。以下顯示動作之一例。 + m百先資訊5理裝置CPU-CfflP按照啟動碼對各記憶體晶片賦 m # i扁戒。貧訊處理裝置CPU-CHIP通過要求訊號RqMux〇將 、’狁=與ID、设定命令傳送至記憶體晶片M〇。記憶體晶片M〇 ID有效位元為tow，因此未賦予ID編號。在此，記憶體晶片 ID編號2與ID設定命令設定1]〇編號2於仍暫存器，使 f有效位元為High。因Π)极位元為High顯示ID編號賦予結 二，，晶片M〇之Π)編號賦予結束後，記憶體晶片M〇即通 R^uxo輸出記憶體晶片M〇之1D值2及id編號賦

、、=束貝汛。貢訊處理裝置CPU—CHIp接受記憶體晶片M〇iID ，ID編號賦予結束資訊，知悉記憶體晶片M〇之ID編號賦 予結束。 其次，貧訊處理裝置CPUj：HIp通過要求訊號RqMux〇將多 17 200907678 重化ID編號3與ID設定命令之要求ReqID3傳送至記憶體晶片 M0。€憶體晶片M〇比較本身之ID編號2與包含於要求ReqID3 之ID編號3，因不一致而傳送要求ReqID3至記憶體晶片]VQ。 f 記憶體晶片Ml比較本身之ID編號1與包含於要求ReqiD3 •^IE^編5虎3 ’因不一致而傳送要求ReqID3至記憶體晶片M2。記 憶體晶片M2中1D有效位元為Low，因此未賦予ID編號。在此， δ己憶體b曰片M2因包含於要求Reqjj)3之ID編號3與ID設定命令 設定編號3於記憶體晶片M2之ID暫存器，使ID有效位元為 High、表、冬立而之§己憶體晶片編號賦予結束後，記憶體晶片 M2即通過回應訊號RqMux2將多重化記憶體晶片M2之ID值3 ϋ編號賦予結束資訊之回應Resim輸出至記憶體晶片mi。記 k體b曰片Ml通過回應訊iRqMuxl輸出回應ResI〇3至記憶體晶 片。記憶體晶片M0通過回應訊號RqMuxO傳送回應Resi〇3 以訊處ίΐ裝置CPXj-C·。資訊處理裝置cpu—cmp接受回應 ReSlD3 ’/妾受包含於此回應ResID3之記憶體晶片M2之ID值1 及ID ^號賦予結束資訊，知悉記憶體晶片M2之ID編號賦予結 束。且貢訊處理裝置CPU-CHIP比較所傳送之記憶體晶片M2之 ID值3與設定於記憶體控制電路c〇N内最終端元件仍 ^ndlD之最終端元件ID值3，因雙方—致而確認瓜 ^ 最終端之記憶體晶片。 匕賦于至 詈^期=吉之T6期間（Idle)以後記憶體模組MEM為閒 置狀心，壬#待來自資訊處理裝置CPU_CHP2要求之狀熊。 體二實=電，ί後馬上確認串聯連接之動作可確^ 貫連接且错由明示啟動元件及最終之記憶體 各記髓m，可糾恰連接記髓“必要分^張記憶 <暫存态設定延遲值輸出設定暫存器LRG> 3朗電源接通時之滅鱗結束後 日日雜总、M1 &M2之延遲值輪出暫存器lreg設定資料之 雖無特別限定但可於延遲值輸出設定暫存器LRG中 18 200907678 出關於來自記憶體晶片MO、Ml及M2之何一記憶體晶片之回雍 之延遲值。 雖無特別限定但分別設定記憶體晶片MO、Ml、M2之ro暫 存器值為2、1及3。 圖3係顯示對記憶體晶片MO、Ml及M2之延遲值輪出暫存 器LREG設定資料之動作一例之流程圖。 雖無特別限定但分別設定記憶體晶片MO、Ml、M2之ID暫 存器值為2、1及3。 首先說明關於針對記憶體晶片M〇之延遲值輸出暫存器 LREG設定資料之動作。

資訊處理裝置CPU_CfflP通過要求訊號RqMuxO使多重化ID 值2、延遲值輸出暫存器設定命令LRGSet、針對延遲值輸出暫存 器LRG之設定值LRGDataO之要求ReqLRGSetO與時脈訊號 RqCKO同步，傳送至記憶體晶片M〇 (圖3 :步驟1)。針對延^ 輸出暫存器LRG之設定值LRGDataO中包含延遲值輸出旗標資訊 LRGFlag 值 1、ID 值 2、ID 值 1 與 ID 值 3。 、 記憶體晶片M0之要求隊列控制電路RqCT儲存要求

ReqLRGSetO (圖 3 ··步驟 2)。 其次，記憶體晶片M0之要求隊列控制電路RqCT比較包含於 要求ReqLRGSetO之ID值2與本身之ID暫存器之值2 (圖3 :步 驟3)。 因雙方一致而設定設定值LRGDataO至記憶體晶片M0之延遲 值輸出暫存器LRG (圖3 :步驟4 )。 .其次說明關於針對記憶體晶片Ml之延遲值輪出暫存器 LREG設定資料之動作。 ^ 資訊處理裝置CPU—CHIP通過要求訊號RqMux〇使多重化ID 值1、延遲值輸出暫存器設定命令LRGSet、針對延遲值輸出暫存 器LRG之設定值LRGDatal之要求ReqLRGSetl與時脈訊號 RqCKO同步，傳送至§己憶體晶片M0 (圖3 :步驟1)。設定值 LRGDatal中包含延遲值輸出旗標資訊LRGFlag值WD值2、id 19 200907678 值1與ID值3。 記憶體晶片M0之要求隊列控制電路RqCT儲存要求 ReqLRGSetl (圖 3 :步驟 2)。 其次，記憶體晶片M0之要求隊列控制電路RqCT比較包含於 要求ReqLRGSetl之ID值1與本身之Π)暫存器之值2 (圖3 :步 驟3)。 因雙方不一致，記憶體晶片M0之要求隊列控制電路RqCT 傳送要求ReqLRGSetl至要求隊列電路RqQX〇，發送至記憶體晶 片Ml ((圖3 :步驟5)。 f κ 記憶體晶片Ml之要求隊列控制電路RqCT儲存要求 ReqLRGSetl (圖 3 :步驟 2)。 其次’記憶體晶片Ml之要求隊列控制電路RqCT比較包含於 要求ReqLRGSetl之ID值1與本身之id暫存器之值1 (圖3 :步 驟3)。 因雙方一致而設定設定值LRGData丨至記憶體晶片M丨之延遲 值輸出暫存器LRG (圖3 :步驟4)。 以與記憶體晶片Ml相同之動作進行記憶體晶片皿2之針對延 遲值輸出暫存器LREG設定資料之動作。 晶請、mi及M2之延遲值輸出暫存器 記憶設定值 片之延遲值輸出暫存器mi-l腦設定值 憶體晶片M2之^之目針對本身之要求之回應與關於針對記 藉由δ己體晶片M2之延遲值輪出暫在 訊處; 〜 ΗΙΡ可縣知悉資料到達時間。因此資訊處理 20 200907678

裝置CPU一CHIP於資料到達前可進行必要之其他處理而實現性 提昇。 、 <暫存器設定回應順序設定暫存器RRG> 圖5係顯示0又疋資料於§己憶體晶片]y[〇、Μ1及M2之回應順 序設定暫存器RRG之動作一例之流程圖。 、 首先§兒明關於針對έ己憶體晶片]y[〇之回應順序設定暫存5| RRG設定資料之動作。 、 °

資訊處理裝置CPU_CHIP通過要求訊號RqMux0使多重化ID 值2、回應順序設定暫存器設定命令j^GSet、針對回應順序設定 暫存器RRG之設定值RRGDataO之要求ReqRRGSet0與時脈訊號 RqCKO同步，傳送至記憶體晶片M0 (圖5 :步驟1)。設定值 RRGDataO中包含要求編號選擇旗標資訊RSELFlag值 ^ 旗標RRGFlag資訊與ID值。 …、 記憶體晶片M0之要求隊列控制電路RqCT儲存要求 ReqRRGSetO (圖 5 :步驟 2)。 其次’記憶體晶片M0之要求隊列控制電路RqCT比較包含於 要求ReqRRGSetO之ID值2與本身之ID暫存器之值2 (圖5 . 驟3)。 因雙方一致而對記憶體晶片M0之回應順序設定暫存器^ 設定設定值RRGDataO。（圖5 :步驟4)。 °° 其兒明之關於針對s己憶體晶片Ml之資料設定動作。 資訊處理裝置CPU_CHIP通過要求訊號RqMux〇使多重化① 值1、回應順序設定暫存器設定命令、針對回應順序設定 暫存器RRG之設定值RRGDatal之要求與時脈訊號 RqCKO同步，傳送至記憶體晶片_ (圖5 :步驟j ) :' ° 設定值RRGDatal中包含要求編號選擇旗標資訊 1、回應順序旗標資訊RRGFlag值1與Π)值2。 記憶體晶片M0之要求隊列控制電路RqCT儲存要求

ReqRRGSetl (圖 5 :步驟 2)。 其次’記憶體晶片M0之要求隊列控制電路RqCT比較包含於 21 200907678 要求ReqRRGSetl之ID值1與本身之ID暫存器之值2 •牛 驟3)。 θ 因雙方不-致，記憶體晶>1 _之要求隊列控制電路 傳送要求ReqRRGSetl至要求隊列電路RqQX〇，發送至 片Ml (圖5 :步驟5)。 °思-曰a 記憶體晶片Ml之要求隊列控制電路RqCT儲 ReqRRGSetl (圖 5 :步驟 2)。 八 其次’記憶體晶片Ml之要求隊列控制電路RqCT比較包含於 要求ReqRRGSetl之ID值1與本身之ID暫存器之值1 (圖5 :步 因雙方一致而設定設定值RRGDatal至記憶體晶片M1之回應 順序設定暫存器RRG (圖5 :步驟4)。 心 以與記憶體晶片Ml相同之動作進行記憶體晶片河2之回應順 序设定暫存裔RRG設定動作。 圖ό (a)及（b)顯示記憶體晶片MO、Ml及M2之回應順 序设定暫存RRG設纽之-例。励―RRG係記憶體晶片M0之 回應順序設定暫存器RRG。M1—RRG係記憶體晶片Ml之回應順 序忒疋暫存态RRG。M2—RRG係記憶體晶片M2之回應順序設定 暫存器RRG。 雖無特別限定但要求編號選擇旗標資訊RSELFlag值為〇時， 利用包含於自資訊處理裝置cpu_cmp發送至記憶體模組MEM 之要求之要求編號決定回應順序，且要求編號選擇旗標資訊 RSELFlag值為1時，記憶體晶片產生對應自資訊處理裝置 CPU—CHff發送至記憶體模組之要求之要求編號，利用此 產生之要求編號決定回應順序。 ☆—且雖無特別限定但回應順序旗標資值為〇時，不 %輸入到記憶體模組MEM之要求順序之限制，而自可迅速發送 ^回應先發送，且回應順序旗標資訊沿1〇1?1吨值為1時，依輪入 圮憶，模組MEM之要求順序使回應發送出。 藉由圖6 (a)顯示之回應順序設定暫存器RRG設定值，記憶 22 200907678 體晶片MO關於針對本身之要求則利用記憶體晶片M〇本身產生之 要求編號依輸入之要求順序使回應發送出。且記憶體晶片 本身之回應與自記憶體晶片M1或是M2輸入到記憶體晶片之 回應^間與要求之輸入順序不相干地，可迅速發送之回應無需 待緩慢之回應而能先發送至資訊處理裝置。 記憶體晶片Ml關於針對本身之要求則利用記憶體晶片應 曰身產生之要求編號依輸入之要求順序使回應發送出。且記憶體 晶片Ml中本身之回應與自記憶體晶片M2輸人記憶體晶片之 順序不相干地’可迅速發送之回應無需等 待緩丨又之回應而此先發送至記憶體晶片Μ〇。 =體晶片M2關於針對本身之要求則利用記憶體晶片搬 身產生之要求編號依輸人之要求順序將回應發送至記憶體 JVL1。 體曰藉/I6 2 之回應順序設定暫存11 _設定值，記憶 ?二=所，= 本身之要求則利用自資訊處理裝置 可迅i發送之回等^^與要求之輸入順序不相干地’使 W ΓΡΤΤ ΓΜΤΡ ，，、而專待緩忮之回應而能先發送至資訊處理裝 腫或是中本身之回應與自記憶體晶片 相干地，可迅速片ζ 與ί求之輸入順序不 訊處理裝置^專待緩慢之回應而能先發送至資 cpuiili?二f Γ針對本身之要求則利用自資訊處理裝置 要求編號，與要求之輸入順序不相干地，使 可迅速發达之回應不需等待緩慢之回應而發 Γ體曰且片記中本身之回應與自記憶體晶片：輸:記 轉不相干地，可迅速發 圮㈣曰M w t 應此先發送至記憶體晶片M0 ° CPU απ/ii送之本身之要求則利用自資訊處理裝置 可迅速發送之回庫不與要求之輸入順序不相干地’使 '而4待緩忮之回應而先發送至記憶體晶片 200907678 Μ卜 ^且藉由設定複數對應回應順序設定暫存器跋 |訊_lag之m值當柯在複數記憶體晶片之 曰^以上說明，可藉由回應順序設定暫存器腿^在每 定依輸入之要，序使回應發送出或是不受:輸 能提^ _程式料對記㈣W之崎方法並實ί性 <例行動作說明：延遲值之輸出〉 利用圖1與圖7說明關於記憶體模組 CPU—CHIP之間包含延遲值之齡之㈣傳送，、Μ處理政置 2 MO ^Ml ^M2 ^ ID t 暫存設定記憶體晶片M〇、M1請延遲值輸出 為圖;（a)讀值，設定，序賴存器職 D 兒明關於雖無特別限定但記憶體晶 控，電路RqCT中存在有二要求隊列，處於未^ 。己^體a日片M0回應隊列控制電路Rs(： : p 回應隊列中已登錄1應時之細#送/存在有-ϋ應隊列，此 1 ID ^ 回廐睹丨，'、°卩7、2位凡、、且位址、32位元組寫入資料，一 取存1位元組ID值、1位元組要求編號、32位元組讀

Mel雖但記憶體晶片娜、M1、碰記憶體電路 記# ΓΓ、MemNV2分別由8記㈣儲存庫所構成，-戏，錯存庫中裝置有一感測放大器電路。 得攻 記憶體晶片M0未將來自資訊處理震置CPU—CHIP之要求登 24 200907678 錄於本身之要求隊列，因此使要求允許訊號RqEnO為High，使資 訊處理裝置CPU__CHIP知悉可接受要求。 資訊處理裝置CPU_CHIP通過要求訊號RqMuxO使多重化ID 值2、儲存庫有效命令ba、儲存庫位址BK0、列位址RowO之要 求ReqBAmOl與時脈訊號RqCKO同步，傳送至記憶體晶片M0。 接著通過要求訊號RqMuxO使多重化ID值2、16位元組讀取 命令RD、儲存庫位址BK0、行位址Col31之要求ReqRDml6與 時脈訊號RqCKO同步，傳送至記憶體晶片M〇 (圖7 :步驟丨）。 §己憶體晶片M0依序將來自資訊處理裝置CPU_CHIp之要求

t

ReqBAmOl與ReqRDml6儲存至本身之要求隊列控制電路RqCT (圖7 :步驟2)。 /在此^求隊列控制電路RqCT内所有要求隊列已登錄，無法 接又來自貢訊處理裝置CPU—CHIP之新要求，因此使要求允許訊 號 RqEnO 為 Low 〇 ，因要求允許訊號RqEnO為Low，資訊處理裝置CPU CHIP可 知悉記憶體晶片M0無法接受要求。 _ 其後要求隊列控制電路!^^^比較包含於要求ReqBAm〇1之 ID值2與本身之辽）暫存器之值2。包含於要求ReqBA1之ID值 2與記憶體晶片、M0之ID暫存器值2 -致，因此要求隊列控制電 路RqCT將要求ReqBA1發送至記憶體電路他㈤乳。記憶體電路

MemVL使在接受到要求ReqBAm〇1時，將依儲存庫有效命令 BA、儲存庫位址腳 '列位址R()w()而連接至儲存庫〇内之列〇 3 ^分（雖無特別限定但係8192位元分）記憶體胞活性化並傳 达至感測放大器。 藉由處理要求ReqBAmOl要求隊列控制電路尺灯内要求隊 f Ϊ出Γ分’因此記憶體晶片M0使要求允許訊號RqEn〇為卿， 使貧訊處理裝置CPU—CHIP知悉可接受新要求。 d H要求㈣㈣㈣RqCT依序比較包含於要求 ^RDml6之ID值2與本身之冚暫存器之值2(圖7:步驟3 )。 匕3於要求ReqRDml6之ID值2與記憶體晶片_之仍暫存器 25 200907678

值2又一致’因此要求隊列控制電路R 送至記Μ電路MemVL。 々CT將要求轉Dn^發 隊，電路RqCT將讀取要求Re_6發送至記 ίϊίί 時，按照延遲值輸出暫存器LRG之設定將包^ 佶兔確認接受之延遲值輸出旗標資訊LRGFlag

念，工Dml6之貢料輸出至資訊處理装置cpu—cffip為止之延J ' ·步驟5 )。其次回應隊列控制電路RsCT將1D值 遲值_之回應RSU通過回應訊號RsM敗0 發达至貧訊處理裝置CPU—CHIP (圖7 :步驟6)。 若接受之延遲值輸出旗標資訊LRGFlag值為〇，延 路LA即不實行延遲計算而結束（圖7 :步驟8)。 資訊處理裝置CPU_CHIP記憶體控制電路c〇N使回應 RsQ接受回應RsLa。資訊處理裝置CPU_cmp可藉由包含於發 =應隊列RsQ之回應RsLa之ID值2及延遲值LaRd預先確認 2應要求RqRDm04之資料至何時為止是否由記憶體晶片M〇發^ 出0 其次藉由包含於要求ReqRDml6之16位元組讀取命令 RD16、儲存庫位址bko、行位址c〇131自記憶體電路MemVL讀 ，存於記憶體電路MemVL儲存庫〇之感測放大器之資料中^ 仃位址Col31為開始位址之16位元組分資料，包含ID暫存器值 2作為回應ResRDml6傳送至回應隊列控制電路RsCT。 回應隊列控制電路RsCT通過回應訊號RsMux0將回應 RsRDml6輸出至資訊處理裝置cpu_cffip。資訊處理裝^ CPU-CHIP e己丨思體控制電路c〇N使回應隊列RsQ接受回應 RsRDm16 °資碱雜置CPU—CHIP可藉岭含於發送至回應^ 列RsQ之回應RsRDm04之ID值2確認對應要求RqRDml6之資 26 200907678 料正確自記憶體晶片M0發送出。 亦可中延遲之計算方法雖無特別限定但 取所至記憶體電路MemVL起至讀 P 也！·七、士十X作為口應ReSRDml6輸入回應隊列控制

RsCT為止之日守間，雖無特別限定但約係3時脈循環。 电路 _ pU^TCyfe)係關於回應隊列控制電路RsCT裝備之回庫隊 列内已保存回齡料之回應隊顺 =應隊 料傳送時脈循環數Tcycle之總和娜出所有此回應貝枓所需之資 於二控制電路RSCT裝備之回應隊列内回應資料已伴广 於-回應隊列，此回應資料資料傳 /已， 在此雖係以具體之時脈循環數為例說明體a M M ^ 之延延f值_對應輪出 卞产^ a 於讀體晶片_中資料之讀取，但關於 —體b曰片Ml及奶當然亦可實行相同之動作。 -關於 ⑽=rc= -^.A^ge ^ U3中任一者中進行資料處理。 資料傳Γ 資訊處理裳置CPU-CHIP與記憶體晶片鳩之 雖無特別限定但記憶體晶片M0、Mb 二 =求隊列，處於要求未登錄之= =記憶體晶⑽謂之回應隊列中已 值i 理ί置CPU—CHIP通過要求訊號_敗使多重化仍 S、儲存庫有效命令ΒΑ、儲存庫位址_、頁位址 未R^BAml與時脈訊號RqCK〇同步記要 命令琴_使多重化1D值以二取 儲存庫位址删、行位址C〇m之要求ReqRDi6'mi 27 200907678 與時脈訊號RqCKO同步，傳送至記憶體晶片M〇 (圖7 :步驟j)。 記憶體晶片M0依序將來自資訊處理裝置cpu 之要求

ReqBAml與ReqRD16ml儲存至本身之要求隊列控制電路RqCp (圖7 :步驟2)。 記憶體晶片M0依序比較包含於要求ReqBAml及

ReqRD16ml之ID值1與本身之id暫存器之值2(圖7:步驟3)。 因比較結果不一致，記憶體晶片M〇判斷要求ReqBAml及 ReqRD16ml非針對本身之要求，通過要求訊號RqMuxl依序傳送 至記憶體晶片Ml (圖7 :步驟7)。 s己憶體晶片Ml將來自記憶體晶片之要求ReqBAml及 ReqRD16ml儲存至本身之要求隊列控制電路RqCT(圖7:步驟2)。 記憶體晶片Ml要求隊列控制電路RqCT比較包含於要求 ReqBAml之ID值1與本身之辽）暫存器之值丨（圖7 :步驟3 )。 因雙方一致，要求隊列控制電路RqCT將要求ReqBA1發送至記 憶體電路MemVL。記憶體電路MemVL使藉由儲存庫有效命^ BA、儲存庫位址BK0、頁位址Row0由要求ReqBAml所指定之 1頁分（雖無特別限定但係Ik位元組分）記憶體胞活性化並傳 至感測放大器。 ^ 其次’記憶體晶片Ml要求隊列控制電路^^匚丁比較包含於要 求ReqRD16ml之ID值1與本身之氾暫存器之值丨。因雙方一致， 要求隊顺制魏RqCT將要求ReqRDml6魏至記憶體

且記憶體晶片Ml要求隊列控制電路RqCT將讀取要求 ReqRD16ml發送至記憶體電路MemVL時，按照延遲值輪出暫存 器LRG之設定將包含於要求ReqRD16ml之1〇值丨與延遲值輸出 暫存器LRG内延遲值輸出旗標資訊LRGFlag值i發送至 控制電路RsCT内延遲計算電路lA。 a J 、延遲計算電路LA確認接受之延遲值輪出旗標資訊LRGFlag 值為1 (圖7 :步驟4) ’計算通過回應訊號RsMux〇將相對於要求 ReqRD16ml之資料輸出至資訊處理裝置cpu—ctnp為止之延遲 28 200907678 7:麵5)。其如應隊顺制電路RsCT通過回應 f號sMuxO將包含ID值丄與計算之延遲值URdi之 發送至記憶體晶片M〇 (圖7 :步驟6)。 w 1

以勺之記憶體晶片_回應隊列控制電路RsCT =ίυ γΪΓΛ之延遲值URdl為基礎計算輸出至資訊處理 p T為止之延職LaRd2，通過目應職RsMuxQ $ R Τ3ΓΙ 之1D值1與包含計算之延遲值L福2之回岸

RsLa2發送至資訊處理裝置CPU_CHIP。 μ 資訊處理裝置mj_CfflP記憶體控制電路C〇N使回声 接=回應RsLa2。資訊處理裝置CPU—Cffip可藉由包含於^ :列，之回應RsLa2之ID值i及延遲值 預 確涊貧料至+何時為止是否由記憶體晶片M1a送出。 识亢 次f由包含於要求ReqRD16ml之16位元組讀取命令 =6、儲存庫位址删、行位址c〇131自記憶體晶片M記憶體 放大買取保存於記憶體電路MemNV1儲存庫0之1則 4人L貝料中以行位址C〇131為開始位址之16位元組分資料， ϋ暫存器值1作為回應RSRD16ml傳送至回應隊列控制電路 記憶體晶片Ml回應隊列控制電路RsCT通過 將回應R細6ml輸出至記憶體晶片_。記 接父回應RsRD16ml並輸出至資訊處理裝置cpu CHIP。 貧訊處理裝置cpU_CHIP記憶體控制電路〔ON使回應隊列 RsQ接受回應RsRD16m卜資訊處理裝置cpu—c册可藉g包含 =送至回應隊列RsQ之回應RsRD16ml之ID值i確^、對應要 求R^RD16ml之資料正確由記憶體晶片％〇發送出。 δ兒明關於在記憶體晶片mi由回應隊列控制電路R CT當 遲值URcU之綠。魅特舰定但延雜LaRJ亦可為T + Sum ( Tcycle )。 士此係自將要求ReqNRD4ml發送至記憶體電路MemNVl起至 讀取所希望之資料並作為回應RsRDl6ml輸入回應隊列控制電路 29 200907678 時脈循 為止之時間’雖無特別限定但因約係嶋而約為40 列内回 制電路RsCT裝備之回雜 料傳送時脈循環數Tcycle^和:輸出所有此回應資料所需之資 應資列内回

RsRD16ml f _ θ f 3明f於自記憶體晶片M1接受延遲值LaRdl時由初咅 雖無特別限定但延遲值L ]^二遲f aRd2之方法。 (Tcycle)。 遲值URd2亦可為延遲值LaRdl+ S画 庫;31片_回應隊列控制電路RsCT裝備之回應隊列内回 L :延資料傳送時脈循環數若 矜出以f體之時脈循環數為例說明記憶體晶片M。及M1 月'J ’但延遲值亦可為對應延遲循環數之位準值。 CPU0 (ίτΓ=但輸人回應隊列RsQ之㈣係在資訊處理電路 _甘、、CPUmCPU3中任一者中進行資料處理。 1值=說=於資訊處理裝置CPU-CHIP與記憶體晶片搬之 二lift雖無特別限定但記憶體晶片M2係利用nand型快閃 S二NA^型㈣式記㈣。N AND碰閃式記憶體極 碰寫信賴性降低，寫人時書寫之資料於讀取時成為 r二1D貝料’或改寫時無法寫人資料之情形，因此作為1頁分 資料管理512Byte分資料與發生錯誤於此 yte为資料時用以訂正此錯誤之16Byte分ECC碼。 雖無特別限定但記憶體晶片M0、M卜M2要求隊列控制電路 Rq=中存在有二要求隊列，處於要求未登錄之狀態。且說明關於 HWMO'Ml、M2回應隊列控制電路RsCT中存在有二回 30 200907678 應隊巧，記憶體晶片M0、M1 AM2回應隊列中已登錄有一回鹿 時之資料傳送。 …

資訊處理裝置CPU—CHIP _要求贼RqMuxG❹重化ID 值^、儲存庫有效命令BA、儲存庫位址删、區投位址減〇之 要’、Re^BAm2與時脈訊號RqCK〇同步，傳送至記憶體晶片刷。 八要求訊號RqMUX〇使多重化1D值3、頁資料讀取命 庫位址BK〇、頁魏Ρ_之要求Re_幽2與 時脈减RqCKG同步，傳送至記憶體晶片_ (圖7 :步驟（）。 記憶體晶片M0依序將來自資訊處理裝置cpu_cffip之 tqRDplm2儲存至本㈣細控制電路峨 意，晶片M0依序比較包含於要*娜編及 ΪΪΪΪΪΪ ^值3與本身之1D暫存器之值2(圖7:步驟3 )。 = 致，記憶體晶片M1判斷要求 身之要求’通過要求訊號RqMuxi依序傳送 至Zfe體晶片Ml (圖7 :步驟7)。 R 體將來自記憶體晶片_之要求ReqBA砬及 j卜，日日j M1依序比較包含於要求ReqBAm2及

因lb於:3與本身之1D暫存器之值3(圖7:步驟3)。 因比較結果不-致，記憶體晶丨M J ===之 圮憶體晶片M2要求隊列控制電 因雙方一致，要求隊列控制雷故·〇 ， V Μ /神〜 憶體電路MemNV2。 q將要求ReqBmA2發送至記 記憶體電路MemNV2將Α丄Α 址ΒΚ0、區投位址Sadd0由要^气庫有效印令ΒΑ、儲存庫位 料傳送至緩衝器腳〇。雖imAm2所指定之1區投分資 "、、符別限疋但1區投分資料由4頁分（雖 200907678 無，，$ 2k位元組分）資料所構成。雖無特別限定但為傳 达1區投W料至緩衝器BUFG所需之時_為25職。 其次，記憶體晶片Ml要求隊列控制電路RqCT比較包含於 求ReqRDPlm2之Π)值3與本身之仍暫存器之值3。因雙方一致， ，憶體晶片Ml要求隊列控制電路尺仰判斷要求以抑 針對本身之要求。 將1區投分資料自記憶體電路MemNV2傳送至緩

記憶體晶片Ml要求隊列控制電路RqCT將要求 發送至記憶體電路MemNV2。 P f . 且冗憶體晶片M1要求隊列控制電路RqCT將讀取要求

< ReqRDPlm2發送至記憶體電路MemV :，切⑽於要求ReqRDplm2:以; =器LRG内延遲值輸出旗標資訊LRGFlag值i發送至歹出 控制電路RsCT内延遲計算電路la。 、' ，遲計算電路LA確認龄之輯錄祕標魏咖 j ( _ 7 .步驟4 ) ’計算至通過回應峨議㈣將相 =eqRDplm2之資料輸出至記憶體晶片組為止之延遲值 ^ 7 .步驟5)。其次回應隊列控制f5^RsCT通過回庫

I =虎RSMUX2將包含ID值3與計算之延遲值LaRto2 趾am2發送至記憶體晶片M1 (圖7 :步驟6)。 之口應 回^趾啦2之記憶體晶片M1回應隊列控制電路RsCT 以包3於回應RsLam2之延遲值LaRdm2為基礎， =晶片M0為止之延遲值LaRdm21，通過回應訊 匕3於回應RsLam2之ID值3與包含計算之延遲值L R : 回應趾⑽發送至記憶體晶片_。〈職LaRdm21之 J受回應RsLam21之記憶體晶片M〇回應隊列 回應RsLam21之延遲值LaRdm21為 至^訊處理裝置CPU_CHIP為止之延遲值URdm2iQ 訊號RsMuxO將包含於回應RsLam2i之仍值3盘 ^回應 遲值LaRdm210之回應趾啦21〇發送至資訊處理异g 32 200907678 CPU一CHIP 〇 裝置CPU—CHIP記憶難制電路C0N使回應隊列 ^接^回應RSLam21G。資訊處理裝置CPILCHIP可藉由包含 於叙达至回應隊列RsQ之回應RsLa2之ID值1及延遲值 I^dm21()預先確認資料至何時為止是否由記憶體晶片碰發 出。 x 、 回應隊列控制電路RsCT自傳送至資料暫存器DREG〇之 中以32Byte為一單位，包含ID暫存器值3，作為回應 ResNDRDplm2-0〜回應ResNDRDpg?依序讀取藉由包含於g 求ReqRDplm2中之1頁讀取命令奶…、儲存庫位址BK〇及頁位 址PaddO所指定之i頁（512Byte+16Byte)分資料，傳送至記憶體 晶j Ml。最後讀取頁位址！内16Byte分之Ε(χ碼，包含id暫 存器值3並作為回應ResNDRDplm2ECC通過回應訊號RsMux2 傳送至Ml。至自資料暫存器DREG〇内資料讀取至回應隊列為止 之時間雖無特別限定但約為50ns。 依序將回應 ResNDRDplm2-0、ResNDRDplm2-l、

ResNDRDplm2-2、ResNDRDplm2-3、ResNDR£)pim2_4、 ResNDRDplm2-5、ResNDRDplm2-6、回應 ResNDRDplm2-7 及回 應ReSNDRDplm2ECC傳送至記憶體晶片M1後，通過回應訊號 RsMuxl傳送至記憶體晶片M0 ’更通過回應訊號rsmux〇傳送至 資訊處理裝置CPU_CfflP。 資訊處理裝置CPU-CHIP之記憶體控制電路c〇N依序使回應 隊列 RsQ 接受回應 ResNDRDplm2-〇、ResNDRDplm2_l、 ResNDRDplm2-2 ' ResNDRDplm2-3、ResNDRDplm2-4、 ResNDRDplm2-5、ResNDRDplm2-6、回應 ResNDRDplm2_7 及回 應ResNDRDplm2ECC。資訊處理裝置CPU_CHIP可藉由包含於 回應隊列RsQ發送出之此等回應之ID值2確認此等回應由記憶體 晶片M2發送出。 資訊處理裝置CPU—CHIP利用ECC碼在資訊處理電路 CPU0、CPU1、CPU2、CPU3中任一者内針對自記憶體晶片M2 200907678 發送出之資料進行錯誤偵測。若無錯誤，資訊處理電路cpu〇、 CPm、CPU2、CPU3中任-者即針對此㈣進行資料處理。若有 錯誤資訊處理電路CPU0、CPU1、CPU2、CPU3中任一者即於在 資訊處理電路CPU0、mn、CPU2、CPU3中任一者内訂正錯古吳 後針對已訂正錯誤之資料進行資料處理。 曰 說明關於在記憶體晶片M2由回應隊列控制電路RsCT叶曾延 遲值LaRdm2之方法。雖無特別限定但延遲值L 亦^；

Tinitial + Sum (Tcycle)〇 马

此係自將要求ReqRDplm2發送至記憶體電路MemNV #自資料暫存器DREG0讀取所希望之資料，作 ^ ResNDRDplm2-〇輸入回應隊列控制電路尺灯為止之 = 特別限定但因約為5〇ns而約係25時脈循環。 、 ”、、

Smn (Tcyde)係關於回應隊列控制電路RsCT裝備之 列内已保存回應資料之回應隊列為輸出有 夕' 料傳送時脈循環數Teyde之總和。7祕日應貝顧而之貧 岸資應隊列控制電路⑽裝備之回應隊列内回 二細一之輪出資料延购:2 1. 遲值在記憶體晶請由回應_控制電路RsCT計曾延 無細定但延舰驗丨4

Sum (Tcycle)係關於回應隊列控制電路r 列内已保存回應資料之回應_為輪 應隊 料傳送時脈循環數Teyde之總和。 有匕日應貝枓所為之資 應資回 為16^=rm21即為‘:89= 數若 憶體晶片M。回應隊列控 接;f遲值L福nm時由記 工市」电路RsCT叶异延遲值LaRdm2i〇之方 34 200907678 法。雖無特別限定但延遲值URdm2i〇 baRdrim+Sum ( Tcycle)。 』」馬 I 连值

Sum (Teyde)係關於回應隊列控制電路RsC 為輸出所有此回應4 庫回/隊列控制電路腊裝備之回應隊列内回 ifi 隊列，此回應資料資料傳送時脈循環數若 為16 3延遲值LaRdm21〇即為89+48=137循環。 β 細具體之時脈循環數為例說明記憶體晶# MO、M1 ^出^延遲值，但輯值亦可為對舰遲循環數之位準值。 m日說明_記憶體晶片Μ2中資料之讀取，但關於 義體曰曰片Μ0及Ml當然亦可實行相同之動作。 mjf 限定但輸入回應隊列RsQ之資料係在資訊處理電路 1； i、cpm及⑽中任一者内進行資料處理。 ie兄明，藉由使相對於自資訊處理裝置CPU CHIP朝記 ==MEM之讀取要求之_延遲在自記組 置cpu-⑽，資贿贿4 CPU哪可預ί 到達時刻’可彈性對應關於資料到達前將何處理進= 何處為止，並實現處雜能之提卩。 m仃主 <例行動作之說明：隊列預約> 應用iiiip，行之應用程式不同有時需於此 s气认m、頁仃中保5且§貝取_貝料之隶大延遲。利用圖1與圖8說明 二法。以保證此讀取資料最大延遲之要求隊列及喊_之預約 備夕i =於針對記憶體池施河内記憶體M0、M1及M2裝 ^之要求_及回應隊列中處於空出狀態之隊列之涵方法—

Ml 雖無制限定但為優先且順植理針對記憶體晶片 ’及回應而進行之要求隊列及回應隊列之預約方法。 35 200907678 雖無特別限定但分別設定記憶體晶片MO、Ml、M2之ID暫 存器值為2、1及3。 '首先’雖無特別限定，但資訊處理裝置CPU_CfflP恰預約一 用f專門儲存位於本身之回應隊列Rsq内’在回應隊列中自記憶 f晶片M1開始之回應，處於空出狀態之回應隊列。若無空出狀 悲之回應隊列’即等待直至空出狀態之回應隊列出現為止。 其後’資訊處理裴置CPU_CHIP為預約隊列而通過要求訊號 RqMuxO將多重化ID值卜隊列預約命令QRv、預約之隊列^ QRvN^l之要求ReqNQRv傳送至記憶體晶片M〇(圖8:步驟 記憶體晶片M0將要求ReqNQRv儲存至本身之要求隊列控制 電路RqCT (圖8 :步驟2 )。 、其後’記憶體晶片M0要求隊列控制電路RqCT比較包含於要 求ReqNQRV2ID值1與本身之氾暫存器之值2(圖8:步驟 因雙方不一致，記憶體晶片M0要求隊列控制電路RqCT藉由包含 於要求ReqNQRv之iD值卜隊列預約命令qRv及qRvN值1恰 預約一用以專門儲存針對記憶體晶片M1之要求，處於空出狀態 之要求隊列。若無空出狀態之要求隊列，即等待直至空出狀態^ 要求隊列出現為止再進行預約（圖8 :步驟7)。 且要求隊列控制電路RqCT傳送要求ReqNQRv至回應隊列控 制電路RsCT。 & 記憶體晶片M0回應隊列控制電路RsCT藉由包含於要求

ReqNQRv之Π)值卜隊列預約命令qRv及qRvN值丨恰預約— 用j專門儲存包含輸入記憶體晶片M0之來自記憶體晶片M1之讀 取資料之回應，處於空出狀態之回應隊列。若無空出狀態之回應 隊列即等待直至空出狀態之回應隊列出現為止再進行預約（圖8 : 步驟8)。 記憶體晶片M0於預約空出狀態之要求隊列及回應隊列結束 後藉由包含於要求ReqNQRv之ID值1使要求ReqNQRv通過要 求訊號RqMuxl傳送至記憶體晶片Ml (圖8 ··步驟9)。 記憶體晶片Ml將要求ReqNQRv儲存至本身之要求隊列控制 36 200907678 電路RqCT (圖8 :步驟2)。其後’記憶體晶片Ml 電路RqCT比較包含於要求ReqNQRv之1〇值丨與；^豕列控制 器之值1 (圖8 :步驟3)。因雙方-致’記憶體晶片 =電路RqCT藉由包含於要求ReqNQRv之m值】、 中令QRv及QRvN值1恰預約一專門用來儲存針對記,^ = Ml之要求，處於空出狀態之要求隊列。若無空出狀態之=曰曰仏 4即)等待直至空出狀態之要求隊列出現為止再進行預約\，8'^驟 制電ίΐίΓ控制電_CT傳送要求__至回應隊列控 記憶體晶片Ml回應隊列控制電路RsCT藉由包含於 ReqNQRv之ID值1、隊列預約命令QRv及QRvN值}恰預約二 用以專Η儲存來自憶體晶片Ml之回應，處於空出狀態之回應 隊列、。若無空出狀態之回應隊列即等待直至空出狀態之^應隊g 出現為止再進行預約（圖8 :步驟5)。 ^記憶體晶片Ml於預約空出狀態之要求隊列及回應隊列結束 後通過回應訊號RsMuxl傳送預約結束訊號RvHg至記憶體曰^片 M0 (圖8 :步驟6)。 〜日日 記憶體晶片M0通過回應訊號RsMuxO傳送接受之預約結束訊 號RvFlg至資訊處理裝置Cpu_CHIP。 資訊處理裝置CPU_CHIP接受預約結束訊號RvFlg，可知悉 依要求ReqNQRv之隊列預約結束。 說明關於隊列預約結束後資訊處理裝置CPU_CHTP針對記憶 體晶片Ml要求資料讀取時之動作。 資訊處理裝置CPU_CHIP通過要求訊號RqMuxO將多重化ID 值1、16位元組資料讀取命令、位址Add63之要求 ReqNRD16ml傳送至記憶體晶片M0。 、記憶體晶片M0中已預約有用以接受針對記憶體晶片Ml之要 求之空出狀態之要求隊列，因此儲存要求ReqNRD16ml至此預約 之要求隊列。其次記憶體晶片M0比較包含於要求ReqNRD16ml 37 200907678 之ID值1與本身之ID暫存器之值2。因結果不一致，通過要求 訊號RqMuxl傳送要求ReqNRD16ml至記憶體晶片m。 ( 記憶體晶片Ml中已預約有用以接受針對記憶體晶片Ml之要 求，處於空出狀態之要求隊列’因此儲存要求ReqNRD16ml至此 預約之要求隊列。其次記憶體晶片Ml比較包含於要求 ReqNRD16ml之ID值1與本身之ID暫存器之值卜確認結果一 致。且已預約有用以接受對應要求ReqNRD16ml之資料，處於空 出狀態之回應隊列，因此立刻將要求ReqNRD16ml發送至記憶體 電路MemNVl，自記憶體電路MemNvl讀取對應此要求 ReqNRD16ml之資料，作為回應ResNRD16ml與ID值1 一齊儲 存至預約之回應隊列。 3己fe體晶片Ml將回應ResNRD16ml自回應訊號RsMuxl輸 出至記憶體晶片M0。 記憶體^片M0中已預約有用以接受來自記憶體晶片吣之回 應之空出狀態之回應隊列’因此立刻將回應ResNR〇16ml儲存至 ，預要求隊列。其後§己憶體晶片_立刻將回應 自回^訊號RsMuxO輸出至資訊處理裝置cpuj^j^jp。 片置CPU—㈣中已預約有用以接受來自記憶體晶

β 回應之空出狀態之回應隊列，因此立刻將回岸

ResNRD16ml儲存至此預約之要求隊列。 」肝口應 心雖已說·於細騎記憶體^ M1之要求及回鹿之_ 亦資料傳送動作，但關於記憶體晶片‘及M2 如以“5法賴，並可以相同之動作傳送資料。 所需之情形下健讀取f料之最纽遲。τ在翻㈣貫订中 體晶空：隊列及回應隊列内對任意之記憶 數，並可雜賴各種各此願之要求_及回應隊列 〈例仃動作說明：循序動作：晶片内；非循序動作：晶片間〉 38 200907678 將貧訊處理裝置CPU—CHIP實行程式所需 ，趣片M〇: M1、M2時，為提昇程式實行J度：定適 5此分配方法之兄憶體晶片MO、Ml及M2之應 暫存 器RRG之值並使其動作。 思项斤》又疋 儲存程式A與資料A至記憶體Mo，儲存β 至 記憶體m，儲存程式c與資料c至記憶體奶。程式a、、程式b 與程式C係完全獨立動作之程式，龍 :，娜係與程式B相關之資料，資料c係與丄：::之; 料。 如此顯示分配程式碼或資料至記憶體晶片_、Mi、朦時針 對記憶體晶片MG、Ml及Μ2回應順序設定暫存器脱〇之設定值 於圖6 (a)。 以下說_於資訊處对置CPU_CHIp將倾讀取要求發送 至Zk體模組MEM内記憶體晶片Ml之儲存庫〗，將資料寫入要 求發送至記憶體晶片M0之儲存庫〇，接著將資料讀取要求發送至 記憶體晶片M0之儲存庫〇，且連續將資料讀取*求發縣記憶體 晶片M0之儲存庫1時之資料傳送。 雖無特別限定但分別設定記憶體晶片M〇、M1、M2之ID暫 存器值為2、1及3。 資訊處理裝置CPU—CHIP通過要求訊號RqMux〇將多重化冚 值1、16位兀組資料讀取命令肋％、儲存庫位址BK1、行位址 Col31之要求ReqRD16blml傳送至記憶體晶片M〇。 其次將多重化ID值2、32位元組資料寫入命令WT32、儲存 庫位址ΒΚ0、行位址Col63及32位元組分寫入資料之要求 ReqWT32b0m0傳送至記憶體晶片M〇。 接著將多重化ID值2、32位元組資料讀取命令r£>32、儲存 庫位址ΒΚ0、行位址Col32之要求ReqRD32b0m0傳送至記憶體 晶片M0。 更接著將多重化ID值2、16位元組資料讀取命令rd16、儲 存庫位址BK1、行位址Col32之要求ReqRD16blmO傳送至記憶 39 200907678 體晶片MO。 記憶體晶片MO依序將來自資訊處理裝置Cpu CHIP之要求

ReqRD16blnU、要求 ReqWT32b0m0、要求 ReqRD32b0m0 與要求

ReqRD16blmO儲存至本身之要求隊列控制電路RqCT。且要求隊 列控制電路RqCT要求編號設定電路rnb儲存此等要求時依要求 輸入順序附加對應要求之要求編號ReqN。 雖無特別限定但依要求輸入順序附加要求編號1^讲值1於要 求ReqRD16blml，附加要求編號ReqN值2於要求 ReqWT32b0m0 ’附加要求編號ReqN值3於要求ReqRD32b〇m〇 , 附加要求編號ReqN值4於要求ReqRD16blmO。 記憶體晶片M0要求隊列控制電路RqCT比較包含於要求 ReqRD16blml之ID值1與本身之Π)暫存器之值2。因結果不一 致’通過要求訊號RqMuxl將要求ReqRD16blml及對應此要求之 要求編號ReqN值1傳送至記憶體晶片Ml。 其-人5己丨,¾體晶片M0要求隊列控制電路RqCT比較包含於要求 ReqWT32b0m0之ID值2與本身之ID暫存器之值2，因一致而將 要求ReqWT32b0m0發送至本身之記憶體電路MemVL。 記憶體晶片M0記憶體電路MemVL中藉由包含於要求

ReqWT32b0m0之32位元組寫入命令WT32、儲存庫位址BKO、 行位址Co63通過記憶體電路MemVL記憶體儲存庫〇之感測放大 态針對記憶體儲存庫0開始以行位址63為開始位址之32位元組 分資料之寫入動作。 ° 其次’ s己1¾體晶片M0要求隊列控制電路RqCT比較分別包含 於要求ReqRD32b0m0及要求ReqRDi6blmO之ID值2與本身之 ID暫存器之值2，因一致而將要求ReqRDWbOmO要求編號以讲 值3及要求ReqRD16blmO要求編號ReqN值4傳送至回應隊列控 制電路RsCT。 〜 工 記憶體晶片M0回應隊列控制電路RsCT依序以要求編號 ReqN值3為回應編號ResTN值3，且以要求編號ReqN值4為回^ 應編號ResTN值4，將其登錄至回應編號表TB。 200907678 藉此二關於對應回應編號ResTK值3之要求編號ReqN值3 之回應為最初回應’關於對應回應編號ResTN值4之 ReqN值4之回應為第2回應。 緊接於要求ReqWT32bOmO後之要求ReqRD32b0m0包含針對 S憶體晶片M0記憶體電路MemVL之記憶體儲存庫Q之讀取命令 RD32 ’係針對與進行依要之寫入動作之記憶體 儲存庫0相同之記憶體儲存庫之資料讀取，因此需等待針對記 體儲存庫0之資料寫入動作結束。 要求ReqRD32blmO包含針對記憶體晶片mo記憶體電路 f MemVL之記憶體儲存庫1之讀取命令RD32，係針對與進行依要 求ReqMn^bOmO之寫入動作之記憶體儲存庫〇不同之記憶體儲 存庫之貧料讀取，因此不需等待針對記憶體儲存庫〇之資料寫入 動作結束。在此，§己憶體晶片M0要求隊列控制電路RqCT將要求 ReqRD32blmO發送至記憶體電路MemVL。 藉由包含於要求ReqRD32blmO之32位元組讀取命令RJ332、 儲存庫位址BK1、行位址c〇132自記憶體晶片M0記憶體電路 =emVL讀取保存於記憶體電路MemVL儲存庫丨之感測放大器之 資料中以行位址32為開始位址之32位元組分資料。 將包含碩取之32位元組分資料、對應要求編號ReqN值4之 ： 回應編號ResN值4與ID暫存器值2之回應RSRD32blmO傳送至 回應隊列控制電路RsCT。 。己'fe體bb片M0回應隊列控制電路RsCT比較最初登錄至回靡 編號表TB之回應編號ResTN值3與回應編號ResN值4。因兩^ 不一致，等待對應回應編號ResTN值3之回應。 針對記憶體晶片M0記憶體電路]MemVL之記憶體儲存庫〇 之貝料寫入結束後’將要求ReqRJD32b0m0發送至記憶體電路 MemVL ° 藉由包含於要求ReqRD32b0m0之32位元組讀取命令奶幻、 儲存庫位址BK0、行位址Col32自記憶體晶片M0記憶體電路 MemVL #買取保存於記憶體電路MemVL儲存庫〇之感測放大哭之 41 200907678 資料中以行位^ 32為開始位址之32位元組分資料。 夕讀取之32位元組分資料、對應要求編號ReqN值3 RSRD3~ ^ ϋ體晶片M0回應隊列控制電路RsCT比較最早 編絲TB之回應編號ResTN值3與回應編號以咖值3。應 ^兩者致’圮憶體晶片M0回應隊列控制電路RsCT通過回 應訊號RsMuxO將包含ID暫存器值2、η位元組資料之 RsRD32b0m0發送至資訊處理裝置cpu—CH][p。此時，登錄至= is，晶片M0回應編號表TB之回應編號ResTN值3無效^ 編號ResTN值4成為最早之回應編號。 心 將在要求ReqRD32b0m0之前已輸入記憶體晶片M〇之 ReqRD16blml發送至記憶體晶#腿，未輪入對應此要求 ReqRD16blml之回應至記憶體晶片M〇,因此不等待對應要 ReqRD16blml之回應而將對應要求ReqRD32b〇m〇之回 RsRD32b0m0發送至資訊處理裝置cPU_CHI]p。 接著，圮憶體晶片M0回應隊列控制電路RsCT比較回應 RsRD32blmO回應編號ResN值4與目前最早登錄至回應編 TB之回應編號ResTN值4。 因兩者一致’記憶體晶片M0回應隊列控制電路RsCT通過回 應訊號RsMuxO將包含ID暫存器值2、32位元組資料之回應 RsRD32blmO發送至資訊處理裝置cpu_CHIp。 〜 此日守，登錄至記憶體晶片M〇回應編號表TB之回 ResTN值4無效。 ' 將在要求ReqRD32blmO之前已輸入記憶體晶片M0之要求 ReqRD16blml發送至記憶體晶片M1，未輸入對應此要求 ReqRD16blml之回應至記憶體晶片M〇，因此不等待對應要求 ReqRD16blml之回應而將對應要求ReqRD32Mm〇之回應 RsRD32blmO發送至資訊處理裝置cpu CHIP。 如此藉由設定記憶體晶片MO回應順序設定暫存器rrg記憶 42 200907678 體晶片MO產生對應針對本身之要求之要求編號，利用此產生之 要求編號依輸入之要求順序進行使回應發送出之動作。 且藉由設定記憶體晶片M〇回應順序設定暫存器RRG記憶體 晶片M0中本身之回應與自記憶體晶片Ml或是M2輸入記憶體晶 片M0之回應之間與要求之輸入順序不相干地，可迅速發送之回 應可不需等待緩慢之回應而先發送至資訊處理裝置cpu—CHIP。 其次說明關於記憶體晶片M1之動作。 — 將記憶體晶片Ml中已自記憶體晶片M〇發送出之要求 ReqRD16blml及對應此要求之要求編號ReqN值i儲存至要求隊

列控制電路RqCT’與在記憶體晶片_進行之資料寫人及讀取平 行進行資料之讀取動作。 兄憶體晶片Ml要求隊列控制電路RqCT比較包含於要求 ReqRD16blml之ID值1與本身之1]〇暫存器值卜 因兩者一致，要求隊列控制電路RqCT將對應讀取要求 ^qRD刪ml之要求編號ReqN们傳送至回應隊列控制電路 RsCT 〇 R二應古隊!"fJ，RsCT以此要求編號㈣賤1為回應編號

£S 夺八保存至回應編號表。藉此，對應回應編號ResTN ，1之要jiReqR^16blmi之回應成為最初自記憶體晶片M1發送 =之=。接者將要求Re侧6Mml發送至記 MemNVl 〇 M1記憶體電路MemNV1藉由包含於要求 位2： 2二!^位，ί讀取命令顧6、儲存庫位址bk卜行 哭之;由5貝子於§己憶體電路MemNV1儲存庫1之感測放大 °° ϋ人以订位址32為開始位址之16位元組分資料。 之回Git讀二位元組分資料、對應要求編號R—值1 至回應隊列控制電路RsCT。暫存"值1之回應RsR腿lm0傳送 5己憶體晶片Ml回應隊列和岳丨丨变π 編縣之醜魏ResTN 二::ΐ' 43 200907678 致，§己憶體晶片Ml回應隊列控制電路RsCT通過回應訊號RsMuxi 將包含ID暫存森值卜回應編號Res]s^i〗及16位元組資料之回 應RsRD16blml發送至記憶體晶# _。此時，登錄至回應編號 表之回應編號ResTN值1無效。 圮憶體晶片]vto回應隊列控制電路RsCT接受並儲存回應 I^sRD16blml。接著比較回應編號表TB内有效之回應編號以洲 14回應編號ResN值1。 不存在回應編號表TB内有效之回應編號ResTN，因此 ϋΐί0回應隊列控制電路RsCT通過回應訊號RsMux〇將包^ 暫存态值1與16位元組資料之回應RsRD16Mml發 處理裝置CPU—CHIP。 化、王貝Λ ^上。兒月藉由5又疋s己憶體晶片ΜΘ回應順序設定暫存哭 ^^記:意體晶片刚可以輸入之要求順序產生對應此要 f ί 求ί餘以之要麵序使回應發送至資訊處理 3 ^触魏_駭CPU-c置可知鉍目對於針 /ϋΐ求之回應是否6發送出’可實行所希望之處理。 曰曰片μΓφ Γί兄憶體晶片Μ〇回應順序設定暫存器應3記憶體 Γ Λ/rn本身之回應與自記憶體晶片Ml或是M2輸入記情體曰 之輸人轉不相干地，可迅速發 高待緩匕之回應而發送至資訊處理裝置⑽―〔册而可 樣之訊處理裝置cpu-〔避可彈㈣應要求多 現性能提昇。助程式等針對記㈣晶片之配置方法並實 加ί可3實傳送要求至要求對象，且藉由附 由串耳4ii^VCHIP亦可知悉傳送對象之記憶體晶片，因此藉 田肀如連接貧訊處理裝置CPTT rmp «七比邮 ^ 訊號數並使資訊處理胩w — 及5己忮肢晶片可減少連接 且i f=處 pu-chip實行所希望之處理。 、述雖已既明關於記憶體晶片M0及M1之資料傳送動 44 200907678 作，但關於圯憶體晶片MO、Ml及M2之資料傳送當缺亦可柏

進行之。 ’、曰丨口J <例行動作s兒明.同時實行讀取/寫入> 其次說明_資喊理裝置CPU—CJOT將細讀取要求 資料寫入要求發送至記憶體模組MBM時之資料傳送。 資訊處理^置CPU—CHIP通過要求訊號RqMux〇將多重化 值2、8位兀組資料讀取命令奶8、儲存庫位址BK1、行位址 之要求ReqRD8blmO傳送至記憶體晶片M〇。接著通過 RqMuxO將多重化Π)值2、8位元組資料寫入命令棚、儲存座^ 位址BK1、行位址c〇l31及8位元組分寫入資料之要灰 ReqWT8blmO傳送至記憶體晶片議。 、 受不 記憶體晶片M0將來自資訊處理裝置cpu—Cfflp之 ReqRD8blmO與要求11叫^^丁8]31111〇依序儲存至本身之要求隊列控 制電路RqCT。要求隊列控制電路RqCT比較包含於^ ReqRD8MmO之ID值2與本身之ID暫存器之值2，因一致而 要求ReqRD8bImO發送至記憶體電路MemVL。 記憶體電路MemVL藉由包含於要求ReqRD8Mm〇之8位 組讀取命令RD8、儲存庫位址Βια、行位址c〇m讀取保存於 憶體電路MemVL儲存庫丨之感測放大器之資料中以行位址^ ，始位址之8位元組分資料，包含ID暫存器值2並作為回應 RsRD8blmO傳送至回應隊列控制電路RsCT。 … 回應隊列控制電路RsCT通過回應訊號RsMux〇將包含ID暫 8位元_料之域RsRI)8blm()輸出至資訊處理裝置 藉由處理要求尺叫1^81311110要求隊列控制電路RqCT比較包 3於要求ReqWT8blm〇之Π3值2與本身之Π)暫存器之值2，因 一致而將要求ReqWT8Mm〇發送至記憶體電路。 心隱體電路MemVL藉由包含於要求ReqWT8blm0之8位元 ^寫入命令WT8、儲存庫位址BK1、行位址Cq131將以行位址31 -開始位址之8位元組分資料寫入記憶體電路MemVL儲存庫工 45 200907678 之感測放大器，更寫入記憶體儲存庫i。 立動 m資訊處理裝置CPUj：Hmm

ReqWT8blmO之寫入動作。 ，B内亦可貫行要求

如以上說明，要求介面電路R 作可同時實行資料之讀取“與寫 达性'。於上述雖已說明關於記憶體晶片_ :

巾縣介面魏ReqIF 產生針對不同之記憶體 <rv J =亦可刀別獨立並聯處理要求，當然可提昇資料傳送性能。 <例行動作說明：要求編號> 、寻月匕 ePU—eHIP舒組mem之要求 mu’/將包含此要求編號之要求發送至記憶體模組 日守，圮憶體模組mem可利用資訊處理裝置cpu_cfflp發送 與要求之輸人順序不相干地，自可迅速發送之回 ，先毛送’以貝現高速化。以下說明動作。且顯示記憶體晶片_、 M2回應順序設定暫存器RRG設定值於圖6 (b)。 說明關於資訊處理裝置CPU—CHIP將資料讀取要求發送至記 :隐體模fMEM内記憶體晶片Ml之儲存庫1，將資料寫入要求發 送，记憶體晶片M0之儲存庫〇，接著將資料讀取要求發送至記憶 體晶片M0之儲存庫〇，且連續將資料讀取要求發送至記憶體晶^ M0之儲存庫1時之資料傳送。 雖無特別限定但分別設定記憶體晶片M0、Ml、M2之ID暫 存器值為2、1及3。 、資訊處理裝置CPU_CHIP設定要求編號產生暫存器RqNR之 值為1後要求編號產生電路RqN即產生對應通過要求訊號 RqMux0輸出之要求之要求編號ReqN。其次資訊處理裝置 CPU-CHIP通過要求訊號RqMuxO將多重化ID值1、要求編號 46 200907678

ReqN值卜16位元組資料讀取命令奶16、儲存庫位址Βία、行 位址Col31之要求ReqR]〕i6blml傳送至記憶體晶片Μ〇。 、其次’將多重化ID值2、要求編號ReqN值2、32位元組資 料寫入f令WT32、儲存庫位址BK0、行位址c〇163及32位元組 分寫入資料之要求ReqWT32b0m0傳送至記憶體晶片M0。 士接著’將多重化ID值2、要求編號ReqN值3、32位元組資 料讀取命令RD32、儲存庫位址BK〇、行位址c〇B2之要求

ReqRD32b0m0傳送至記憶體晶片M0。 更接著將多重化ID值2、要求編號ReqN值4 、16位元組資 料讀取命令RD16、儲存庫位址BK1、行位址c〇132之要求 ReqRD16blmO傳送至記憶體晶片M0。 記憶體晶片M0依序將來自資訊處理裝置cpu—CHIp之要求

ReqRD16blm卜要求 ReqWT32b0m0、要求 ReqRD32b0m0 與要求

ReqRD16blmO儲存至本身之要求隊列控制電路RqCT。 記憶體晶片M0要求隊列控制電路RqCT比較包含於要求

ReqRD16blml之ID值1與本身之辽）暫存器之值2。因結果不一 致，通過要求訊號RqMuxl傳送要求ReqRD16bllni至記憶體晶片 1VH。 其次記憶體晶片M0要求隊列控制電路RqCT比較包含於要求 ReqWT32b0m0之ID值2與本身之ID暫存器之值2，因一致而將 要求ReqWT32b0m0發送至本身之記憶體電路MemVL。 藉由包含於要求ReqWT32b0m0之32位元組寫入命令 WT32、儲存庫位址ΒΚ0、行位址Co63開始記憶體晶片M〇記憶 體電路MemVL中通過記憶體電路MemVL記憶體儲存庫〇之感 測放大器將以行位址63為開始位址之％位元組分資料寫入記情 體儲存庫0之動作。 ° 緊接於要求ReqWT32b0m0後之要求ReqRD32b0m0包含針對 §己憶體晶片M0記憶體電路MemVL之記憶體儲存庫〇之讀取命令 RD32，係針對與進行依要求ReqWT32b〇m〇之寫入動作之記憶^ 儲存庫〇相同之記憶體儲存庫之資料讀取，因此需等待針對記憶 47 200907678 體儲存庫〇之資料寫入動作結束。 要求ReqRD32blm〇 &含針對記憶體晶片Μ〇記憶體電路 MemVL之§己憶體儲存庫i之讀取命令则2， 求ReqW32b〇m〇之寫入動作之記憶體儲存庫〇不同 存庫之育料讀取’因此不需等待針對記憶體儲存庫G之資料寫入 動作結束。在此，記憶體晶片M0要求隊列控制電路RqCT將要 ReqRD32blmO發送至記憶體電路MemVL。 藉由包3於要求ReqRD32blmO之32位元組讀取命令虹)32、 儲存庫位址船、行位址Cd32自記憶體晶片議記憶體電路 MemVL讀取保存於記憶體電路MemVL儲存庫丨之感測放大哭之 資料中以行位址32為開始位址之32位元組分資料。 ™ 將包含讀取之32位元組分資料、與要求編號&内^^值4相等 之回應編號ResN值4與ID暫存器值2之回應RsRD32blmO傳送 至回應隊列控制電路RsCT，並發送至資訊處理裝置cpu_cmp。 其次’針對§己憶體晶片]VIO記憶體電路MemVL之記憶體儲存 庫〇之資料寫入結束後，將要求ReqRD32b0m0發送至記^體電路 MemVL。 藉由包含於要求ReqRD32b0m0之32位元組讀取命令rj)32、 儲存庫位址BKO、行位址C〇132自記憶體晶片M0記憶體電路 MemVL讀取保存於記憶體電路MemVL儲存庫〇之感測放大器之 資料中以行位址32為開始位址之32位元組分資料。 將包含此讀取之32位元組分資料、與要求編號尺叫]^值3相 等之回應編號ResN值3與ID暫存器值2之回應RsRD32b0m0傳 送至回應隊列控制電路RsCT，並發送至資訊處理裝置CPU CHIP。 如此，可先於要求ReqRD32b0m0迅速處理在要求 ReqRD32b0m0後輸入記憶體晶片M0之要求ReqRD32blmO，因 此可不等待要求ReqRD32b0m0緩慢之回應而將要求 ReqRD32b0m0之回應發送至記憶體晶片M0。 且將輸入記憶體晶片M0之要求ReqRD16blml發送至記憶體 晶片1VH，未輸入對應此要求ReqRD16blml之回應至記憶體晶片 48 200907678 MO ’因此可不等待對應要求ReqR])16blml之回應而將要求

ReqRD32blmO 之回應 RsRD32blmO 及要求 ReqRD32b0m0 之回應 RsRD32b0m0發送至資訊處理裝置CPU_CHIP。 其次說明關於記憶體晶片]VII之動作。 將記憶體晶片Ml中包含已自記憶體晶片M0發送出之要求編 號ReqN值1之要求ReqRD16blml儲存至要求隊列控制電路

RqCT，與在έ己憶體晶片M0進行之資料寫入及讀取平行進行資料 之讀取動作。 ' 記憶體晶片Ml要求隊列控制電路RqCT比較包含於要求 ReqRD16blml之ID值1與本身之id暫存器值卜 因兩者一致，將要求ReqRDl6blml發送至記憶體電路 MemNVl ° 藉由包含於要求ReqRDl6blml之16位元組讀取命令；^16、 儲存庫位址腦、行位址Col32記憶體晶片組記憶體電路 MemNVl棘保存於記憶體電路*.%儲存庫丨之感測放大 器之資料中以^位址32為開始位址之16位元組分資料f、 將^此讀取之16位元組分資料、與要求編號以研值】相 巧回，編號ResN值i與E)暫存器值i之回應R_6Mm〇傳 达至回應隊列控制電路RsCT，並傳送至記憶體晶片_。 讀體晶片MOc?)回應隊列控制電路RsCTm 至 1=1之駐回應R_6blml，通過回應訊號陳UX〇將^發^ 至貢訊處理裝置CPXJLCHIP。 竹/、知、 如以上說明’記憶體模組MEM可利用 要求之要柄號產生回應編號，

應編#u之回應發送至資訊處理裝置 3U 體晶片或記· w 在每一記憶 送之回應可不需等待緩慢之當應:二:迅= 使在依照與要求輸人順序 4化4即 CPU—CHIP亦可知悉係對於何應時1訊處理裝置 處理裝置o>u—CHIP可錢實躺輕之^輪了讀送’資訊 49 200907678 你上述雖已說明關於記憶體晶片mo及mi之資料傳送勒 進行=關於記憶體晶片_、M1及M2之資料傳送當然亦可相同 <時脈控制> 限定組麵之時脈控制說明之。雖無特別 古上iij了軏页式5又備中利用記憶體模組ΜΕΜ時通常並不是所 ，、组MEM内之記憶體晶片Μ〇、Μ1&Μ2皆同時動作^ 帶式設備之低電力化，本記憶體模組MEM可 日^止所^解魅時脈，或是在科生資料傳送 玄批ΓΓ月關ί自記憶體晶片Μ0輸出之回應_訊號Rsck〇之頻

=應《訊號RsCkO之Bf脈解為2分之1之_。f U 盥自要求訊號RqMuX〇輸入記憶體晶片M0之ID值 1 與回應時脈分頻指令2。 < u值2 指令電路W將刪脈分頻 咕η贫至。己心體日日片M〇日守脈分頻電路Div2後，回應時脈邻 即分之1。時脈動作頻率降低時為^止因雜 ϋ動且逐撕侧率，最後輯希望之解使其動作。 於=記憶體晶片Μ0輸出之回應時脈訊號Rsck0 號輪入

RqCT 曰Γ 電路Div2後，回應時脈訊號Rscko即停 ΐ使師訊導致之誤作動宜逐漸降低頻率，ί 其次說明關於使停止之回應時脈訊號RsCk〇料 Ϊ M=f^iCaPKHIP自要求峨_Χ()輸人記憶“ 睹紹㈣值，、應k脈重啟指令。記憶體晶片MO透過要求 _控制電路RqCT將回應時脈重啟指令發送至記憶體晶片_ 50 200907678 内之時脈分頻電路Div2後，停 始動作。使時脈再作動時為防雜:日:脈訊號RsCkO即再次開 頻率，最後以所希望之頻率使其動作。"¥致之誤作動宜逐漸提高 說明關於自記憶體晶片M1、輸: 率控制。首先說明關於雖無特別應時舰號Rs〇d之頻 回應時脈訊號RsCki之時脈頻率憶^^ M1輸出之 置CHJ_CHIP自要求訊泸R ，刀之1之情形。資訊處理裝 與回應時脈分頻指令4後°即通^ 體晶片M1之1D值1 時脈分頻指令4發送至晶片^㈣值！與回應 隊列控㈣路RqCT將^時脈八葙人以思體晶片M1透過要求 内之時脈分頻電路Div2 ^^ 4發送至§己憶體晶片M1 低頻率，最後以所希望之頻率使盆動^1導致之5赠動宜逐漸降 停止時脈™ 記憶體晶片Ml之ID值1 *Θ録r ,自要求訊#u RqMuX〇輸入 把憶體晶片Ml透過要求隊列㈣+牧D 此體曰曰片M1。 發送至記,If糾脈停止指令 低頻率，最後使其停I為防止因雜訊導致之誤作動宜逐漸降 银ϋ兒明關於使停止之回應時脈訊號Rscki再次動作之产 二自要求碱RqMuxG輸人記憶體^ ID侑1盘门Ϊ 應日守脈重啟指令後即通過記憶體晶片M0將 與回騎脈重啟指令發送至記憶體晶片。記憶體 曰過要求隊列控制電路⑽丁將回應時脈重啟 送 時脈分頻電路_後，停止之_時脈訊號=、 淳5時脈再作動時為防止因雜訊導致誤作動宜逐 漸如问頻率，琅後以所希望之頻率使其動作。 說明關於自記憶體晶片Μ2輪出之回應時脈訊號仏㈤之頻 51 200907678 ί ft!首先說明關於雖無特別限定但自記憶體晶片M2於出之 脈訊號RsCk2之時脈頻率為8分之 ^ 置CPU—CHIP自要求訊號R γ貝訊，理1 日植編令8發送至_晶片 =值3 控，喻將回應時脈分二片：; t回應時脈訊號議 動宜逐、^\ f胃_率_防止因雜訊導致誤作 動且牛低頻率，最後以所希望之頻率使其動作。 停止體晶片M2輸出之回應蹲脈訊號私㈤ :己《 CPU-CHIP 1要求訊號攀X。輸入 將之二值π M2。記憶體晶片Μ2透過二至記憶體晶片 時脈停止指令發送至記㈣曰H 控制电路RqCT將回應 ^«m^RsCk2 宜逐漸降低解，最=其=!^為防止因雜訊導致誤作動 =^兒日月關於使停止之回應時脈訊號Rsck MM2^tTECW'Cm 片M2之ID值3與回應時脈重啟指令後即通二曰口己3曰曰

透值^與炎回陵應 1脈重啟指令發送至記憶體晶“片二記情體 ϊί二Λ隊?控制f^qCT_應時脈觸旨令發S

Rs㈤即再次開始動作。時脈再 宜逐，提高頻率，最後以所希望之頻率^^口雜訊導致續動 "兒明關於自§己憶體晶片M0輸出之要表味脱告 率控制。首先說明關於雖無特別限 置cpu CHIP自要求革2分之1之情形。魏處理裝 *要、“晰八虎 輸入記憶體晶片M0之1D值2 輪刀令2。記憶體晶片_透過要求隊列控制電路 52 200907678

RqCT將要求時脈分旨令2發送至 路_後，此時脈分頻電路_即產2 t"脈ί頻電 f虎邱伽之時脈頻率之頻率之時脈，並自 晶片_之時脈驅動器、如2及時脈=^片^2過記憶體 脈訊號RsCkl將其輸出。降辦脈^二 誤作率，最後_希望之m作 ；ρΓ4ΐ：；Γ^wsfcRqCkl 透過要求隊顺制電路RqCT將令。記晶片_ 晶片M0之時脈分^雷二.1，求日嫌停止指令發送至記憶體 树脈訊號RqCk/停止。將^ 時f分頻電路_即使要 亦停止。時脈停止時為防止因雜=時脈訊號RS〇d 最後使其停止。 、導致块作動且逐漸降低頻率， 形。資訊訊號Rscki再次動作之情 片M0之ID值2盥摩_韦―士自要求訊號RqMux0輸入記憶體晶 隊列控制電路RqCT將啟指令。記憶體晶片_透過要求 要求時脈訊號RqCkl動作。頻電路^1即再次使停止之 片Mi，透過纪掩辦a κ λ/π f要求蚪脈訊號Rqcki輸入記憶體晶

RsckiTi?f 亦再次動作。_再作_ ，因此回麟脈峨Rsch 頻率，最後以所希雜訊導致誤作動宜逐漸提高 率控Ϊ明，要求時脈靡㈤之頻 要求時脈__ 200907678 ΐ 自要求訊號RqMux0輸入記憶體晶片Ml之ID值！ ^求時脈分頻指令4後即通過記憶體晶片M = 時脈分頻指令4發送至記憶體晶片趟。記憶體晶片 頻電路咖後，此時脈分頻電路咖即產生匕 之頻率之時脈，並自要求時脈訊號 f，L體日日片M2之時脈驅動器Drv2及_分頻 因脈说#uRsck2將其輸出。降低時脈動作頻率時為防丄 :訊導致誤作動宜逐漸降低頻率，最後以所希望之 停止ip:明體晶片M1輸出之要求時脈訊號RqCk2 記情體ί ΐ CPU-CHIP自要求訊號RqMux0輸入 片鳩將ID值i轉值树^停止指令後即通過記憶體晶 杨"麦，此時脈分頻電路二 體晶片M2 /透13體要f _訊號RqCk2輸入記憶 電路Div? t 日日片M之時脈驅動器Drv2及時脈分頻 號RsCk2亦停止回心日寸脈訊號RsCk2將其輪出，因此回應時脈訊 使其t停止時為防止_訊導致誤作動宜逐漸降低頻率，最後 _Ϊ令發送至記‘_片Ml。記憶體晶片 至本身之仰將要求時脈重啟指令發送 停止之要长d /後，此時脈分頻電路Divl即再次使 1脈喊RqCk2動作。將要求時脈訊號柯㈤輸入記 54 200907678 ，透過記憶體晶片M2之時脈驅動器μ及時脈分 回應時脈訊號嫩1將其輸出，因此回應時脈 减Rs^2亦再次_。時脈再作_為防止_鱗致誤 宜逐漸提尚頻率，最後以所希望之頻率使i 、 <記憶體地圖說明> 〃 圖9係顯示相對於資訊處理裝^ cpu—c册管理之記 組之記憶體地圖一例。說明本實施形態中雖益特別ίί定但 jk、體晶片MG之記憶區域為1Gbit ^ ===體晶請之記憶區域為題 r °°戈之°己隐體模組為例之代表性記憶體地圖。 、-別限定但記憶體晶片励係揮發性記憶體並係利用動 ，機^記憶體胞之動態隨機存取記憶體，讀取時間約= 15ns。雖…特別限定但記憶體晶片M1係 ^ NOR型快閃式記憶體胞之N〇R型快閃式記憶體， 80ns。雖無特別限定但記憶體晶片M2係並利^ =型=記憶體胞之細D型峨記憶體 =5^ec。雖無特別限定但記憶體晶片組分為啟動元件仍儲 n^ID-AREA、最終端元件ID儲存區域End 程式區域咖R-AREA、程式儲存區域〇SAp韻以。A抓 却。件ID齡區域B〇tID-AREA中儲存有啟動元件ID資 "。乘、、柒7L件ID儲存區域EndID_AREA中儲存 接

J=組MEM之最終端記憶體元件ID資訊有:=J

Im肌AREA中儲存有啟動程式。雖無特別限定 area中齡有作業系統或應用程式等。 體晶片應分為複製區域c〇py_a酿、工作 ^域worjc_area。利用工作區域w〇rk_area作

Ιΐίίΐΐΐ, C0PY_AREA ΐ之程式或資料之記憶體。雖無特別限定但記 2 =片Μ2分為貧料區域DATA-AREA、替代區域咖及诎八。 雖Ά別限定但資料區域DATA_AREA中儲存有音樂資料、往立 55 200907678 資料動悲衫像資料、靜止影像資料等資料。 料於極少發生因重複改寫信賴性降低，寫入時書寫之資 無法寫入資料之情形。 曰ί 決定替代區域卿^舰之大*，俾使記憶體 日日月M2保證之信賴性可獲得確保。 <電源接通後馬上進行之動作>

後馬上自記憶體晶片M1朝資訊處理裝置 执—：H +貧料傳送。電源接通後，資訊處理裝置CPU_CHIP i 動凡件10暫存器B〇tID為卜記憶體晶片M1 =動讀ID贿區域BGtID_AREA讀取啟航件之ω資訊i， °又疋^ ^本ί之ID暫存。藉此確定啟動元件為記憶體晶片M1。 叫二二^貧訊處理裝置CPU—CHIP為讀取儲存於係啟動元件之 ΐΐϊτΓ # =之啟動程式及最終端記憶體元件ID f訊將記憶體 曰曰片Ml之ID編唬1與讀取^ 體，組MEM按照ID、編號！與讀取命令自記憶體晶片纽之初^ 程式區域ImtPR-AREA讀取啟動程式，自最終端元件ID儲存區域 EndID-AREA讀取最終端記憶體元件仍資訊，發送至資訊處理裝 置CPU—CHIP。如此藉由在t源接通後馬上初始設定啟動元件仍 可確疋因疏體晶>1㈣連接而實現之記憶體模組MEM内之啟 動元件，可大幅減少資訊處理裝置CPU—C與記憶體馳mem 之間之連接訊號數’且資贿理裝置CPU—CHIP可迅速並 啟動元件讀取啟動程式及最終端記憶體元件ID，以啟動虛 裝置CPU_CHIP及記憶體模組ΜΕΜ。 <資料複製動作說明> 與記憶體晶片M2讀取時間相較記憶體晶片Μ〇2資料讀 間大幅短於記憶體晶片M2讀取時間。在此，若預先將所需与 像資料自記憶體晶片M2傳送至記憶體晶片Μ〇，即可由資訊声以 裝置CPU_CHIP肖速處理影像。說明關於雖無特別⑯定但分 定記憶體晶片MG、Μ卜M2之ID暫存器值為2、i及3時自記 56 200907678 體晶片M2朝記憶體晶片MO之資料傳送。 資訊處理裝置CPU—CHIP為自記憶體晶片M2資料區域 DATA-AREA讀取資料將記憶體晶片M2之ID編號3與i頁 (512Byte資料+16ByteECC碼）資料讀取命令發送至記憶體模組 MEM。記憶體模組MEM按照ID編號3與1頁資料讀取命令自記 憶體晶片M2資料區域DATA-AREA讀取1頁分資料，附加^ 號3，發送至資訊處理裝置CPU_CHTP。 偵測資訊處理裝置CPU—CHIP中自記憶體晶片M2發送之1 頁分資料之錯誤。若無錯誤資訊處理裝置CPU一CHIP即為將1頁 f 分資料資料傳送至記憶體晶片MO之複製區域COPY-AREA而將 口己f意m日日片M0之ID編5虎2與1頁貧料讀取命令發送至記憶體模 組MEM。若有錯誤資訊處理裝置CPU-CHIP即為在修正後將j 頁分資料資料傳送至記憶體晶片M0之複製區域COPY-AREA而 將記憶體晶片M0之ID編號2與1頁資料讀取命令發送至記憶體 模組MEM。記憶體模組MEM按照ID編號2與1頁資料讀取命 令將1頁分資料寫入記憶體晶片M0之複製區域c〇py_area 料區域。 其次說明關於自資訊處理裝置CPU_CHIP將影像資料高速寫 入§己憶體晶片M0,應所需保存此影像資料於記憶體晶片M2時自 (:s己憶體晶片M0朝記憶體晶片M2之資料傳送。資訊處理裝置 CPU_CHIP為自記憶體晶片M〇之複製區域c〇pY_AREA讀取資 料而將記憶體晶片M0之ID編號2與1頁（512Byte)資料讀取命 令Ϊ送^記憶體模組MEM。記憶體模組按照ID編號0與1 頁讀取命令自記憶體晶片M〇之複製區域c〇pY_AREA讀取j 頁分資料，附加ID編號2並發送至資訊處理裝置cpu—CHn>。資 =處理^置CPU—CHIP為將自記憶體晶片M〇發送之i頁分資料 ^料傳达至記憶體晶片M2之資料區域DATA_AREA而將記憶體 晶片M2之ID編號2與1頁資料寫入命令發送至記憶體模紐 MEM。 &己憶體模組MEM通過記憶體晶片M〇及Ml將ID編號2與 57 200907678 百又至記憶體晶片M2後記憶體晶片m2即將i 二ϋi Ϊ身之貧料區域D ΑΤΑ·A勝記憶體晶片M2檢查 ”tn =否成功，若成功即結束寫人處理。寫人失敗時記憶體 曰曰片M2將ID編號2與寫入錯誤資訊發送出，透過記憶體 及兄憶體晶片M0通知資訊處理裝置cpu—CHIp冑入錯誤阳資 f 接受ID編號2與寫人錯誤資訊後為寫入預 體日，M2之替代區域祕AREA新位土止即將記憶 t。峨2與1 f =_功令發社記憶體模組 盥！ ¥ :#宜且MEM通過記憶體晶片M0及Ml將ID編號2 ϋί,寫命令發送至記憶體晶片M2後記憶體晶片M2即將 CPlTcili 代區域卿·繼A °且資訊處理裝置 、仃替代處理時保存並管理不良位址與相對於不良位 可位址進行替代處理之所謂位址資訊。 一說明，藉由在記憶體晶片内確保可複製記憶體晶片M2 曰L ^料之區域’預先將資料自記憶體晶片M2傳送至記憶體 :曰 ’可以與§己憶體晶片M0同等之速度讀取記憶體晶片M2 Ϊ 由資訊處理裝置CPU—C贈處理。且書寫資料至 回日f ^可暫時，料寫入記憶體晶片M〇，再應所需寫 M2诗:二、t I，因此育料寫入亦可高速化。且自記憶體晶片 r /貞顧誤並訂正，寫人時針對未正確寫人之不良位址進 仃替代處理，因此可保持高信賴性。 < 5己fe體晶片M0之說明> 圖10係記憶體晶片M0構成圖之一例。

如私體日日日Μ _由要求介面電路_?、喃介面電路ResIF、 ^ ^路INIT與記憶體電路MemVL構成。要求介面電路ReqIF 书時脈控制電路RqCkC及要求隊列控制電路RqCT構成。要 接^控制電路RqCkC由時脈驅動器Drvl及時脈分頻電路Divl 稱成。 ^求隊列控制電路1^〇1由要求隊列電路^^切、要求隊列電 qQXI、要求隊列電路RqQX〇、ID暫存器電路IDR、id比較 58 200907678 ，路CPQ、延遲值輸出設定補㈣路LRG、職順序設定暫存 器電路RRG、要求編號設定電路RNB構成。 、雖無特別限定但要求隊列電路Rq(^I由四要求隊列構成，要灰 隊列電路RqQXI細要求隊列構成’要求隊列電路蝴χ〇由四 要求隊列構成。回應介面電路ResIF由回應時脈控制電路RsCkc 及回應隊列控制電路RsCT構成。回應時脈控制 脈驅動器Drv2及時脈分頻電路Div2構成。电硌 由時 回應隊列控制電路RsCT由回應隊列電路R 回 路RsQp、狀恶暫存器電路灯尺味、回應時程 ^

電路la、回應編絲TB構成。 m RSQG _細構成，回應 但記憶體電路MemvL係揮發性記憶體，並係 訊號RqMu。二Γ i要求時脈控制電路RqCkC可按照通過要求 日^轉〒令降低時脈訊號沈2及要求時脈RqCkl之 嗔頻率，或使時脈停止，或再作動時脈。 ^ 通過======物爾㈣入之時脈 脈控制電路RsCkC將自畴訊隊卢列^電路RfT。且回應時 f !^^RsCk〇

RsCkC可按昭通過要炎，路RsCT。且回應枯脈控制電路 -^ 59 200907678 順序設定暫存器電路^^以^在上述命令係回應順序設定暫 存益设疋命令時儲存包含於寫入資料之要求編號 RSELF吆值、回應順序旗標RRGFlag資訊與ID值。 延遲值輸出設定暫存器電路LRG在上述命令係延遲值輸出設 輪存包含於寫人資料之延遲錄=== LRGFlag 值與 ID 值。 μ 5求f：f設定電路咖在要求編號選擇旗標資訊RSELFlag ft 應輸入要求隊列電路RqQI之要求之要求編號 二μ要2#U選擇旗標資訊RSELFlag值為1時以通過要求訊 號RqMuxO輸入之要求編號ReqN為要求編號如讲。 要求隊列電路RqQI儲存通過要求訊號RqMux〇，多重化仍 ί號、命令、位址及胃人f料等並輸人記憶體晶片 生/、要求編號ReqN編號相同之回應編號ResN， 叙迗至回應隊列控制電路RsCT。 ID暫存态電路IDR儲存記憶體晶片M〇之ι〇值。 ID比，電路Cpq比較儲存於要求隊列電路之 儲存於Π)暫存器電路辽艰之仍值。 值，、 财^求隊列電路RqQXI及要求隊列電路RqQx◦齡自要求隊 列電路RqQI傳送之要求。 甘曰女水隊 1U Jr應I列電，RSQ〇儲存自記憶體晶# M〇記憶體電路 編_ ID 路服讀取之ID值、回應 回應隊列電路RSQp儲存通過回應訊號RsMuxl輸入之仍 值、回應編號ResN、讀取資料及錯誤資訊及狀㈣訊。 鮮在rf值輸出設定暫存器㈣延遲值輪出 2時計算讀取料延遲值，延遲值輪出旗 “貝讯LRGFlag值為〇時不計算讀取資料延遲值。 料之:TB她應順序設定暫存器之設定決定讀取資 雖無特別限定但狀態暫存器電路STReg儲存顯示回應儲存於 60 200907678 儲存於回應隊列電路RSQPiii之1rsq〇之回應與 ==;號數$?二藉== 二-人况明本記憶體晶片M〇之動作。 首先說明關於電源接通時之動作。 晶片t = S憶體Ϊ ^ Γ後初始化_ MT #進行記憶體 暫存器之===暫存器電路一 LRG=^mtQS哪料之輯值糾旗標資訊 RSFTt始^定回應順序設定暫存器、廳具有之要求編號選擇旗標 KbliLFIag值、回應順序旗標RRGFlag值與ID資訊值為〇。 其次設定回應時程電路SCH具有之輸入回應隊列電路RsQ〇 之回應優先順位為卜輸入回應隊列電路Rsqp之來自記憶體晶片 Ml之回應優先順位為2，來自記憶體晶片M2之回應優乂順=為 3。依初始化電路INIT之初始設定結束後記憶體晶片M〇即進行 確認資訊處理裝置CPU—CHff與記憶體晶片Ml之間可通訊之通 訊確認動作。記憶體晶片M0確認要求允許訊號RqEnl為High， 使回應允許訊號RsEnl及要求允許訊號RqEnO為High。 其次’資訊處理裝置CPU_CHIP確認要求允許訊號RqEn〇為 High ’知悉各記憶體晶片之訊號連接已確認，使回應允許訊號 RsEnO為High。通訊確認動作結束後即自資訊處理裝置cpu_CHIP 通過要求訊號RqMuxO將ID編號2與ID設定命令傳送至^憶體 晶片M0。因記憶體晶片M0中ID有效位元為Low，判斷Π)編號 未賦予，設定ID編號2於ID暫存器，ID有效位元為High，使ID 編號賦予結束。其次，記憶體晶片M0通過回應訊號RsMuxO輸出 記憶體晶片M0之ID值2及ID編號賦予結束資訊，通知資訊處 61 200907678 理裝置CPU—CHIP記憶體晶片M〇之1；[)編號賦予結束。 其次說明關於電源接通後馬上進行之動作結束後之動作。 首先說明關於設定資料於記憶體晶片M〇延遲值輸出 LREG之動作。 資訊處理裝置CPU—CffiP通過要求訊號RqMuxO使多重化ID 值2、延遲值輸出暫存器設定命令LRGSet、針對延遲值輸出暫存 器LRG之設定值LRGDataO之要求ReqLRGSetO與時脈訊號 RqCKO同步’並傳送至記憶體晶片M〇。 雖無特別限定但針對延遲輸出暫存器LRG之設定值 LRGDataO中包含延遲值輸出旗標資訊LRGFlag值與ID值。 記憶體晶片M0要求隊列控制電路RqCT儲存有要求 ReqLRGSetO。 其次己憶體晶片M0要求隊列控制電路RqCT比較包含於要 求ReqLRGSetO之ID值2與本身之ID暫存器之值2。因雙方一致， 設定設定值LRGDataO於記憶體晶片M0延遲值輸出暫存器 LRG。圖4中顯示設定於記憶體晶片M〇延遲值輸出暫存器LRG 之值之一例。 說明關於設定資料於記憶體晶片M0回應順序設定暫存器 RRG之動作。 11 資處理裝置CPU一CHIP通過要求訊號RqMuxO使多重化辽) 值2、回應順序設定暫存器設定命令RRGSet、針對回應順序設定 暫存器RRG之設定值RRGDataO之要求ReqRRGSetO與時脈訊號 RqCKO同步’並傳送至記憶體晶片M0。設定值RRGDataO中包 含要求編號選擇旗標資訊RSELFlag值、回應順序旗標RRGFlag 資訊與ID值。 記憶體晶片M0要求隊列控制電路RqCT儲存有要求 ReqRRGSetO。 其次’記憶體晶片M0要求隊列控制電路RqCT比較包含於要 求ReqRRGSetO之ID值2與本身之ID暫存器之值2。因雙方一致， 設定設定值RRGDataO於記憶體晶片M0回應順序設定暫存器 62 200907678 RRG。圖6中顯示設定於記憶體晶片M〇回應順序設定暫存器 之值之一例。 δ兒明设疋记憶體晶片M0延遲值輸出暫存器LRG為顯示於圖 4之值，並設定回應順序設定暫存器為顯示於圖6之值時要 求自資訊處理裝置CPU—CffiP產生至記憶體晶片M〇時之動作。 、雖無特別限疋但圮憶體晶片M0要求隊列電路RqQi由二要求 P篆列RqQI_G及RqQW構成。且記憶體晶片_巾要求未登錄於 要求隊列RqQI_G及RqQi_i ’目此使要求允許訊號琴n()為High， 使資訊處理裝置CPU—CHIP知射較要求。雖無制限定但記 k體晶片M0回應隊列電路RqQ〇由二回應隊列RqQ〇_〇及RqQ〇_ i 構成。 雖無特別限疋但記憶體晶片M0回應隊列電路RqQp由二回應 隊列RqQp-Ο及RqQp_l構成。 ;立資，處理裝置CPU—CHIP使回應允許訊號RsEn〇為High，使 Zfe、體sa片M0知悉可接受回應。資訊處理裝置cpu_CHIp通過 要求:fU虎RqMuxO使多重化ID值2、要求編號ReqN值卜儲存 庫有效命令BA、儲存庫位址BK1、列位址row之要求ReqBAb〇m〇 與時脈訊號RqCkO同步，並傳送至記憶體晶片M〇 (圖n :步驟 1)。 其次通過要求訊號RqMux〇使多重化ID值2、要求編號ReqN 值2、32位元組資料讀取命令Μ32、儲存庫位址βκ〇、行位址 Col255之要求ReqRD32b0m0與時脈訊號RqCK0同步，並傳送至 記憶體晶片M0 (圖U :步驟1)。 要求允卉讯唬RqEnO若為l〇w (圖η :步驟2)，來自資訊處 理裝置CPU_CHIP之要求即未儲存於記憶體晶片M〇要求隊列電 路RqQI。要求允許訊號RqEn〇若為ffigh (圖u ••步驟2)，則依 序將針對記憶體晶片M〇之要求ReqBAb〇m〇與要求 HeqRD32b0m0儲存於記憶體晶片M〇之要求隊列電路R抑要求 隊列 RqQI-Ο 及 RqQI_l (圖 11 :步驟 3 )。 在此’要求隊列電路RqQ]；全要求隊列皆已登錄，不可能接受 63 200907678 來自資訊處理裝置CPU_CHIP之新要求，因此使要求允許訊號 RqEnO為Low。因要求允許訊號RqEnO為Low，資訊處理裝置 CPU_CHIP可知記憶體晶片M0無法接受要求。

其後’ ID比較電路CPQ比較包含於登錄於要求隊列RqQLQ 之要求ReqBAbOmO之ID值2與保存於ID暫存器電路IDR之ID 值2 (圖11 :步驟4)。因比較結果一致，將要求ReqBAb〇m〇傳 送至要求隊列電路RqQXI (圖11:步驟5)。比較結果不一致時將 包含ID值與要求編號ReqN值之要求傳送至要求隊列電路 RqQXO，並傳送至記憶體晶片Ml (圖11 :步驟12)。 其次，要求隊列電路RqQXI檢查儲存之要求是否包含讀取命 令（圖11 :步驟6)。包含讀取命令時要求隊列電路RqQXI檢查 回應隊列電路RsQo回應隊列RqQp-〇及RqQp_i是否处屮「圖·11. 步驟_ ReqBAb_未包含讀 RqQXI將儲存之要求ReqBAbOmO傳送至記憶體電路MemVL(圖 11:步驟10)。記憶體電路MemVL按照要求ReqBAb〇m〇動作（圖 11 :步驟11)。具體而言，記憶體電路MemVL藉由包含於要求 ReqBAbOmO之儲存庫有效命令ba、儲存庫位址BK〇、列位址 R〇w63活性化連接儲存庫〇内列63之lkB,分記憶體胞，傳送 至儲存庫〇内之感測放大器（圖U :步驟U)。

因藉由處理要求ReqBAbOmO空出一分要求隊列R QI_〇，記 憶體晶片M0使要求允許訊號RqEn0 ^ ffigh ° mi—cmP知悉可接受新要求。資訊處理裝置CRJ c^確g ，體f MG要求允許訊號RqEnG為High，作_要求並通 求訊號RqMuxO使多重化ID值2、要求編號以职值3、 '^寫入命令WT、儲存庫位址删、行位址⑽27、％位元么且分 寫入貧料之要求ReqWT23b〇m〇與時脈訊號RqCK〇 送至 5己憶體晶片M0 (圖11 :步驟1 )。 ' 因檢查要求允許訊號RqEnO (圖η :步驟2) 體_來自資訊處理裝置cro cHipU 之要求ReqWTBOmO齡縣权要求_㈣辦RqCT内 64 200907678 之要求隊列RqQI-Ο (圖11 :步驟3)。 s己憶體晶片M0可與儲存新要求ReqWT23b0m0至本身之要求 隊列電路RqQI内之要求隊列RqQI_〇 (圖11··步驟3 )獨立並行進 行針對已儲存於要求隊列RqQI-Ι之要求ReqRD32b0m0之處理（圖 11 :步驟4以後）。 其次說明關於已儲存於要求隊列RqQI-丨之要求 ReqRD32b0m0 之動作。

ID比較電路CPQ比較包含於登錄於要求隊列RqQw之要求 ReqRD32b0m0之ID值2與保存於Π)暫存器電路IDR之ID值2 (圖11 ·步驟4)。因比較結果一致，將要求Req虹)32b0m0傳送 至要求隊列電路RqQXI (圖Π ·步驟5 )。比較結果不一致時將要 求ReqRD3 2b0m0傳送至要求隊列電路RqQX〇並傳送至記憶體晶 片Ml (圖11 :步驟12)。其次要求隊列電路RqQXI檢查儲存之 回應是否包含讀取命令（圖11 :步驟6)。 因要求ReqRD32b0m0包含讀取命令，要求隊列電路RqQX[ 檢查回應隊列電路RsQo回應隊列RqQp_〇及是否空出（圖 11 :步驟7)。回應隊列電路RSQ0回應隊列RqQp_〇及叫如-丨若 無空出，則至出現空出為止要求隊列電路RqQXI中斷要求 ReqRD32b0m0之傳送。回應隊列電路RsQ〇回應隊列RqQp_〇及

RqQp-Ι若空出，要求隊列電路RqQXI即將儲存之要求 ReqRD32b0m0傳送至記憶體電路MemVL (圖u :步驟8)。記情 體電路MemVL按照要求ReqRD32b〇m〇動作（圖u :步驟『 具體而言’記憶體電路MemVL藉由包含於要求ReqRD32b〇m〇 之ID值2、要求編號ReqN值2、32位元組資料讀取命令如、儲 存^位址ΒΚ0、行位址Col255讀取保存於儲存庫〇之感測放大器 之資料中以行位址255為開始位址之32位元組分資料（圖^ : $ 驟9)，包含ro暫存器值2與和要求編號ReqN值2相等二回應編 號ResN值2並作為回應ResRD32b0m0登錄於回應隊列控制電路 RsCT内之回應隊列RSQ0之回應隊列Rsq〇_0 (圖12 ••步驟。 回應登錄至回應隊列電路RsQ〇及回應隊列電路Rs&後即計 65 200907678 ^目此回應之延遲（圖12 :步驟14)。其次檢查回應允許訊 =t η (圖12 :步驟15 )，回應允許訊號RsEnO為High時將回 =編唬ResN與延遲值發送至資訊處理裝置cpu_cffip (圖12 : 步驟16)。 _ 兩回應日樣電路SCH將登錄於回應隊列電路Rsq〇及回應隊列 之回應數保存至狀態暫存器STReg (圖12 :步驟Η)。 且決定相對於登錄於回應隊列電路RsQ〇及回應隊列電路RsQp之 =之回應優先軌（圖12 :步驟18)。其次檢查回應允許訊號 s二0 (圖I2 :步驟叫’回應允許訊號化㈣為卿時通過回 , μ。凡號RsMuxO將回應優先順位最高之回應發送至資訊處理裝置 CPU_CHIP (圖12 :步驟2〇)。回應允許訊號RsEn〇若為L〇w 不發送至資訊處理裝置CPU_CHIp。 、、，f回應隊列電路Rs Qo及回應隊列電路RsQp之一回應完全發 达至育訊處理裝置CPU—CHIP後回應時程電路SCH㈣查登錄於 回應隊列電路RsQ〇及回應隊舰路RsQp之回應數，保存最新回 應數至狀態暫存器STReg (圖12 :步驟21)。 在此回應允許訊號RsEn〇為High，登錄於回應隊列電路Rsq〇 及回應隊列電路RSQP之回應僅回應ResRD32b〇m〇，因此計算相 對於回應ResRD32b0m0之延遲值Lat32b0m0，將包含於回應 《 ResRD32b0m0之回應編號ResN值2與延遲值Lat32b0m0發送至 資訊處理裝置CPU_CHIP。 資訊處理裝置CPU—CHIP可藉由接受對應要求

ReqRD32b0m0要求編號ReqN值2之回應編號值2與延遲值

Lat32b0m0確認輸入回應ResRD32b0m0至資訊虚琿奘罟 CPU—CHIP為止之延遲值。 、 褒置 其次，回應時程電路SCH保存回應數1至狀態暫存器 STReg ’且設定回應eRsRD32b0m0之回應優先順位為最高位，將 回應RsRD32b0m0發送至資訊處理裝置CPU_CHIP。 回應RsRD32bOmO中包含ID暫存器值2、與要求編號ReqN 值2相等之回應編號值2、32位元組分資料。 66 200907678 貢訊處理裝置CPU—CHIP可藉由接受對應要求 ReqRD32b0m0要求編號ReqN值2之回應編號值2確認回應 ResRD32b0m0 係要求 ReqRD32b〇m()之回應。 一 將回應ResRD32b0m0發送至資訊處理裝置cpu—Cfflp後回 應時程電路SCH即因不存在有登錄於回應隊列電路RsQ〇及回應 隊列電路RsQp之回應而保存回應數〇至狀態暫存器STReg。 ，將對應要求ReqRD32b0m0之回應ResRD32b0m0登錄至回應 隊列電路RsQo後，即使在將回應^师32麻〇輸出至資訊處理 裝置CPU_CHIP之期間内亦可實行針對要求ReqWT23b〇m〇之 理（圖11 :步驟4以後）。 其次說明關於已儲存於要求隊列RqQLO之要求 ReqWT23b0m0之動作。ID比較電路CPq比較包含於登錄於要求 隊列RqQI-Ο之要求ReqWT23b0m0之ID值2與保存於ID暫存器 電路IDR之Π)值2 (圖11 :步驟4)。因比較結果一致，將要求 ReqWT23b0m0傳送至要求隊列電路Rq[QXI (圖u :步驟5)。比 較結果不一致時將要求ReqWT23b〇m〇傳送至要求隊列電路 RqQXO，並傳送至記憶體晶片Ml (圖η :步驟12)。 八其次，要求隊列電路RqQXI檢查儲存之回應是否包含讀取命 々（圖11 ··步驟6)。包含讀取命令時要求隊列電路尺收沿檢查 回應隊列電路RsQ〇回應隊列RqQp_〇及RqQp_i是否空出（圖Η ·· 步驟7)。因要求ReqWT23b0m0不包含讀取命令，要求隊列電路

RqQXi將儲存之要求ReqWT23b0m0傳送至記憶體電路MemVL 圖11 .步驟10)。§己憶體電路MemVL按照要求;^^^^丁2313〇111() 動作（圖11 :步驟11)。具體而言，記憶體電路MemVL藉由包 ^於要求ReqWTUbOmO之ID值2、32位元組寫入命令心、儲 存庫位址ΒΚ0、行位址Col!27及％位元組分寫入資料將以行位 址12=為開始位址之32位元組分資料寫入記憶體儲存庫〇之感測 放大器。 〜 圖13係顯不回應自記憶體晶片M1產生至記憶體 動作之一例之流程圖。 门 67 200907678 將與回應時脈訊號RqCK1同步並包含回應編號ResN值15 與延遲值Latml之回應ResLatml自回應訊號RsMuxl發送至記憶 體晶片M0後（圖13 :步驟1)，若回應允許訊號ResEni為L〇w (圖13 .步驟2)，即不將其儲存至記憶體晶片M〇回應隊列電路 RsQp。若回應允許訊號ResEni為mgh (圖13 :步驟2)，即將其 儲存至記憶體晶片M0回應隊列電路RSQp (圖13 :步驟3)。 將回應ResLatml登錄至回應隊列電路RsQp後即自延遲值

Latml冲异相對於此回應之延遲，以求取延遲值Latmim〇(圖n 步驟4)。其次檢查回應允許訊號RsEnO (圖13 :步驟5)，回應允 嘴 許訊號RsEn0為High時將包含回應編號ResN值15與延遲值 I Latmlm0之回應ResLatmlmO發送至資訊處理裝置CPU_CHIP(圖 13 :步驟 6)。 — 貢訊處理裝置CPU—CHIP藉由接受回應編號ResN值15與延 遲值LatmlmO可確認至輸入具有相對於具有要求編號尺叫]^值15 之要求之回應編號ResN值15之回應至資訊處理裝置cpu_CHIP 為止之延遲值。 將包含回應編號ResN值20與讀取資料RDdata之回應 ResRDmlm0發送至記憶體晶片M0 (圖13 :步驟7)後，若回應 允許5fl號ResEnl為Low (圖13 :步驟8)，即不將其儲存至記憶 I 體晶片M0回應隊列電路RsQp。若回應允許訊號ResEnl為High (圖13:步驟8)，即將其儲存至記憶體晶片M〇回應隊列電路RsQp (圖13 :步驟9)。 將回應ResRDm 1 mO登錄至回應隊列電路Rsqp後回應時程電 路SCH即將登錄至回應隊列電路RsQ〇及回應隊列電路RSQp之 回應數保存至狀態暫存器STReg (圖13 :步驟1〇)。且決定相對 於登錄至回應隊列電路RSQ0及回應隊列電路RsQp之回應之回應 優先順位（圖13 :步驟η)。其次檢查回應允許訊號RsEn〇 (圖 ^ :步驟12)，回應允許訊號RsEn0為High時將回應優先順位最 向之回應自回應訊號RsMuxO發送至資訊處理裝置CPU_CHIP(圖 13 .步驟13)。若回應允許訊號RsEn〇為l〇w，則不發送至資訊 68 200907678 處理裝置CPU_CHIP。 15之U處CHIP可藉由接受具有回應編號ResN值 確認此回應係相對於具有要求編卿 ^回，隊列電路RSQ0及回應隊列電路 达至㈣處理裝置CPU_CHiP後，回應時程電路sc ^杳 及回應隊列電路_之回應數二ί新 口應，至狀悲暫存器STReg (圖13:步驟14)。 說明關於回應時程電路SCH之動作。 日寺程Γί、時程電路咖動作之流程圖。首先在回應 是否登錄至回應隊舰路RSQG及回應 踗R D 2QP ^驟^若在回應隊列電路RsQ〇及回應隊列電 S P任一者内回應皆未登錄即再次檢查針對回應隊列電路 S^o及回應隊列電路㈣卩之登錄。若在回應隊列電路〇及 回應隊列電路RsQp中任一者内有回應登 位，準備發送具有最高位回應優先順位之回應（步驟優先順 “其次檢查回應允許訊號RsEn〇(步驟3)，L〇w時不輸出回應， 等待回應允許訊號RSEn〇為High。回應允許訊號RSEn〇為High 時輪出具有最高位回應優先順位之回應（步驟4)。輸出此回應後 使關於回應之輸出優先順位改變（步驟5)。 〜 說明關於在記憶體晶片M0回應時程電路SCH内進行之回應 優^順位變更動作之一例。圖15中顯示記憶體晶片M〇裝備之回 應時程電路SCH進行之動態回應優先順位控制。 首先δ兒明§己’丨思體晶片M0中回應優先順位之控制。藉由電源 接通後馬上進行之初始設定（Initia丨）設定登錄至回應隊列電路 RsQ〇之記憶體晶片M0之回應優先順位（PRsQo (M0))為i， 登錄至回應隊列電路RsQp之記憶體晶片Ml之回應優先順位 (PRsQp (Ml))為2，登錄至回應隊列電路RsQp之記憶體晶片 M2之回應優先順位（PRsQp (M2))為3。雖無特別限定但回3應 69 200907678 順位小者回應順位咼。輸出Ntime次分登錄至回應隊列電路RsQo 之記憶體晶片M0之回應（rsq0 (M0))後登錄至回應隊列電路 RsQo之記憶體晶片M0之回應優先順位（j)RsQ〇 (M〇))即為最 低之3，記憶體晶片Ml之回應優先順位（pRsQp 為最高 之1，登錄至回應隊列電路RsQP之記憶體晶片M2之回應優先順 位（PRsQp (M2))為 2。 輸出Mtime次分登錄至回應隊列電路RsQp之記憶體晶片腸 之回應（RsQp (Ml))後登錄至回應隊列電路RsQp之記憶體晶 片Ml之回應優先順位（PRsQp⑽））即為最低之3，登錄至回 f應隊列電路之記憶體晶4 Μ2之回應優先順位（PRsQp (Ml))為最高之！，登錄至回應隊列電路R 〇 M0之回應優先順位（PrsQ〇 (M〇))為2。^ ⑽曰曰片 η 次’气出Ltime次分登錄至回應隊列電路RsQp之記憶體晶 之回,《 (RsQp (M2))後登錄至回應隊列電路RsQp之記 憶體晶片M2之回應優先順位（PRsQp (M2))即為最低之3，登 錄至回應隊列電路RsQPq之記憶體晶# _之回應 為最高之1。登錄至回應隊列電路RsQP之記情 (PRsQp (M1))為2。雖無特別“ 後 亍之初始設定（Initiai)分別設定用以變 :回應_電路RsQg之來自記憶體晶片_之 $順位之回應輪出次數Ntime、用以變更登錄至回應隊列= 來自5己憶體晶片M1之回應之回應優先順位之回廣 ne及用以變更登錄至回應隊列電路RsQp =^回應之回應優先順位之回應輸出次數版e為°10 ；^ .且可自資訊處理裝置CPU—CHIP設定回應 Mtime、Ltime，可配合利用本發明之可攜帶式^ ，e、 別設定以使其實現高性能化。 °又、糸、、先構成分 <時脈控制> 圖W⑷係使自記憶體晶片_輸出之回應時脈訊號^⑽ 70 200907678 停止之動作之-例。資訊處理裝置CPU_CHIP為確認登錄至 隊列電路RsQg及回應隊列電路RSQP之回應數ResN自^

RqMuxO輸入多重化記憶體晶片M〇之ID值2與回應數確；；命二 之要求ReqRNo (步驟2 )。記憶體晶片M〇要求隊列電路_ ^ 存要求ReqRNo。其次’ ID比較電路CPq比較包含於儲存至 隊列電路RqQI之要求ReqRNo之ID值2與保存於id暫存器電路 IDR之ID值2，因一致而將要求ReqBAbOmO傳送至要求隊列電 路 RqQXI。 要求隊列電路RqQXI將要求ReqBAb〇m〇發送至狀熊 電路STReg。狀態暫存器電路sTReg包含ID值2將回應數ResN 發送至回應隊列電路rsQo ’回應隊列電路RsQ〇通過回應訊號 RsMuxO將ID值2及回應數ResN發送至資訊處理裝置cpu chi$ (v驟3)其-人，接受江）值2及回應數ResN之資訊處理裝置 CP^J—CHIP彳欢查回應數ResN是否為〇 (步驟4)。回應數ResN非 π口尚存在有登錄至回應隊列電路rsq〇及回應隊列電路hQp 之回應，再次將回應數確認命令發送至記憶體晶片M〇 (步驟2)。 〇回應數ResNg 0時因未存在有登錄至回應隊列電路RsQ〇及 ^應隊列電路RSQp之回應’自要求喊RqMuxQ將回應時脈訊號 RsCk0之停止命令發送至記憶體晶片M0 (步驟5)。自要求訊號 RqMuX〇作為要求將多重化有ID值2、回應時脈停止指令之要! 輸入記憶體晶片M0。記憶體晶片M0將要求ReqStop2 儲存至本身之要求隊列控制電路RqCT内之要求隊列。其後要求 隊列控制電路RqCT内之ID比較電路比較包含於要求ReqSt〇p2 =ID值2與本身之ID暫存器之值2。比較結果一致，要求隊列 f制電路RqCT將要求ReqStop2發送至回應時脈控制電路RsCkc 内之時脈分頻電路Div2 (步驟5)。 日才脈分頻電路Div2按照要求ReqStop2逐漸降低回應時脈訊 ^RsCK〇之時脈頻率，於回應時脈訊號RsCKO停止準備齊備之 =‘=通，回應時程電路SCH自回應訊號RsMuxO將ID值2及回 '"'日^脈停止通知資訊發送至資訊處理裝置CPU_CHIP (步驟6)。 71 200907678 停止（步,Ά電路Div2使時脈訊號ck3及回應時脈訊號Rscko RSCk=i)=二==訊號 ==步驟广。自要“號R-二作Jf 二 ===;= 電^ 號Γ要求㈣職逐漸降低回應時脈訊 rr«Rsck2 ^ * 應時脈訊號RsCKO時j頻率ΪΓ更至刀所希步驟6)。將回 時程電路 頻^束貝錯运至f訊處理裝置cpu—ch 圖16⑷_與要树脈訊號Rq⑽姆之解再) 體:降低自記憶 !；；ϊ RqMux〇 tT,° ；n：r ；Κ；^ί 令之要求ReqStart2輸入記憶體晶片M〇。 于脈宣啟扎 記憶體晶片M0將要求⑽祕儲存至 ^RqCT内之要求隊列（步驟2)。碰要 味電路味包含於要杨麵2之難2 ^本路 =之值因比車父結果—致’判斷要求ReqDIV4係針對本身 ，要求。要求隊列控制電路RqCT將要求a ，制電路RsCkC、内之時脈分頻電路_ (轉2)。時 電f Dw3按照要求ReqStart2逐漸提高時脈頻率 脈J及 回應時脈滅RSCKG細料祕树脈減 72 200907678 頻率之時脈（步驟3)。 將回應時脈訊號RsCKO時脈頻率變更 _。喊—PU_CHn>@ HI 5 ▲ 關回應時脈訊號RsCkO之時脈㈣方本 仁關於要求時脈訊號RqCkl之時脈控 二/ 〈記憶體電路MemVL> '、、、方了朗進仃。 圖一^係記憶體晶片娜裝備之記憶體電路廳视電路方塊 f 記憶體電路MemVL由指令解碼器、CmdDe L啊、更新計數器RefC、溫度計Thm。、 WDataLat、讀取資料緩衝，咖祉站、資料控^路^， 及記憶體儲存庫ΒΑΝΚ0〜BANK7構成。 &⑽ 且各記憶雜存庫ΒΑΝΚ0〜BANK7址緩”

RadLat、仃位址緩衝器CadLat、列解碼器R〇wDec、行

ColDec、感測放大器SenseAmp、記憶體電路應祕〜心 構成。 mcmK/ 說明記憶體電路MemVL之讀取動作。 將儲存庫位址7、列位址5儲存至要求隊列RqQXI，將儲存 庫有效命令BA自指令訊號Command發送至記憶體電路MemVL 並將儲存庫位址7及列位址5自位址訊號Address發送至記情體 路MemVL。指令解碼器CmdDec解讀儲存庫有效命令BA 了藉由 控制電路Com Logic選擇記憶體儲存庫bANk7，儲存列位址5曰至 5己fe體儲存庫BANK7列位址緩衝器RadLat，輸入至列解碼器 RowDec。其後活性化連接記憶體電路MBank7内列位址$之記^ 體胞’傳送lkByte分資料至感測放大器SenseAmp。 °〜 其次將8位元組資料讀取命令虹)8、儲存庫位址7、行位址 64儲存至要求隊列RqQXi，將8位元組資料讀取命令奶8自指令 訊號Command發送至記憶體電路MemVL並將儲存庫位址7及^ 位址63自位址訊號Address發送至記憶體電路MemVL。 73 200907678 指令解碼器CmdDec解讀8位元組資料讀取命令RD8，藉由 控制電路Corn Logic選擇記憶體儲存庫BANK7，儲存行位址63 至-5己憶體儲存庫BANK7之行位址缓衝器CadLat，輸入行解碼器 ColDec。 其後以行位址64為開始位址自感測放大器SenseAmp讀取8 位^組分資料，透過資料控制電路DataC〇nt將其傳送並儲存至讀 取資料緩衝益RDataLat。其後傳送讀取之8位元組分資料至回應 隊列電路RsQo。 、 〜 其次§兒明記憶體電路MemVL之寫入動作。將8位元組資料 寫入《τ卩令WT8、儲存庫位址7、行位址128儲存至要求隊列 RqQxi，將8位元組資料寫入命令WTS自指令訊號c〇mmand發 ，至記憶體電路MemVL，將儲存庫位址7及行位址127自位址訊 號Address發送至5己憶體電路]yjemVL並將8位元組資料自寫入資 料讯號WData發送至記憶體電路MemVL。 指令解碼器CmdDec解讀8位元組資料寫入命令WT8，藉由 ，制電路Cont Logic儲存行位址128至記憶體儲存庫bANK79行 衝器並輸入行解碼器CdDeC，將8位元組分寫入資 枓儲存至寫入資料緩衝器WDataLat。 综浪Ϊ後以彳谁址128為開始位址將8位元組分資料自寫入資料 廑WData Lat ϋ過資料控制電路DataC〇m傳送至記憶體儲存 庫Bank7狀感測放大器SenseAmp，並寫入記憶體電路通減7。 ❹因各記憶體^存庫BANK0〜BANK7獨立動作，可在不同之 =存庫之關時實行讀取動作與寫人動作，可實現高速化。 h其次說_於更新鱗。目記憶體電路MemVL係揮發性記 期進行更新動作。自_ 解=1之更新命令娜。指令解碼器 解:更新命令REF，控制電路c〇nt L〇gic指示更新計數哭㈣ 0 1 Refc ^c〇nt L〇gic 其次說明關於自更新動作。長期間不產生針對記憶體電路 200907678

MemVL之要求時，可切換動作模式至自更新狀能，咛愔_ + MemVL自己進行更新動作。 更新狀義體電路 斩22號command輸入儲存至要求隊列RqQXI之自更 路器。==:，作。更新‘ & L g之扣自動並定期進行自更新動作。 之t更新動作中可因溫度使自更新頻度變化。 短，低性記憶體中具有溫度高時資料保存時間縮

=期:r屬延長自更新周期，4ΐ更=時= 削減無健之自更新動作以實現低電力化。 郊味，脫離自更新狀悲可藉由將自更新•解除命令SREFX自指令 < 5己f思體晶片]y[l之說明> 圖18係記憶體晶片M1構成圖一例。 初M1由要求介面電路以研、回應介面電路編卜 :刀始化電路INIT與記憶體電路MemNVl構成。 eqim求時脈控制電路RqCkc及要求隊列控制電路構 ί 脈控制電路Rqckc由時脈驅動器加1及時脈分頻電 略Uivl構成。 路Rc^T隊歹Γ/ί電路RqCT由要求隊列電路_、要求隊列電 電路CPO ίΐϊ列電路RqQX〇、ID暫存器電路1DR、ID比較 電路CPQ、延遲值輸出設定暫存器電路LRG、回;ft順庠嗖定暫;^ 器電路RRG與絲觀設定祕麵構成。ϋ創陳又疋暫存 睹：?；, ΐ無特別限&但要求隊列電路卩抑由四要求隊列構成，要求 &四要求隊列構成，要求隊列電路RqQX0由四 ΪΙ回應介面電路如证由回應時脈控制電路RsCkC 及回應隊列控制電路RsCT構成。回應時脈控制電路Rsckc由時 75 200907678 脈驅動It Drv2及輕麵電路咖構成。 電路LA與回應編號表TB構成。〜 延遲計算 m ί ΐ热制限定但回應隊列電路RsQ。由四喊隊列播士 隊列電路RsQp由四回應隊列構成。 心 構成，回應 路Dl^夺f控制3由時脈驅動器_及時脈分頻雷 :關魏RSQP侧料s魏STReg 雖無特別限疋但§己憶體電路MemN v 1係非揮發性記愔辦 ^用NOR型㈣式記憶體胞之NQR型㈣式記倾^體電 $ 中儲存有啟動元件仍值B〇節及終端元件^體】 J曰片t^iitMemNV1及初純電路1以外之構成記憶 晶目^ 料讀取或資料寫人物作麵1G之記憶體 “立；明關於本記憶體晶片M1電源接通時之動作。將電源接通 記憶體Ml後初始化電路ινγπ㈣行記歷“ M1之初始 化。記憶體晶片Ml中啟動元件辨識訊號Bsig接地gnd，因此辨 識自己本身係啟動元件，設定自己之記憶體電路MemNVl保存之 啟動元件ID值1至ID暫存器IDR，使id有效位元為High。 其次設定回應時程電路SCH具有之輸入回應隊列電路RsQo 之回應之優先順位為1，輸入回應隊列電路Rsqp之來自記憶體晶 片M2之回應優先順位為2。設定時脈分頻電路Divl及Div2分頻 比為1。由初始化電路INIT1所進行之初始設定結束後，記憶體晶 片Ml即進行確認記憶體晶片M1與記憶體晶片M2之間可通訊之 通訊確認動作。記憶體晶片Ml確認要求允許訊號RqEn2為High， 使回應允許訊號RsEn2及要求允許訊號RqEnl為High。 其次，記憶體晶片M0確認要求允許訊號RqEnl為High，使 回應允許訊號RsEnl為High。通訊確認動作結束後即自記憶體電 76 200907678 路MemNVl讀取啟動資料，透過記憶體晶片MO將其發送至資訊 處理裝置CPU_CHIP。其次說明記憶體晶片Ml中回應優先順位 之控制。 圖19中顯示記憶體晶片Ml裝備之回應時程電路SCH進行之 動態回應優先順位控制。 如圖1所示，為記憶體晶片M0之回應不產生至記憶體晶片 Ml之連接構成時，僅就記憶體晶片Ml之回應及記憶體晶片m2 之回應賦予回應優先順位。藉由電源接通後馬上進行之初始設定 (Initial)設定登錄至回應隊列電路rsq〇之來自記憶體電路 MemNVl之回應之優先順位（pRsQ〇 (Ml))為1，登錄至回應隊 列電路RsQp之來自記憶體晶片M2之回應之優先順位（pRsQp (M2))為2。雖無特別限定但回應順位小者回應順位高。 其次，輸出Mltime次分登錄至回應隊列電路Rsq〇之記憶體 電路MemNVl回應（RSQ0(M1))後，登錄至回應隊列電路尺你 之回應優先順位（PRsQo (Ml))即為最低之2 ,記憶體晶片m2 之回應優先順位（PRsQp (M2))為最高之1。 其次，輸出Lltime次分登錄至回應隊列電路RsQp之來自記 憶體晶片M2之回應（RSQP (M2))後登錄至回應隊列電路RsQp 之來自記憶體晶片M2之回應之優先順位（pRsQp (M2))即為最 低t’登錄至回應隊列電路RsQo之回應優先順位（PrsQP ( M1} 為最高之1。雖無制蚊但藉纟電源接通後馬上進行之初始設定 (Initial)分別蚊朗冑更雖如麟舰路RsQg之來自記 憶體電路MemNVl之回應之回應優先順位之回應輸出次數 Μ1_、用以變更登錄至回應隊列電路RsQp之來自記憶體晶片 M2之回應之回應優先順位之回應輸出次數㈣脱為1〇次、工次。 且可自資訊處^里裝置CPU—CHIP設定回應輸出次數Mltime、 =實本發明之可攜帶式設備等系統構成分別設定 優先 77 200907678 及回應時脈訊號RsCkl之時脈控制方法與圖16中顯示之時脈控制 方法相同。 <記憶體電路MemNV 1 > 圖20係記憶體晶片M0裝備之記憶體電路MemNVl雷政太 塊圖一例。 記憶體電路MemNV 1由指令解碼器CmdDec、控制電路c〇nt L^ogic、寫入資料緩衝器^站礼舡、讀取資料緩衝器奶站^扯、 資料控制電路DataCont及記憶體儲存庫NvlBANK〇〜 NV1BANK7 構成。

且各記憶體儲存庫NV1BANK0〜NV1BANK7由頁位址緩衝 器PadLat:行位址缓衝器CadLat、頁解碼器PageDec、、行解碼器 ColDec、資料緩衝器DataLat、記憶體胞電κΝνΐΒΚ〇〜ΝνΐΒΚ7 構成。 說明記憶體電路MemNVl之讀取動作。 將儲存庫位址7、列位址5儲存至要求隊列RqQXI ,將儲存 庫有效命令BA自指令訊號Command發送至記憶體電路他視^ 亚將儲存庫位址7及頁位址5自位址訊號Address發送至纪情體 路MemNV卜指令解碼器QndDec解讀儲存庫有效命令， 由控制電路Com Logic選擇記憶體儲存庫NV1BANK7，儲 ^ 址5至記憶體儲存庫NV1BANK7頁位址緩衝器PadLat又 解碼器PageDee。其後雜化連接記髓胞電路卿版吐百 位=5之記憶體胞，雖無特別限定但傳送lkByte分資料至資 衝器 DataLat。 、 、、、’ 其次將8位元組資料讀取命令則、儲存庫位址 64儲存至要求隊列RqQXIq$ 8位元組資料讀取命令奶8 丁 ;J 訊號Command發送至記憶體電路MemNvl並^^儲存庫位址^ 仃位址63自位址訊號Address發送至記憶體電路Mem]sm。 指令解碼器CmdDec解讀8位元組資料讀取命令翻 控制電路ContLogic選擇記憶體儲存庫NV1BANK7 : 63至記憶體儲存庫NV1BANK7行位址緩衝器，輸 78 200907678 碼器 ColDec。 一其巧以行位址64為開始位址自資料緩衝器DataLat讀取8位 元組分資料，透過資料控制電路DataCont傳送並儲存至讀取資料 緩衝器RDataLat。其後將讀取之8位元組分資料傳送至回應隊列 電路RsQo。 其次說明記憶體電路MemNVl之寫入動作。將8位元組資料 寫入命令WT8、儲存庫位址7、行位址128儲存至要求隊列 RqQXI，將8位元組資料寫入命令WT8自指令訊號c〇mmand發 送至β憶體電路MemNVl，將儲存庫位址7及行位址127自位址 ， 訊號Address發送至記憶體電路MemNvl並將8位元組資料自寫 Γ 入資料訊號WData發送至記憶體電路MemNVl。 指令解碼器CmdDec解讀8位元組資料寫入命令WT8，藉由 控制電路Cont Logic選擇記憶體儲存庫NV1BANK7，儲存行位址 128至記憶體儲存庫NV1BANK7行位址緩衝器CadLat，輸入行解 碼器 ColDec。 且藉由控制電路Cont Logic將8位元組分寫入資料儲存至寫 入資料緩衝器WData Lat。 、 … 其後以行位址128為開始位址將8位元組分資料自寫入資料 緩衝盗WData Lat透過資料控制電路DataCont傳送至記憶體儲存 庫NV1BANK7内資料緩衝器DataLat，寫入記憶體胞電路 NV1BK7。 因各記憶體儲存庫NV1BANK0〜NV1BANK7獨立動作，可 同時在不同之儲存庫之間實行讀取動作與寫入動作，可實現高 化。 ' < s己憶體晶片M2之說明> 圖21係記憶體晶片M2構成圖一例。 圮憶體晶片M2由要求介面電路ReqlF、回應介面電路Resip、 初始化電路INIT與記憶體電路MemNVl構成。要求介面電路 ReqlF由要求時脈控制電路RqCkC及要求隊列控制電路RqCT構 成。要求時脈控制電路RqCkC由時脈驅動器Drvl及時脈分頻電 79 200907678 路Divl構成。 要求隊列控魏路RqCT由要求隊顺路尺抑、要求隊列電 ^RqQXI、要求隊列電路RqQX0 ' ID暫存器電路腿、瓜比較 cpQ、延遲值輸出設定暫存器電路1^0、回應順序設定暫存 為電路RRG、要求編號設定電路構成。 =特別限定但要求隊列電路RqQI由四要求隊列構成，要求 I二電路RqQXI由四要求隊列構成，要求隊列電路RqQXO由四 ’隊列構成。回應介面電路ResIF由回應時脈控制電路㈣比 3回巧列控制電路RsCT構成。回應時_制電路㈣比由時 脈驅動益Drv2及時脈分頻電路Div2構成。 回應隊列控制電路RsCT纟回應隊列電路RsQ〇、回應隊 =RsQp、狀態暫存器電路STReg、回應時程電路SCH、延遲計算 電路LA與回應編號表TB構成。 隊列限ί但回應隊列電路RSQ〇由四回應隊列構成，回應 隊列電路RsQp由四回應隊列構成。 路^電路論0由時脈驅動器加2及時脈分頻電 路構成。回應隊列控制電路RsCT由回應隊列電路r H隊列電路RsQp、狀態暫存器電路STReg與回應時程電路^ 稱成。 雖無特別限定但記憶體電路MemNV2係非 式記憶體胞之麵13频閃式記憶體=隐= f始化電路1Nm以外之構成記憶體晶片體之 |路及貝料項取或浦寫入等動作與圖10之記憶體晶片雇相 憶M2電源接通時之動作。將電源接通 二丛1化電路贿2即進行記憶體晶片搬之初始 =。先擁M ID暫存n魏腿具有之① ID有效位元為Low。其次設定回應時程電路SCH 應 ί歹么回應之優先順位為1。設定時脈分頻電路Divl 刀頻比為1。由初始化電路皿T2進行之初始設定結束後 80 200907678 體晶片M2即進行確認在與記憶體晶片M1之間可通訊之通訊 確5忍動作。記憶體晶片M2藉由RqEn3、RsMux3、RqCk3接地(gnd ) 辨識其係串聯連接之記憶體晶片最終端之記憶體晶片，使要求允 許訊號RqEn2為High。 其次，記憶體晶片Ml確認要求允許訊號RqEn2為ffigh，使 回應允許訊號RsEn2及要求允許訊號RqEnl為ffigh。其次說明記 憶體晶片M2中回應優先順位之控制。 圖22中顯示έ己憶體晶片m2裝備之回應時程電路sch進行之 動態，應優先順位控制。如圖1所示，記憶體晶片Μ2係串聯連 接之最終晶片時’記憶體晶片Μ0及記憶體晶片M1之回應不產生 至記憶體晶片M2。 因此僅就記憶體晶片M2之回應賦予回應優先順位。因此藉 由電源接通後馬上進行之初始設定設定登錄至回應隊列 電路RsQO之記憶體晶片m2之回應之優先順位（pRsQ〇 (M2)) 為1後不變化。因不變更登錄至回應隊列電路RsQ〇之記憶體晶片 M2之回應之優先順位（PRsQ〇 (M2))，故雖無特別限定但藉由 電源接通後馬上進行之初始設定（Initial)設定用以變更登錄至回 應隊列電路RsQ〇之來自記憶體晶片M2之回應之回應優先順位之 回應輸出次數為〇次，不需變更。且回應時脈訊號RsCk2之時脈 控制方法與圖16中顯示之時脈控制方法相同。 <記憶體電路MemN V2 > 圖23係記憶體晶片M0裝備之記憶體電路MemNV2電路方 塊圖一例。 °己隐體電路MemNVl由指令解碼器CmdDec、控制電路Cont i〇giC、寫入資料缓衝器、讀取資料緩衝器RDataLat、 資料控制電路DataCont及記憶體儲存庫NV1BANK〇〜 NV1BANK7 構成。 _且各記憶體儲存庫NvlBANK〇〜NV1BANK7由頁位址緩衝 。adLat行位址緩衝态CadLat、頁解碼器pageDec、行解碼器 olDec、資料緩衝器DataLat與記憶體胞電路NV1BK0〜NV1BK7 81 200907678 構成。 說明記憶體電路MemNVl之讀取動作。 將儲存庫位址7、頁位址5儲存至要求隊列RqQx〗，將儲存 庫有效命令BA自指令訊號Command發送至記憶體電路MemNV2 並將儲存庫位址7及頁位址5自位址訊號Address發送至記憶體電 路MemNV2。指令解碼器QndDec解讀儲存庫有效命令&，藉 由控制電路Cont Logic選擇記憶體胞電路NV2BK7 ’儲存頁位址 ^至記憶體儲存庫NV1BANK7頁位址緩衝器PadLat，輸入頁解碼 态PageDec。其後活性化連接記憶體胞電路NV2BK7内頁位址$ 之記憶體胞，雖無特別限定但將2kByte分資料傳送至資料緩衝器 DataLat〇 ° 其次將32位元組資料讀取命令虹)32、儲存庫位址7、行位 址=儲存至要求隊列RqQXI，將32位元組資料讀取命令肋32 自指令訊號Co_and發送至記憶體電路MemNV2並將儲存庫位 址7及行位址64自位址訊號Address發送至記憶體電路]^^^。 才曰令解碼為CmdDec解讀32位元組資料讀取命令虹)32，|& 由控制電路Cont Logic選擇記憶體儲存庫NV1BANK7，儲存行^ 址64至記憶體儲存庫NV1BANK7行位址緩衝器Cadut， 解碼器ColDec。 τ

其後以行位址64為開始位址自資料緩衝器DataLat讀取32 位兀組分資料，透過資料控制電路〇3^(：〇泔傳送並儲存至讀 。其取之32侃組分細树至回應隊 其次説明冗憶體電路MemNV2之寫入動作。將8位元組資 ，入命令WT32、齡庫位址7、行位址m儲存至要求 立欠元組資料寫入命令WT32自指令訊號Command 發送至§己憶體電路MemNV2，將儲存庫位址7及行位址127 J «，緣二SS發送至記憶體電路Mem並將％位元組資料自 寫入貝料訊號WData發送至記憶體電路MemNy2。 才曰令解碼益CmdDec解讀32位元組資料寫入命令WT32，藉 82 200907678 由控制電路Cont Logic選擇記憶體儲存庫NV2BANK7，儲存行位 址128至5己憶體儲存庫NV2BANK7行位址缓衝器CadLat，輸入 行解碼器ColDec。 且藉由控制電路Cont Logic將32位元組分寫入資料儲存至寫 入資料緩衝器WData Lat。 '‘ 其後以行位址128為開始位址將32位元組分資料自寫入資料 緩衝器WData Lat透過資料控制電路DataCont傳送至記憶體儲存 庫NV2BANK7内資料緩衝器DataLat，寫入記憶體胞電路 NV2BK7。 因各記憶體儲存庫NV2BANK0〜NV2BANK7獨立動作，可 同時在不同之儲存庫之間實行讀取動作與寫入動作，可實現高速 化。 ^圖24係顯示包含於自資訊處理裝置CPU—CHIP發送至記憶體 模組MEM之要求之ID值與記憶體晶片MO、Ml及M2之ID暫 f器值中任一者皆不一致，發生錯誤時動作之一例之流程圖。自 貢訊處理裝置CPU—CHIP將要求與ID值發送至記憶體模組mem (>>驟1)。右要求允許訊5虎RqEn〇為l〇w (步驟2)即不將來自 =訊處理裝置CPU—CHIP之要求儲存至記憶體晶片議要求隊列 電路RqQI。若要求允許訊號RqEn〇為High (步驟2 )則將其儲存 至記憶體晶片M0之要求隊列電路RqQi (步驟3 )。 其後ID比較電路CPQ比較包含於登錄至要求隊列電路Rq ^要求之ID值與保存於Π)暫存器電路IDR之ID值（步驟4)。 若比較結果一致即將登錄至要求隊列電路RqQ〗之要求傳送至 求隊列電路RqQXI (步驟5)。比較結果不一致時檢查記憶體晶 M0是否為最終端記憶體晶片（步驟6)。記憶體晶片Μ〇^最以端 元件’故將登錄至要求隊列電路RqQI之要求傳送至要求隊列電路 RqQXO，且傳送至下一記憶體晶片M1 (步驟9)。在記憶體晶 Ml中重複自步驟1至步驟9。在記憶體晶片M2中進行^步=夏 至步驟4。若步驟4中比較結果一致，即將登錄至要求隊^電 Rq(3I之要求傳送至要求隊列電路RqQXI (步驟5)。比較結果不 83 200907678 -致時檢查記憶體晶片MO是否為最終端記憶體晶片（步驟6)。 因記憶體晶片M2係最終端記憶體晶片，包含於自資訊處理 裝置CPU—CHIP發送至記憶體模組之要求之1〇值與記憶體 晶片MO、Ml及M2之ID暫存器值中任一者皆不一致，為仍錯 块（步驟7)。將ID錯j吳自最終端之記憶體晶片M2經由記憶體晶 片Ml及M2發送至資訊處理裝置cpu CHIP。 其次說明關於輸入記憶體模組MEM之要求動作波形。圖25 ，圖26係資訊處理裝置CPU—CHIp發送至記憶體模組廳河之要 ，動作波形及自§己丨思體模組MEM至資訊處理裝置CPU CHIP之 回應動作波形一例。 — f

圖25 (a)係包含針對記憶體晶片M〇之儲存庫有效命令ba 之儲存庫後要求—例。雖無铜蚊但要求允許織叫膽為 High B寸使儲存庫有效要求與要求時脈訊號⑽ 晶片M0之ID值腿、儲存庫有效命令βΑ、位址細〇及 多重化並輸入記憶體晶片M0。位址AD2〇及AD2i中包含儲存庫 位址及列位址。藉由本儲存庫有效要求活性化記憶體 m 一記憶體儲存庫。 圖25 (bj)係包含針對記憶體晶片M〇之4位元組資料讀取命 :=4 „求一例。雖無特別限定但要求允許訊號邱腦 ίη '，使讀取要求與要和夺脈訊號RqCk〇目步，將記憶體晶片 之值ID2、§買取命令RD4、位址AD22及AD23多重化並 ，入記，4 MG。位址AD22及AD23巾包含儲存庫位址及行 ϋ i由本’取要求自§己憶體晶片_内活性化之記憶體儲存 康谓取首斜。 二一、”你將木自§己'『思體晶片M0之回應延遲值予以發送出 遲^軸制岐但魏57射包含記憶體晶片 之ID值ID2、延遲發送旗標lf與延遲值Lat。 訊號RSEN〇 $ High時使延遲回應與喊』夺脈訊號 s之上升及下降同步，輸入資訊處理裝置CPU_CHIP。 圖25(d)係包含記憶體晶片M〇iID值及自記憶體晶片M〇 84 200907678 讀取之資料之讀軸應。雖鱗舰定但回

，時使讀取回應與回應時脈訊號驗。之上二奕=J 5己fe體晶片M0之ID值ID2、4位元祖八眘相_ ηΛ〜 乂 、 多重化，輸入資訊處理袭置cpu—CHIp=、"、' 、D2及D3 之儲ft含針對記憶體晶請之儲存庫有效命令Μ ^錯存庫纽要求之3-例。雖無特卿4但要求 二^曰\時使儲存庫有效要求與要求時脈訊號R_ ‘ 之ID值1D2、要求編號轉卜儲存庫有 ϋΛη?η a位^AD2G及AD21多重化並輸人記憶體晶片M0。 1 21中包含儲存庫位址及列位址。藉由本儲存庫 >要求活性化兄憶體晶片_内之-記憶體儲存庫。 人係包含針對記憶體晶片M0之4位元組資料讀取命 i H讀，要求另一例。雖無特別限定但要求允許訊號琴N0 M ig =使5買取要求與要求時脈訊號RqCk〇同步，將記憶體晶片 之值1D2、要求編號RqN2、讀取命令RD4、位址AD22 人D23夕重化並輸入記憶體晶片M〇。位址AD22及AD23中包 :儲存庫位址及行位址。藉由本讀取要求自記憶體晶片M。内活 性化之記憶體儲存庫讀取資料。 圖26 (c)係將來自記憶體晶片M〇之回應延遲值予以發送出 =延遲回應的另—例。雖無制限定但延遲回應巾包含要求編號 RqN2、延遲發送旗標LF、延遲值Lat。 回應允§午讯號RsEN0為High時使延遲回應與回應時脈訊號 sCkO之上升及下降同步，輸入資訊處理裝置cpu_CH][p。 __圖26 (d)係包含自記憶體晶片M0讀取之資料之讀取回應另 一例。雖無特別限定但回應允許訊號RsENO為High時使讀取回 應與回應時脈訊號RsCkO之上升及下降同步，將要求編號RqN2、 4位凡組分資料D〇、m、D2及出多重化，輸入資訊處理裝置 CPU—CHIP。

^圖27(a)係包含針對記憶體晶片M〇之1位元組資料寫入命 令WT2之寫入要求一例。雖無特別限定但要求允許訊號RqENO 85 200907678 為High時使寫入要求與要纟時脈訊號RqCk〇同步，將記憶體晶片 M0之ID值ID2、寫入命令WH、位址AD24及AD25多重化並 輸入記3體日ΘΒ M0。紐趣2及趣3巾包含齡雜址及行 位址。藉由本寫入要求將資料寫入記憶體晶片Μ〇。 一圖27 (b)係包含針對記憶體晶片Μ0之}位元組資料寫入 命令WT2之寫入要求另一例。雖無特別限定但要求允許訊號 RqENO為High時使寫入要求與要求時脈訊號RqCk()同步，將記 憶體晶片M0之ID值ID2、要求編號RqN3、寫入命令WT1、位 址AD24及AD25多重化並輸入記憶體晶片M〇。位址AD22及 ADM中&含儲存雜址及行紐。藉由本寫人要求將資料寫 憶體晶片M0。 ' 圖28 (a)係針對記憶體晶片M〇之用以預約要求隊列及回應 隊列之隊列預約要求ReqNQRv 一例。 〜 、雖無特別限定但要求允許訊號RqEN〇為High時使隊列預約 要求ReqNQRv與要求時脈訊號RqCk〇同步，將多重化ID值1〇2、 隊列預約命令QRv、麵隊舰QRvN奴要求ReqNQRv傳送 至記憶體MG°藉纟此要求㈣腦恰以QRvN值指定之數分 記憶體晶片M0之要求隊列及回應隊列。

圖28 (b)係使其知悉針對記憶體晶片M〇之隊列預約結 預約結束回應。 雖無特別限定但回應允許訊號RsEN〇為ffigh時使預約結 回應與回應時脈訊號RsCk0之上升及下降同步，將多重化ID值 仍2、預約結束訊號RvFlg之預約結束回應輸入資訊處理裝置 CPU__CHIP。資讀縣置cpu_CHIp可齡懸_ 確認隊列預約結束。 m 圖28 (c)係針對記憶體晶片M〇之用以預約要求隊列及回 隊列之隊列預約要求ReqNQRv另一例。 … 、雖無特別限定但要求允許訊號RqENO為ffigh時使隊列預約 要求ReqNQRv與要求時脈訊號RqCk〇同步，將多重化ID值_、 要求編號RqN5、隊列預約命令QRV、預約隊列數QRvN值之要 86 200907678 求ReqNQRv傳送至記憶體晶片M〇。藉由此要求分別預約恰以 QRvN值指定之數分記憶體晶片M〇之要求隊列及回應隊列。° 圖28 (d)係使其知悉針對記憶體晶片M〇之隊列預約结 預約結束回應。 、α 雖無特別限定但回應允許訊號RsEN〇為High時使預約結 ，應與回應時脈訊號RsCk〇之上升及下降同步，將多重化回應編 號RsN5、預約結束訊號RvFlg之預約結束回應輸入資訊處理裝置 CPU—CHIP。魏處理裝置cpu—CHIp可藉域受綱 確認隊列預約結束。 $ … ρ (a)係包含自資訊處理裝置CPU-CHIP透過記憶體晶 ^ M〇輸入記憶體晶片Ml之儲存庫有效命令BA之儲存庫有效要 求一例。雖無特別限定但要求允許訊號RqEN1為High時使儲存 庫有效要求與要麵脈峨RqCkG时，將

有效命令BA、位址細〇及細1多重化並H ί ϋ 3。位址趣〇及ad21中包含儲存庫位址及頁位 存庫糟由本儲存庫有效要求活性化記憶體晶片M1内一記憶體儲 μ 包含自資訊朗裝置CPU-CHIP透過記憶體晶 。己憶體晶片M1之4位元組資料讀取命令奶4之讀取 取要耍別限定但要求允許訊號RqEN1為High時使讀 脈訊號RqCkl同步，將記憶體晶片M0之ID值 買ΪΓΛτΓ、位址趟2及AD23多重化並輸人記憶體晶 t及AD23中包含儲存庫位址及行位址。藉由本 〇貝FI ^0自/己、憶體晶片M1崎性化之記憶體儲存庫讀取資料。 虛一^將來自記憶體晶片M1之回應延遲值予以發送出之 之TD^'Tm列。雖無特別限定但延遲回應中包含記憶體晶片M1 之1D值ID卜延遲發送旗標LF、延遲值Lat。 虎RSEN1為秘時使延遲回應與回應時脈訊號 處理裝置4 同步，發送至記憶體晶片遍且發送至資訊 87 200907678 # i 包含記憶體晶片M1之1D值及自記憶體晶片Ml 二u 之項取回應。雖無特別限定但回應允許訊號RsEN1為

High %使讀取回應與回應時脈訊號RsCU之上升及下降同步 記憶體晶片Ml之ID值肋、4位元組分資料D〇、m、D2及D3 5>d;p發送至記憶體晶片M〇,且發送至資訊處理裝置 Η I係包含自#訊處理裝置⑽-CHIP透過記憶體晶 片M0輸入魏體晶片M1之儲存庫有效命令从之儲存庫有效要 $二例。雖無制蚊但要纽許訊號RqEN1為High時使儲 存庫有效要求與要求時脈職RqCkl同步，將記鐘晶片船之 ID值ID1要求編號RqNi、儲存庫有效命令ba、位址仙2〇及 AD21夕重化並輸入§己憶體晶片mi。位址AD20及AD21中包含 儲存庫位址及舰址。藉由本儲存庫有效要求活性化記憶體晶片 Ml内一記憶體儲存庫。 圖30 (b)係包含自資訊處理裝置cpu_CHIp透過記憶體晶 片M0輸入記憶體晶片M1之4位元組資料讀取命令奶斗之讀取 ，求另二例。雖無特別限定但要求允許訊號RqEN1為扭曲時使 讀取要求與要求時脈訊號RqCkl同步，將記憶體晶片

Ml之ID值 ID1、要求編號RqN2、讀取命令RD4、位址AD22及AD23多重 化並輸入記憶體晶片M1。位址^22及AD23中包含儲存庫位址 及行位址。藉由本讀取要求自記憶體晶片Ml内活性化之記憶體 儲存庫讀取資料。 〜 圖30 (c)將末自§己憶體晶片mi之回應延遲值予以發送出之 延遲回應的另一例。雖無特別限定但延遲回應中包含要求編號 RqN2、延遲發送旗標LF、延遲值Lat。 回應允許訊號RsENl為High時使延遲回應與回應時脈訊號 RsCkl之上升及下降同步，發送至記憶體⑼_且發送至資訊 處理裝置CPU_CHIP。 、 一圖30 (d)係包含自記憶體晶片M1讀取之資料之讀取回應另 一例。雖無特別限定但回應允許訊號RsEN1為High時使讀取回 88 200907678 應與回應時脈訊號Rs⑶之上升及下_步，將要求編號琴2、 ΜΠ立貝料D〇、出、D2及D3多重化，發送至記憶體晶片 M0且發达至貢訊處理裝置CPU__CHIP。 圖31 (a)係包含自資訊處理裝置cpu CHIp 片議輸入記憶體晶片應之Η立元組資料寫入命令㈣之寫入 要求:例。雖無特別限定但要求允許訊號RqEN1為ffigh時使寫 入要求與要求時脈訊號RqCkl同步，將記憶體晶片M1之ID值 ^ 寫入命令WT卜位址細4及AD25多重化並輸人記憶體晶 =位址AD22及AD23巾包含儲存雜址及行紐。藉由本 寫入要求將資料寫入記憶體晶片M1。 圖31 (b)係包含自資訊處理裝置cpu CHIp 片M0輸入記髓晶片Μ1〇位元組資料寫入命令 ，求另二例。雖無制限定但要求允許喊RqEN1為High時使 寫入要求與要求時脈訊敍仰同步，將記憶體晶片爐之仍值 ID卜要求編就RqN3、寫入命令WT卜位址ad24及八奶多重 化並輸入記憶體晶片M1。位址趣2及AD2 及行位址。藉由本寫—入要求將資料寫入記憶體晶片m。 A ^ il2ja)係自貧訊處理裝置CPU-CHIP透過記憶體晶片M0 ^記憶體日日日片Ml之用以腦要求_及回應隊列之隊列預約 要求ReqNQRv —例。 雖無特別限疋但要求允許訊號RqEN1為班轨時使隊列預約 ReqNQRv與要求時脈訊號RqCkl同步，將多重化仍值丄、 隊列預約命令QRv、涵隊舰QRvN值之縣ReqNQRv傳送 至記憶體W MG。藉自此要求分廳·以QRvN值指定之數分 έ己憶體晶片Ml之要求隊列及回應隊列。 圖32 (b)係使其知悉記憶體晶片M1之隊列預約結束之預約 '、、°束回應。雖無特別限定但回應允許訊號RsENl為High時使預 約結束回應與回鱗脈訊號RsCkl之上升及下降同步，將多重化 =ΐτ:01、!頁約結束訊號RvFlg之預約結束回應發送至記憶體晶 片M〇且每送至資訊處理裝置CPU—CHIP。資訊處理裝置 89 200907678 CPU—CHIP可藉由接受涵結束回應確認隊卿約結束。 資訊處理裝置cpu—CHIP S過記憶體晶片_ ί求隊狀隊列預約 雖無特別限定但要求允許訊號RqEN0為High時使 ί ttNQRV與要求時脈訊號RqCkl同步，將多重化1D值ΠΜ、 =、扁號RqN5、、_預約命令QRv、腦隊舰QRvN值之要 (eqNQRv傳送至&己憶體晶片Μ!。藉由此要求 Q細值指定之數分記憶體晶片M1之要求隊列及回應 預約、=1)係使其知悉針對記憶體晶片M1之隊列預約結束之 雖無特別限定但回應允許訊號RsEN1為High時使預約 =應與回麟脈訊^RsCkl之上升及下降同步，將多重化回應編 ^〇RsNL、預ΐ结束訊號RvFlg之預約結束回應發送至記憶體ΐ片 至貢訊處理裝置CPU—CHIP。資訊處理裝置CPU-CHIP 可藉由接受預約結束回應確認隊列預約結束。 η j η係包含自資訊處理裝置cpu-chip透過記憶體晶 片〇及5己憶脰晶片Ml輸入記憶體晶片M2之儲存庫有效命令 庫知d纟—例。雖無特別限雜要求允許訊號RqEN2 為igh時使儲存庫有效要求與要求時脈訊號RqCk2同步，將記憶 ，晶片搬之ID值肪、儲存庫有效命令BA、位址AD2〇及AD2^ 夕重化並輸入記憶體晶片Ml。位址AD20及AD21中包含儲存庫 位址及頁位址。藉由本儲存庫有效要求活性化記憶體晶片奶内 一記憶體儲存庫。 μ 幻⑻係包含自貧訊處理裝置CPU-CHIP透過記憶體晶 片〇及記憶體晶片Ml輸入記憶體晶片]^2之4位元組資料讀取 ft.RD4之讀取要求一例。雖無特別限定但要求允許訊號坤腦 為High時使讀取要求與要求時脈訊號RqCk2同步，將記憶體晶片 M2 ^ ID值ID3、讀取命令RD4、位址AD22及AD23多重化並 輸入記憶體晶片搬。位址AD22及ADM中包含儲存庫位址及行 90 200907678 本咳取要求自§己憶體晶片m3内活性化之記憶體儲存 圖33 (C)係將來自記憶體晶片M2之回應延遲值予以發送 之延遲回應-例。雖無特別限定但延遲回應中包含記憶體晶片碰 之ID值ID3、延遲發送旗標LF、延遲值匕过。 r 化册1 2 * High時使延遲回應與回應時脈訊號 s之上升及下降同步，發送至記憶體晶片題且透過記憶體 晶片M0發送至資訊處理裝置cpu+cj^p。 一 包含記憶體晶片M2之ID值及自記憶體晶片M2 =之讀取回應。雖無特別限定但回應允許訊號RsEN2為 Hlgh日禮項取回應與回應時脈訊號心㈤之上升及下降 言己憶體晶片M2之ID值ID3、4位元組分資料D〇、D卜D2及m

=重=，發送至§己憶體晶片M1且透過記憶 M 處理裝置CPU_CHIP。 私、王貝。札 圖34 (a)係包含自資訊處理裝置CPU_CHIP透過記憶體晶 =M0及^憶體晶片M1 *入記憶體晶片M2之儲存庫有命令 例。雖無制限定但要求允許訊號 q 為培11枯使儲存庫有效要求與要求時脈訊號RqCk2同 二ΪΪλ隐體晶片M2之1D值1D1、要求編號RqN卜儲存庫有 ί Γλ=、位址細〇及如21多重化並輸入記憶體晶片M2。 20及八°21中包含儲存庫位址及列位址。藉由本儲存庫 有效要求活性化記憶體晶片Μ2内—記憶體儲存庫。 圖34 (b)係包含自資訊處理裝置CPU_CHIP透過記憶體晶 艾:〇及記憶气晶# Ml輸入記憶體晶片禮之4位元組資料讀取 之?3求另—例。雖無特別限定但要求允許訊號 曰=ί要求與要麵脈訊號同步，將記 ϋ片M2之ID值ID3、要求編號卿2、讀取命令顺、位 91 1 2及AD23多重化並輸入記憶體晶片M2。位址趣2及 2 M2肉、I Ϊί儲存庫位址及行位址。藉由本讀取要求自記憶體晶片 M2内活性化之記憶體儲存庫讀取資料。 200907678 正圖j4(c)係將來自記憶體晶片M2之回應延遲值予以發送出 之延遲回應的另-例。雖無特別限定但延遲回應中包含要求編號 RqN2D、延遲發送旗標LF、延遲值Lat。 回應允+ §孔號RsENl為High時使延遲回應與回應時脈訊號

Rs 2之上升及下降同步，發送至記憶體晶片mi且透過記憶體 晶片M0發送至資訊處理裝置cpu_Cfflp。 圖34 (d)係包含自記憶體晶片M2讀取之資料之讀取回應另 一例。雖無特別限定但回應允許訊號RsEN2為High時使讀取回 應與回應時脈訊號RsCk2之上升及下降时，將要求編號琴2、 广4位兀組分資料D〇、m、说及历多重化，發送至記憶體晶片 ' M1且透過§己憶體晶片M〇發送至資訊處理裝置cpu_cmp。 圖(a)係包含自資訊處理裝置cPU_CHIP透過記憶體晶 片M0及記憶體晶片M1輸入記憶體晶片M2之丨位元組資料寫 入命令WT2之寫入要求一例。雖無特別限定但要求允許訊號 ^qEN2為High時使寫入要求與要求時脈訊號RqCk2同步，將記 體晶片Ml之Π)值ID3、寫入命令WT W立址AD24及AD25 多重化並輸入記憶體晶片Ml。位址AD22及AD23中包含儲存庫 位址及行位址。藉由本寫入要求將資料寫入記憶體晶片M2。 圖35 (b)係包含自資訊處理裝置cpu—CHIp透過記憶體晶 1，片M0及記憶體晶片M1輸入記憶體晶片M2之1位元組資料寫 入命令WT2之寫入要求另一例。雖無特別限定但要求允許訊號 RqEN2為High時使寫入要求與要求時脈訊號RqCk2同步，將記 憶體晶片M2之DD值ID3、要求編號RqN3、寫入命令WT卜位 址AD24及AD25多重化並輸入記憶體晶片M1。位址ad22及 AD23中包含儲存庫位址及行位址。藉由本寫入要求將資料 憶體晶片M2。 、 ” 二圖36 (a)係自資訊處理裝置cpu—CHn>透過記憶體晶片M〇 及s己憶體晶片Ml輸入記憶體晶片]vi2之用以預約要求隊列及回應 隊列之隊列預約要求ReqNQRv —例。 雖無特別限定但要求允許訊號RqEN2為ffigh時使隊列預約 92 200907678 SW RqCk2同步，將多重化1D值脱、 :葬Γ隊列數_值之要卿 ΐ ί力L 此要求分別預約恰以Q滅值指定之數分 疏體曰曰片M2之要求隊列及回應隊列。 μ ΐ m係使其知悉記憶體晶片Μ2之隊列預約結束之預約 、應。雖無特別限定但回應允許訊號RsEN2 $ High時使預 胃目麟脈訊號RsCkl之上升及下降同步，將多重化 Η n、i、腦結束輯RVFlg之腦結束回應發送至記憶體晶 透過5己憶體晶片Mo發送至資訊處理裝置CPU_CHIP。資 理裝置CPU—CHIP可藉祕魏域束喊確認隊列預約結 采。 (c)係自資訊處理裝置CPU-chip透過記憶體晶片m〇 =憶^日片Ml輸入記憶體晶片M2之用以預約要求隊列及回應 隊列之隊列預約要求ReqNQRv另一例。 f無特別限定但要求允許訊號邱·為_時使隊列預約 要未以qNQRv與要求時脈訊號RqCkl㈤步，將多重化ID值im、 ，求編號RqN5、隊列預約命令qRv、預約隊列數qRvN值之要 ，ReqNQRv傳送至έ己憶體晶片M2。藉由此要求分別預約恰以 QRvN值私疋之數分圮憶體晶片Μ2之要求隊列及回應隊列。 圖36 (d)係使其知悉針對記憶體晶片Μ2之隊列預約結束 預約結束回應。 雖無特別限定但回應允許訊號RsEN2為High時使預約沾束 回應與回應時脈訊號RsCk2之上升及下降同步，將多重化回^編 號RsN5、預約結束訊號RvFlg之預約結束回應發送至記憶體晶片 M2且透過記憶體晶片M0發送至資訊處理裝置cpU-CHIp。資訊 處理裝置CPU—CHIP可藉由接受翻結束回應確認隊列預約结 束。 、。 一於上述雖已說明關於包含儲存庫有效命令、讀取命令、寫入 命令、隊列預約命令等資訊之要求及包含讀取資料、延遲值等資 訊之回應動作，但關於包含此等以外資訊之要求或回應當然亦可 93 200907678 進行相同之動作。 圖37顯示自資訊處理裝置CPU_CHIP產生讀取要求至記憶體 晶片Ml並連續產生讀取要求至記憶體晶片M0時資料傳送波形。 資訊處理裝置CPU_CHIP通過要求訊號RqMuxO將多重化辽) 值1、2位元組資料讀取命令NRD2及位址ADO、AD1之要求 ReqNRD2傳送至記憶體晶片M0。 接著通過要求訊號RqMuxO將多重化ID值2、2位元組資料 讀取命令RD2、位址ADO、AD1之要求ReqRD2傳送至記憶體晶 片 M0。 " 將要求ReqNRD2及要求ReqRD2輸入記憶體晶片M0要求隊 列 RqQI 〇 因要求ReqNRD2係針對記憶體晶片Ml之要求，將其傳送至 記憶體晶片M0要求隊列RqQXO。且通過要求訊號RqMuxl將要 求ReqNRD2傳送至記憶體晶片1VQ。 將要求ReqNRD2輸入§己憶體晶片Ml要求隊列RqQi，其次 傳送至要求隊列RqQXI。自記憶體晶片Ml記憶體電路MemNVl 讀取對應要求ReqNRD2之資料，亦包含ID暫存器值1，作為回 應RsNRD2輸入回應隊列RsQo。 通過回應訊號RqMuxl傳送輸入回應隊列Rsq〇之回應 RsNRD2 ’儲存至記憶體晶片M0回應隊列RsQp。通過回應訊號

ResMuxO與ID值1作為讀取資料輸出儲存至回應隊列RsQp之回 應 RsNRD2。 因要求ReqRD2係針對體晶片mo之要求，將其傳送至 記憶體晶片M0要求隊列RqQXI。 〃 自記憶體晶片M0記憶體電路MemVL讀取對應要求ReqRD2 之資料，亦包含ID暫存器值2，作為回應RsRD2輸入回應隊列 RsQo。 通過回應訊號RqMuxO與ID值2作為讀取資料輸出輸入回應 隊列RsQo之回應RsRD2。 輸入要求ReqRD2至記憶體晶片]y[〇要求隊列RqQi，自回應 94 200907678 訊號ResMuxO輪出相對於此要求之回應ResRD2之時間約係丨5仍。 另一方面，輪入要求ReqNRD2至記憶體晶片M1要求隊列

RqQI ’自回應訊號ResMuxO輸出相對於此要求之回應ResRD2 時間約係70ns。 因此，要求ReqRD2雖輸入於要求ReqNRD2之後但可先於其 輸出之。 、/' 1旦在貧料寫入 本實施形態中雖已以資料讀取為中心說明之 動作中當然亦可進行相同之動作。 且本貝施形態中雖已說明記憶體晶片M〇與mi之資料傳送動 =作但關於Ml與其他記憶體晶片當然亦可進行相同之資料傳送 <第1實施形態之效果> 以下就上述實施形態總結關於構成與其效果。 am (1)藉由在電源接通後馬上進行串聯連接確認動作可確認印 彼此，貫連接。且藉由明示啟動元件及最終記憶體晶片， 體g各記憶體1D ’可㈣連接恰所需分記憶體晶片以擴張記憶 (2)藉由附加ID於要求，可確實將要求自資訊處理 一CHIP傳送至各記憶體晶片M〇、M 、 =針對資喊縣置CPU—CHIP之_可確抓自 =达貝料，糟由串聯連接資訊處理裝置cpu—cmp及記& 齡雜峨魅料减理錢咖 之處理以實纖能提昇。 域禮舰_先進行所需 祐」i)藉她加要求編號於要求，且附加回應編號於回庫，s 使^實現提昇資料傳送性能而以與要求輸人順序不同 出之情形下，資訊處理裝置CPU—CHIP亦可知u 體曰曰片發送者係為相對於何—要求之回應，可高速實^ = 95 200907678 處理。 玉5)目要求介面電路㈣正與回應介面電路可獨立 同日守=育料讀取動作與寫入動作，可提昇資料傳送性可 (6)無論要求輸人順序’可迅速讀取之 緩慢之資料而壯魏，故可冑雜。 4待樣 从义使各記憶體晶片M〇、M1及M2之時脈應所需低速動 作、停止或恢復，故可實現低電力化。 動 .(8)自記憶體晶片M2讀取時進行錯誤偵測與訂正， 針對未正，寫人^不良位址進行替代處理，故可保持信賴性'。t 且本實施形態中雖已說明關於以記憶體模組湖^内 揮發性€憶體、-NQR独狀記— NAND射 憶體，例時之_ ’但即使在記憶體模組MEM巾包含複數^ 發性记憶體及複触]NOR型快贼記憶體及NAND型快 fe體之情形下當然亦可實現本發明。 .弟2實施形態 圖38係本發明第2貫施形態。係顯示由資訊處理襄 CHIP與記㈣额memm構狀㈣處理祕之實施形 圮憶體模組MEM24由動態隨機存取記憶體DRAM〇及 DRAM1、NOR型快閃式記憶體N〇R及NAND型快 NAND構成。 』、cum ;資訊處理裝置CPU—CHIP與圖！中所示者相等。動態隨機存 取記憶體DRAMG及DRAM1與目1〇巾所示之記憶翻等。N〇R 型快閃式§己憶體NOR與圖18中所示之記憶體相等。ΝΑΝ〇型快 閃式記憶體NAND與圖21中所示之記憶體相等。 本鲞明中可輕易連接複數動態隨機存取記憶體，可預備擴張 〇>υ—απρ _之卫作區域或複觀域以可高速處 理。

/本κ施形態中雖已說明關於連接複數動態隨機存取記憶體之 情形’但可應所需連接複數個N〇R型快閃式記憶體N〇R或NAND 96 200907678 輕麵域，可配 第3實施形能 〇>1；圖〇?/1本2第3實施形態。係顯示由資訊處理裝置 態。資訊處理裝置CPU CHIP盘圖！中所貝一^理之Α形 閃式記憶體NOR與圖5中所示之 戶= 者相專。^型快 ΙΊΤίΔλΛ rt3ta in α, _ 體相等。動態隨機存取記 L體DRAM朗K)巾所狄記憶體相 體NAND與圖21中所示之記憶體相等。編Μ閃式德 『鮮中構成此之記憶體連接順序，自資訊處 里裝置CPU—CHIP依接近順序為利用N〇R型快 式ί憶體N〇R、利用動態記憶體胞之動'態隨▲存取記 利用麵D型快閃式記憶體胞之寧型快閃式 待命電話或郵件時行動電話機中針對儲存 ί 决閃式記憶體職之間歇性存取具支，心 ΐίΐίί 咖-㈣連接係非輸生記憶體之職= ts _之本實施縣中可使_隨機存取記惊體 f 新狀態，且停止針對動態隨機存取記憶體DRAM或 ϋ 錢财記憶體祕^之要麵脈（RqCkl及R Ck〇)或 ^)，僅使職蠢“記'隨 作了減W寺命電话或郵件時之電力消耗。 _弟4實施形熊 由龍處職1 CPU—CHIP與記憶職組應· 貝减理糸統。記憶體模組施M26 體、麵D雜_己憶體祖删損 與圖令所示之記憶體相等。nand型快閃式記憶體 及NANDi與圖21中所示之記憶體相等。NAND型快閃 式‘體NANDO及NAND1係可實現較N〇R型快閃式記憶體^ 97 200907678 體。藉由不利用職型快閃式記憶體而代之 1陕閃式纪憶體NANDO可實現可儲存〇s或岸用 NAND〇 ? ί: ί用/Λ 存至NAND型快問式記憶體NAND0之〇s ==运至動態隨機存取記憶體D編可實現資顺 弟5實施形能 M^ 喊理妓⑽—^册與記髓漁廳M27 構成之貝。fL處理糸統。記憶體模組ΜΕΜ27由

體DRAM、職型快閃式記憶體NOR、NAND N層及硬碟HDD構成。資訊處理裝置cpu—CHIp 2 m 不者相等。動態隨機存取記憶體DRAM與圖1〇中所示之 相等。NOR型快閃式記憶體^^⑽與圖18中所示之記懷體相^ NAND型快閃式記憶體NAND與圖21中所示之記憶體相等 碟HDD係可實現較NAND型快閃式記憶體ναν〇 低之記憶體。 里八且风尽 一就關於資料讀取單位、位騎理紐或錯誤制訂正方法而 3，快閃式記憶體承繼原以硬碟HDD實現之資料讀取單位、位址 管理方法或錯誤偵測訂正方法等，因此可輕易追加連接 HDD，實現容量大且成本低之記憶體模組。 '、 第6實施形熊 圖C顯示由資訊處理裝置cpu_cfflp與記憶體模組MEM% 構成之資訊處理系統。記憶體模組MEM28由第〗非揮發性記憶 體MRAM、第2非揮發性記憶體N0R、第3非揮發性記憶 構成。資訊處理裝置CPU—CHIP與圖1中所示者相等。第J非揮 發性記憶體MRAM係圖1〇中所示之記憶體電路MemVL以非揮 發性磁性記憶體胞構成之磁性隨機存取記憶體MRAM。第2非揮 發性記憶體NOR與圖18中所示之NOR型快閃式記憶體相等。第 3非揮發性記憶體NAND與圖21中所示之NAND型快閃式圮情 體NAND相等。 13心 98 200907678 雜揮發芑動態隨機存取記憶體DRAM而代之以非揮 二斜财ϋ存取§己憶體嫩顧’無需定期進行記憶體電路内之 1乍’因此可低ί力化。且第2非揮發性記憶體 Μ280 ㈣獅變化記 £!」¥施形熊 43 ϋ顯示本發明中第7實施形態。圖43⑷係頂面圖，圖 43 (Β)係沿示於頂面圖之α—α，線之部分剖面圖。 祝恭=形態之多晶片·模組中咖組、CHIPM2、CHIpM3 f冊陣列（BGA)安躲裝置上之基座（以例如玻璃 ΐίίΪίί之印刷電路板）PCB上。雖無特別限定但CH腕i Μ軍發性記憶體，CHIPM2係第2非揮發性記憶體，CH 係弟1揮發性記憶體。 m 本多晶片•模組可將圖1中所示之記憶體模組Μ™及 斤同示ίΐ憶體模組麵25、圖40中所示之記憶體模組 ΜΕΜ26、圖42中所不之記憶體模組memm整合於一封穿體。 以接合引線（ΡΑΓΗ2)連接CfflPM1與基座pcB上之^搭 以接合引線（MTH1)連接CHIPM2與基座PCB上之^ J。以接合引線（MTH4)連接CHIPM3與基座pCB上之搭 ，。以接合引線（PATH3)連接CHIPM1與CHIPM2，以^合引 線（PATH5)連接 CHIPM2 與 CHIPM3。 進行樹脂封模於晶片搭載之基座PCB頂面以保護各晶片與連 ί 54=，亦可更自其上使用金屬、㈣或是樹脂外殼 本實施形態中直接搭載裸晶片在印刷電路板PCB上，因此可 構成安裝面積小之記憶體模組。且可堆疊各晶片，因 ，基座PCB之間之配線長度，可縮小絲面積。藉由b:;; 、'方式統一晶片間之配線及各晶片與基座間之配線， 製程數製造記憶體模組。 且藉由以接合引線直接配線在晶片間可削減基座上之搭接焊 99 200907678 ，數，接5引線之條數’以少數之製程數製造記憶體模組。使用 樹月:外郝可構歧強·之記㈣。使用陶誠金屬外殼時 可構，除強度外散熱性或遮蔽效果優異之記憶體模組。 _弟8實施形態 圖44顯?本發明中第8實施形態。圖44 (a)係頂面圖，圖 44 (B)J系^於頂面圖之A—A，線之部分剖面圖。 本貝加形怨之多晶片•模組中CHIPM卜CHIPM2、CHIPM3 J载^㈣栅陣列（BGA)安裝於裝置上之基座（以例如玻璃 ίί ‘成之印刷電路板）PCB上。CHIPM1係第1非揮發性 二係第2非揮發性記憶體。CHIPM3係隨機存取記 夕晶片·模組可將圖1中所示之記憶體模組聽及 隨模組她廳、圖40中所示之記憶體模組 目42中所示之記憶體模組ΜΕΜ28整合於-封裝體。 以=引線（ΜΓΗ2)連接CHIPM1與基座pCB上 （PATH1)連接cmpM2與基座pCB上之搭= 墊^接口引線（PATH3 )連接CHIPM1與cmpM2 柵陣列=CHIPM3之安裝及配線。 便用砵 /· 中可堆$二晶片因此可保持安裝面積小。且不需 ί妙作紫進行接合’可削減接合配線條數’因此可削 減，作且可實現信賴性更高之多晶片模組。 弟9實施形峰 圖45顯示依本發明之多晶片 ^ (B)係沿示於頂面圖之A:狀部 本戶、轭形恶之記憶體模組中cmpM cm腦搭載在藉由球柵 == 製成之印刷電路板）。上C之 Οίπίίίί ’ CHIPM3係隨機存取記憶體。 中所示之資裝置CPU—CHIP。以本安裝方法可將圖1 所干之資⑽μ ί、、充及圖39中所示之資訊處理系統、圖4〇中 所不之貝錢理錢及圖&巾所示之資域理祕整合於一封^ 100 200907678

以接合引線（PATH2)連接CHIPM1與基座PCB上之搭接焊 墊’以接合引線（PATH4)連接CHIPM2與基座PCB上之搭接焊 墊，以接合引線（PATH1)連接CHIPM3與基座pCB上之搭接 塾。 以接合引線（PATH3)連接CHIPM1與CHIPM3，以接合引 線（PATH5)連接CHIPM2與CHIPM3。使用球栅陣列（BGA) 於CHIPM4之安裝及配線。本安裝方法中直接搭載裸晶片在印刷 電，板PCB上’因此可構成安裝面積小之記憶體模組。且可緊鄰 各晶片而配置，因此可縮短晶片間配線長度。 ” .措由以接5引線直接配線在晶片間可削減基座上之搭接焊塾 數與接合引線條數，以少數之製程數製造記憶體模組。且不需在 CHIPM4與基座之間進行接合，可削減接合配線條數，因此可削 減組裝作業量’且可實現信賴性更高之多晶片模組。 J 10實施形熊 ^圖46顯示依本發明之記憶體系統第10實施形態。圖46 (Λ) 係頂面圖圖46 (B)係沿示於頂面圖之a-A，、線之部分剖面圖。 本實施形態之記憶體模組中CHIPM1、CHIpM2、CHIpM3搭 =藉由球栅_ (BGA)安裝於裝置上之基座（以例如玻璃^ 乳基板製成之印刷電路板）PCB上。CHIPM1及CffipM2係非 發性圮憶體，CHIPM3係隨機存取記憶體。 藉由以接合引線方式統一晶片間配線及各晶片與基座間之配 ^ ’可以少數之製程數製造記憶體模組。以本安裝方法可將圖1 戶；之記憶體模組MM及圖39中所示之記憶體模組 MEM25、圖40中所示之記憶體模組觀廳、圖42中 憶體模組MEM28整合於一封裝體。 " 以接合引線（ΡΑΤΗ2)連接CHIPM1與基座PCB上之搭接焊 ，，以接合引線（PATH1)連接CHIPM2與基座pCB上之搭接焊 ’合引線（PATH3)連接CHn>M;3與基座pCB上之搭接焊 。貝施形恶中直接搭載裸晶片在印刷電路板pcb上，因此可 101 200907678 憶體模組。且可緊鄰各晶片而配置，因此可 製程各晶片與_間之配線可以少數之 第11實施形％ 係頂發明之記憶體系統第11實施形態。圖47⑷ '、、係沿示於頂面圖之A —A’、線之部分剖面圖。 本只鈀形心、之圮憶體模組中CHIPM1、CHIPM2、ΟΠΡΜ3、 cm屬搭載在! 電路板上 係資訊處理裝Ϊ XCPU5^CHIPM3係隨機存取記憶體。CHIPM4 之資中所示之資訊處理系統及圖39中所示 之資訊處理系統及圖42中所示之 以=引線（ΡΑΤΗ2)連接CHIPM1與基座PCB上之搭接焊 η艾引線（PATH1)連接CHIPM2與基座pc Ϊ: 連接c_與基座PCB上之= 塾使ϊ ί栅ί )於CHIPM4之安裝及配線。 ❹悲中直接搭載裸晶片在印刷電路板PCB_L，因此可 構成女，面積小之記憶_組。且可緊鄰各晶片而配置，因 f間配線長度。不需在CHIPM4與基座之間進行接合，可 高數’因此可赚裝作業量’且可實現信賴性ί 第12實施形@ 圖48中顯不利用依本發明之記憶體模組之行動電話之 由天線αντ、無線方塊处、語音編解碼器方 塊SP、&聲器SK、微音器ΜΚ、資訊處理裝置cpu 托 =CCDPU鍵及本發明之記憶體模組MSM構成。資訊S 裝置CPU—MAIN具有複數之資訊處理電路，其巾之—資訊處理 102 200907678 電路CPU0作為基頻帶處理電路 理電路⑽作為應用處理器Apt^作’/、他者中至少一資訊處 之語=塊奸放大通過天線ANT接收 音類比訊號為數位資訊處魏置cm)轉換語 編解碼器方塊SP。α音編麻I;了正與解碼處理，輸出至語音 朝揚聲請輸級，即自揚為類比訊號， 說明進行所謂自行動電話朝 =::再生錄聽，最後保串= 1. (iNt'webfjK 止影像資料、_影像f料等〇 ♦絲式等）、音㈣料、靜 自鍵盤指示起動Web瀏寶哭徭，Pl7技| -欠^ + 讀取並實行齡於練抛H即融㈣歧t路CPU1

Web瀏覽器程式，顯示N0R型快閃式記憶體之 指示朝所希望之首頁進行存顯iLCD。自鍵盤KEY 天線ANT触音樂狀音歸微，即通過 置CPU0。以資訊處理、㈣rm、、、、友方塊处放大’輸入資訊處理裝 位訊號，•行錯誤訂正轉1^換號之音樂資料為數 送“存動態隨機存取記鐘，最終傳 ίί自之職D型快閃式記憶體。 電路轉動音料纽錢_ «訊處理 記憶體之音樂再生^儲於模組_内職型快閃式 白鍵盤KEY進^用^程式於液晶顯示LCD。 閃式記憶體之音樂下載至記㈣模組内N細型快 举再峰装十走：/、枓之扼不後，貧訊處理電路CPU1即實行音 終自揚聲i 式記憶體之音樂資料，最 快閃式記憶射内職型 于,Web劂見為與音樂再生程式或電子郵件程 103 200907678 里裝置CPU-說取具有複數之資訊處理電 路CPU^ CPU3 ’目此Μ日讀行複數程式。 電話f電子郵件時f訊處理裝置cpu-main可以所需 對記紐触MSM之時脈動作，可縮小電力 ㈣ΐ此Ϊ域用依本發明之記憶驗組，可齡大量郵件、音 0\门、±:用私式或音樂資料、靜止影像資料、動態影像資料等， 且可同時實行複數程式。 不貝Τ寸寻 羞13實施形態 r ，49中顯示利用依本發明之記憶體系統之行動電話第】 施形恶。彳了動電話由將天線ANT、無線方塊即、語音編解碼器方 塊SP、揚聲器SK、微音器mk、液晶顯示部LCD、鍵盤ΚΕγ及 記憶體模組MSM與資訊處理裝置cpu-^m整合於一 本發明之資訊處理系統SLP構成。 、 藉由使用本發明之資訊處理系統SLP可削減零件件數，因此 可低成本化，提#行動電狀信雛，可削、構成行動電話之零 件安裝面積，可小型化行動電話。 J 14實施形態 圖51係本發明之第μ實施形態。係顯示由資訊處理裝置 CPU—CffiPO ' CPU_CmP卜 CPU_CfflP2 ' CPU_CHIP；3 與記憶體 模組 MEM30、MEM31、MEM32、MEM33 構成之資訊^理I 之實施形態。 資訊處理裝置 CPU—CHIP0、CPU_CHIP1、α>υ_〇ίΙΡ2、 CPU_CHIP3與圖1中所示之資訊處理裝置CPU—CHIP相等。記憶 體模組MEM30、MElVm、MEM32、MEM33與圖1中所示之^

RqCO至RqC7係要求時脈，rsC0至RsC7係回應時脈。RqE〇 至RqE7係要求允許訊號’ RsE0至RsE7係回應允許訊號。RqM〇 至RqM7係要求訊號，RSM0至RsM7係回應訊號。 以本發明可輕易連接複數資訊處理裝置，可高速處理。且可 104 200907678 叙核贼細^錄«料處理裝 例但亦可連接；至:不模組娜之連接 <示於各實施形態之發明效果總結> 〜互果'、且。 下。藉由如以上„兄明揭不於本說明書之發明所得之主要效果如 認記,L彼ΐΐίίί接3=進=聯連接之確認動作可確 片’自動賦予各記愔動元件及最終之記憶體晶 張記憶體容量。’—u 4恰連接記，lilt晶#必要分而擴 第二’藉由附加ID至要求要求確實自資虚 mj_cmp傳送至各記憶體晶片鳩 M且° '

於針對資訊處理裝置CPU ΓΗΤΡ夕门__^ 且猎由附加ID :資料，藉由串聯連接資訊處“ 彳f 減対接訊餘並㈣_球置叫‘實 裝置料發送前將此資料延遲值發送出，資訊處理 ㈣==到糊，爾制達前預先進行所 gp枯ΪΓ丄藉由附加要求編號於要求，且附加回應編號於回應， Z在為貫@提昇㈣傳雜能雜照與要求輸人順序 = =應發送出之情形T，f訊處理裝置CPU—CHIP亦可知、 ^•丨思粗晶片所發送扯係相對於何一要求之回應，可高速實行^ 之處理。 α ，因要求介面電路ReqlF與回應介面電路可獨立動作， 可同^貫行資料讀取動作與寫入動作，可提昇資料傳送性能。 第六’無論要求輸入順序，可迅速讀取之資料可 取樹曼之㈣而馬上讀取，故可高速化。 而寺条買 第七，可使各記憶體晶片MO、Ml及M2之時脈應所需低速 105 200907678 動作、停止或恢復，故可實現低電力化。 ，自記憶體晶片腿讀取時進行錯誤伯測與訂正，寫入 日请J核確寫人之林健進行替代處理，故可轉 J入 能壤仆九，自各記憶體至纽處縣置之喊順序應讀取次數動 性辦應利用之系統。 且了知式化靖取次數，可彈 此瞀it ’可自記，隨晶#將錯誤魏至纽處理處理裝置，因 資置可_錯誤，馬上處理錯誤，可構築信賴 動各記憶體晶請，及M2之時脈 面積統:?ίΐ導體晶片安裝於—封裝體可提供安裝 【圖式簡單說明】 =1 =示適用本發明之資訊處理祕構成—例之構成圖。 例圖圖糸頌不適用本發明之資訊處理系統電源接通時動作之一 顯示針對暫存器之資料設定動作-例之流程圖。 圖4係設定至暫存器之資料一例。 口 1”、、員示針對暫存器之資料設定動作一例之流程 =6⑻，係奴至暫存器之資料一例。 二係顯不延遲輪出動作一例之流程圖。 ‘ 9 隊列預_作—例之流程圖。 圖。θ 係顯示適用本發明之資訊處理系統位址地圖一例之說明 〜例Ξ 係顯不構成適用本發明之資訊處理系統之記憶體構成之 例之流程 圖 求之&作·目對於在適用本發明之資訊處理线内產生之要 106 200907678 作-相對於_本發明之資訊處理系統中之回應之動 作相對於適用本發明之資訊處理系統中之回應之動 圖I4係顯示回應時程電路動 ==彳==知紐先齡_作之一例圖。 一例之流程圖。 k用本發明之資訊處理系統時脈控制動作 圖17係顯示構成滴 電路構成一例圖。 &明之資訊處理系統之記憶體記憶體 f 圖18係顯示構成商 例圖。 本發明之資訊處理系統之記憶體構成一 圖19係顯示回應時带 圖20係顯示構成滴|氧路回應優先順位變更動作一例圖。 電路構成一例圖。、本發明之資訊處理系統之記憶體記憶體 圖21係顯示構忐 例圖 。 I用本發明之資訊處理系統之記憶體構成一 圖 22係頭示回鹿日卞^带 圖23係顯示構成電路回應優先順位變更動作一例圖。 電路構成一例圖。、本發明之資訊處理系統之記憶體記憶體 圖24係顯示相對於 ‘例 之動作一例之流程圖。' k用本發明之資訊處理系統中之錯誤回應 圖25⑻、(b)係顯示 圖。 用本發明之資訊處理系統中之動作波形 例 圖26(a)〜(d)係顯示 圖。 用本發明之資訊處理系統中之動作波形 —例 圖28(a)〜(d)係顯 一例圖。 圖27(a)、（b)係顯示 圖。 ' 用本發明之資訊處理系統中之動作波形 適用本發明之資訊處理系統中之動作波形 107 200907678 圖29(a)〜(d)係顯示適用本發明之資訊處理系統中之動作波形 一例圖。 圖30⑻〜(d)係顯示適用本發明之資訊處理系統中之動作波形 一例圖。 圖31 (a)、（b)係顯示適用本發明之資訊處理系統中之動作波形 一例圖。 圖32(a)〜(d)係顯示適用本發明之資訊處理系統中之動作波形 一例圖。 圖33(a)〜(d)係顯示適用本發明之資訊處理系統中之動作波形 一例圖。 ^ 圖34(a)〜(d)係顯示適用本發明之資訊處理系統中之動作波形 一例圖。 圖35(a)、（b)係顯示適用本發明之資訊處理系統中之動作波形 一例圖。 圖36(a)〜(d)係顯示適用本發明之資訊處理系統中之動作波形 一例圖。 圖37係顯示適用本發明之資訊處理系統中之動作波形一例 圖。 圖38係適用本發明之資訊處理系統構成圖。 圖39係適用本發明之資訊處理系統構成圖。 圖40係適用本發明之資訊處理系統構成圖。 圖41係適用本發明之資訊處理系統構成圖。 圖42係適用本發明之資訊處理系統構成圖。 圖43⑻、（b)係顯示依本發明之記憶體資訊處理系統安裝形態 一例圖。 圖44⑻、（b)係顯示依本發明之記憶體資訊處理系統安裝形態 一例圖。 圖45(a)、（b)係顯示依本發明之記憶體資訊處理系統安裝形態 一例圖。 圖46⑻、（b)係顯示依本發明之記憶體資訊處理系統安裝形態 108 200907678 一例圖。 -例。 ）Ί貞7F依本發明之記憶體資訊處理系統安裝形態 構成彻依本㈣之記碰資訊處理系敵行動電話 構成"彻依本翻之記憶㈣訊處理系統之行動電話 圖。圖5G係顯示_於行動電話之習知之記㈣構成例之方塊 圖51係翻本發明之資訊處理祕構成圖。 【主要元件符號說明】 編號0) 1 ^、^、仍卜肋…仍值㈤暫存器之值）^ 〇、1···冗憶體儲存庫（儲存庫） 卜2、3、4、15、20，.·回應編號值 3 4' 15·..要求編號rn值 1-..ID資訊 1…QRvN值 (, 1…延遲值輸出旗標資訊LRGFlag值（要求編號選擇旗標資訊 RSELFlag值）（回應順序旗標資訊RRGFlag值） 1.. .回應數 109 200907678 ANT...天線 AP…應用處理器 BA…儲存庫有效命令

BankO 〜Bank7、NV1BANK0 〜NV1BANK7、NV2BANK0 〜 NV2BANK7…記憶體儲存庫 BB…基頻帶處理電路 BK0、BK1、7...儲存庫位址 BootIDSet…啟動元件冚設定期間 BootRD…啟動資料讀取期間 BotID…啟動元件iD暫存器（啟動元件仍値）

BotID-AREA...啟動元件ID儲存區域 Bsig…啟動元件辨識訊號 BUF0...緩衝器

CadLat".行位址緩衝器 CHIPM1、CHIPM2、CHIP Μ 3、CHIP Μ 4...半導體晶片 cld、ck2、ck3、Ck4...時脈訊號 ckl、CK3、ck3.·.時脈 CmdDec·.·指令解碼器

Co卜 CoBl、C〇163、Col32、Co63、Coll5、15、3卜 63、32、 Col255、Coll27、255、127、64、128·.·行位址

ColDec·.·行解碼器 Command...指令訊號 CON…記憶體控制電路 ContLogic.··控制電路 COPY-AREA…複製區域 COVER…模組封裝外殼 CPQ…ID比較電路 CPU_CHIP、CPU_CHn>〇 ' CPU_CHIP1、CPU—CHIP2、 CPU_CHIP3…資訊處理裝置 _ CPU_MAIN…資訊處理裝置 110 200907678 CPU…中央運算裝置 CPU···處理器（資訊處理裝置） 訊處理電路（資訊處理裝置） α>υο、CPU1、CPU2、CPU3 …資 DO、Dl、D2、D3·.·資料 DATA-ARE A...資料區域 DataCont…資料控制電路 DataLat…資料緩衝器

Divl、Div2··.時脈分頻電路 DRAM、DRAM0、Dmv/n Λ 動態隨機存取記憶體 DRC…5己fe體控制器（d[控制哭、 DREG0…資料暫存器 °°)

Drvl·.·時脈驅動器（時脈驅動器電路） Drv2··.時脈驅動器

EndID·.·最終元件10暫存器（終端元件仍値） EndlD-AREA·. ·最終端元件ID儲存區域 gnd...接地 HDD...硬碟 Idle...閒置期間 IDR...ID暫存器（id暫存器電路）

INIT、INIT1、ΙΝΓΠ.·.初始設定電路（初始化電路）

InitID…ID編號設定期間 InitPR-ARE A…初始程式區域 KEY…鍵盤 LA...延遲計算電路

LaRd、LaRdl、LaRd2、LaRdm2、LaRdm21、LaRdm2l〇、 Lat32b0m0、Latml、LatmlmO、Lat...延遲值 LCD. ·.液晶顯不部 LF…延遲發送旗標 LinkEn·..連接確認期間 LREG、MO—LREG、Ml—LREG、M2—LREG...延遲值輪出暫 111 200907678 存器 輪出=暫:=?設定暫存15 (㈣錄出暫存器）（延遲值 值(=_、細亂..針對延遲值輪出暫存器LRG之設定 LRGFlag. ·.延遲值輸出旗標資訊 LRGSet…延遲值輸出暫存器設定命令 MO、Μ卜M2..·記憶體晶片 M280…非揮發性記憶體 MBankO〜MBank7…記憶體電路 MQVH、MCM2…記憶體模組 MEM、ΜΕΜ24〜ΜΕΜ33…記憶體模組

MemVL、MemKTVl、MemNV2…記憶體電路 MK...微音器 MRAM...磁性隨機存取記憶體（非揮發性記憶體 MSM…記憶體模組 ° ~ NAND FLASH...NAND型快閃式記憶體 記憶體（非撣發 WAlSiD、WANDO ' ：NAND 1 …NAND 型快閃式 性記憶體） '

NDC…記憶體控制器（NAND型快閃式記憶體拎制 NOR FLASH…NOR型快閃式記憶體 “二@ NOR...NOR型快閃式記憶體（非揮發性記憶體）

Ntime、Mtime、Ltime、Mltime、Litime..·^應耠 NV1BK0〜NV1BK7、NV2BK7…記憶體胞電^輸出:人數 OS ΑΡ-AREA…程式儲存區域 PadLat.·.頁位址緩衝器

PageO、PaddO、5...頁位址 PageDec...頁解碼器 ΡΑΤΉ1〜PATH5…接合配線 PCB...印刷電路基板（基座） 112 200907678 PRC...資訊處理裝置 PSRAM.. ‘模擬靜態隨機存取記憶體 PwOn.·.電源接通期間 QRv，··隊列預約命令 QRyN…預約隊列數 RadLat…列位址緩衝器 RD、RD16、RDp 卜顧）16、奶32、RD8、RD4、NRD2、 RD2· · ·項取命令

HdataLat·..讀取資料緩衝器 Rddata…讀取資料 REF...更新命令 RefC…更新計數器 REP· AREA...替代區域

ReqBAml、ReqBAm2、ReqBAmOl、ReqRDml、ReqRD16nd、 ReqBA卜 ReqID3、ReqLRGSetO、ReqLRGSet卜 ReqRRGSetO、 ReqRRGSetl、ReqRDml0、ReqRDm04、RqRDm04、RqRDml6、 RqRD16 ml ' ReqNRD4ml > ReqRDplm2 ' ReqNQRv ' ReqNRD16ml > ReqRD16blml > ReqWT32b0m0 ' ReqRD32b0m0 ' ReqRD16blmO、ReqRD32blmO、ReqRD8blmO、ReqWT8blmO、 ReqBAbOmO、ReqWT23b0m0、ReqRNo、ReqStop2、ReqDIV8、 ReqStart2、ReqDIV4、ReqNQRv、ReqNRD2、ReqRD2…要求

ReqlF...要求介面電路

ReqN、RqN卜 RqN2、RqN3、RqN5...要求編號 ReRAM…電阻開關型隨機存取記憶體 RESET...重置期間 ResIF...回應介面電路

ResTN、ResN、RsN5...回應編號（回應數） RF...無線方塊 RNB...要求編號設定電路

Row、RowO、Row63、5...列位址 113 200907678

RowDec. ·.列解碼器

RqCkO、RqCKO、RqCld、RqCKl、RqCk2、RqCk3、RqCO 〜RqC7···要求日守脈（要求時脈訊號）（時脈訊號）

RqCkC…要求時脈控制電路 RqCT…要求隊列控制電路

RqENO、RqENl、RqEN2、RqEnO、RqEnl、RqEn2、RqEn3、

RqEO〜RqE7...要求允許訊號

RqMuxO、RqMux卜 RqMux2、RqMO〜RqM7.··要求訊號

RqN…要求編號產生電路 RqNR…要求編號產生暫存器

RqQ、ReqQ、RqQR)、RqQH…要求隊列 KqQI、KqQXI、RqQX〇...要求隊列電路 RRG…回應順序設定暫存器（回應順序設定暫存器電路） RRGDataO、RRGDatal…針對回應順序設定暫存器rrG之設 定值（設定值） RRGFlag…回應順序旗標（回應順序旗標資訊） RRGSet…回應順序設定暫存器設定命令

RsCkO、RsCKO、RsCld、RsCIQ、RsCk2、RsCO〜RsC7...回 應時脈（回應時脈訊號）（時脈訊號）

RsCkC…回應時脈控制電路 RsCT…回應隊列控制電路 RSELFlag…要求編號選擇旗標（要求編號選擇旗標資訊）

RsENO、RsEN卜 ResEnl、RsEN2、RsEnO、RsEnl、RsEn2、

RsEO〜RsE7...回應允許訊號

RsMuxO、RsMuxl、RsMux2、RsMux3、RsMO〜RsM7··.回應 訊號

RsQ、ResQ、RqQo-0、RqQ〇-l、RqQp-〇、RqQp_i…回應隊 列 〜

RsQo、RsQp、RsQO、RsQP、RsQPo...回應隊列電路

RsRDml、ResRDml、ResBRDl、ResID3、ResRDml6、 114 200907678

RsRDml6' RsRD 16ml、RsRDm04、RsLa、RsLal、RsLa2、RsLam2、

Rsban^l、RsLam210、ResNDRDplm2-0 〜ResNDRDplm2-7、 ResNDRDplm2ECC 、 ResNRD16ml 、 RsRD32b0m0 、 RsRD32blmO、RsRD16blmO、RsRD16blml、RsRD8blm0、 ResRD32bOmO、eRsRD32b0m0、ResLatml、ResLatmlmO、 ResRDmlmO、RsNRD2、ResRD2…回應 RvFlg…預約結束訊號 SaddO...區投位址 SCH...回應時程電路 SenseAmp ·..感測放大器 SK...揚聲器 SLP...資訊處理系統 SP…語音編解碼器方塊 SRAM…靜態隨機存取記憶體 SRC…記憶體控制器（SRAM控制器） SREF..·自更新•登錄命令 SREFX...自更新•解除命令 STReg…狀態暫存器電路 TB…回應編號表

Tcycle…資料傳送時脈循環數

Thmo··.溫度計 vdd...電源

Wdata…寫入資料訊號 WdataLat、WDataLat…寫入資料緩衝器 WORK-ARE A…工作區域 WT32 > WT8 ' WT ' WT2 ' WT1 寫入命令 115

Claims (1)

1. 200907678 七、申請專利範圍： 電路與回應介面電路，其特徵 1. 一種半導體裝置，包含要求介面 在於： 該要求介面電路接收包含要求編號之要求， 2. 3. 4. 5. 6. ，回應介面電路發送包含回應、編號之回應。 ΐίΐ專利範圍第1項之半導體裝置’其中該要求介面雷舰 ^包含該要求編號之縣後，將包含該要求編號之要 該回應介面電路接收包含該回應編號之回應後 回應編號之回應發送出。 匕3該 ^申請專利翻第i項之半導體裝置，其中接_要 "面電路產生對應_要求之要求職。 要求 2請專利顧第3項之半導體裝置，其巾該料介 包含該要求編號之要求發送出。 电路將 如申明專利範圍第1項之半導體褒置，其中該半導 記憶體控制電路。 如申明專利範圍弟1項之半導體裝置，其中該半導體裝且 資訊處理電路。 八’ 如申請專利範圍第1項之半導體裝置，其中該半導 記憶體元件。 不直/、有 如申請專利範圍第1項之半導體裝置，其中： 該半導體裝置具有串聯連接之複數記憶體元件； s亥複數§己憶體元件分別具有該要求介面電路與該回應介 面電路，接收包含要求編號之要求；在發送對於該要求之回應 時，將包含回應編號之回應發送出。 如申請專利範圍第8項之半導體裝置，其中： 該複數記憶體元件包含第1記憶體元件及連接在該第j記 憶體元件之後段的第2記憶體元件； ° 該第1記憶體元件將包含於該要求之要求編號發送至該第 2記憶體元件，並接受包含於該第2記憶體元件所輸出之回應 116 200907678 的回應編號。 中之每項之記憶體元件 輪设ί電路、及 =應=二=== 12. ^ίί^=Ι=半導體裝置，其中該複數記憶趙元件 ” ：ΐ: *者各自在接收該要求後產生對於該要求之要心靜 ί 13. 如申睛f利範圍第12項之半導體裝置，其中水之要札扁琥。 ，複數記憶體元件包含：第i記憶體元件、 1 體元件後段之第2記憶體元件， 〃 οχ 該第1記憶體元件將該第i記憶體 發送至該第2記鍾元件。 π毅之轉求編號 14. =半導财置，包含要求介輯路與回應介面電路，其特徵 ，要求介面電路中具有複數要求隊列， 邊回應介面電路中具有複數回應隊列， 的要Ϊ要求介面電路接收包含用·轉狀隊觸約命令 利範圍第14項之半導體裝置，其中，在按照該隊列 路將二Li求隊列及回應隊列之預約結束後，該回應介面電 π ϊΐ者隊列之涵結束的麵結束資訊發送出。 凊專利麵第14項之半導體裝置，其巾，該半導體裝置 具有记憶體控制電路。 17·ϋ:專，犯圍第14項之半導體裝置，其中，該半導體裝置 具有貧訊處理電路。 18. =s第14項之半導體裝置，其中，該半導體裝置 19. 如申請專利範圍第14項之半導體裝置，其中： 117 200907678 邊半導體裝置具有串聯連接之複數記憶體元件； 該複數記憶體元件分別具有該要求介面電路與該回應介 面電路二並具有發送接收要求用之複數要求隊列與發送^收回 應用之複數回應隊列，接收包含用以預約隊列之隊列預約 之要求。 '' 20.如申請專纖㈣19項之轉體裝置，其中，該複數記憶體 兀件分別在按照該隊列預約命令預約要求隊列及回應 束後’將意味著隊狀獅結束的預約結束魏發^、σ 1.如申睛專利範圍第19項之半導體裝置，其中： C

   該複數記憶體元件具有：第丨記髓元件、 記憶體元件後段之第2記憶體元件， ，、逆按这弟 令發第1記憶體元件接收之隊列預約命 22. 如申請專利範圍第20項之半導體裝置，其中： =複數記憶體it件具有：第^憶體元件、與 δ己憶體元件後段之第2記憶體元件， μ 件。該第2記憶體元件將涵結束f訊發送至該第丨記憶體元 23. —種半導體裝置’具有要求 電路，其特徵在於：^面電路回應”面電路與記憶體 讀取之收項取要求後’計算自該記憶體電路 24. 如申請專利範圍第23項之 .,_ 路將包含該延遲值之回應發送出體裝n亥回應介面電 路將包含該觀職之_裝置’/、巾，相應介面電 27.如申請專利範圍第23項之 具有記憶體控制電路。 · _哀置，，、中，该半導體裝置 118 200907678 1其中’該半導體裝置 其該半導體裝置 28. 如申請專利範圍第23項之半導體裝置 具有資訊處理電路。 29. 如申請專利範圍第23項之半導體裝置 具有記憶體元件。 其中 30. 如_請專利範園第23項之半導體裝置，τ 該半導體裝置财㈣連权概體元件， 獅ΐίίίΞίΐ件分別具有該要求介面電路、該回應介面 於接收要求後計算自該記憶體元件讀取 件分值頁::應:上置’其中該複數記憶體元 32. 如申料纖狀半物 件分別在接收包含該延遲值之回庫^管、中遠複數 33. 如申請專利範圍第32項之半延遲值。 件分別將包含該新延遲值之回應^置出其中該複數記憶體元 八、圖式： L 119