TW200830458A - Lateral trench MOSFET with direct trench polysilicon contact and method of forming the same - Google Patents

Lateral trench MOSFET with direct trench polysilicon contact and method of forming the same Download PDF

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Description

200830458 九、發明說明： 【發明所屬之技術領域】 本發明係關於功率半導體裝置，且尤其關於橫向溝渠金 屬氧化物半導體場效電晶體。 【先前技術】 仏向溝渠金屬氧化物半導體場效電晶體（ltdm〇S)裝置 係功率半導體裝置，其可與控制電路整合，以形成用於一 廣泛應用範圍之單片功率積體電路（IC)，包含功率管理 1C。LTDMOS裝置由氧化並且以多晶矽（”多晶，，）加以填充 之大溝渠區域組成。該多晶矽形成該LTDm〇s之閘極電 極，該氧化物層形成該閘極氧化物，而且通道區係由該矽 溝渠之側壁所形成。電流一般而言垂直流過該等通道區， 然後橫向通過一漂移區。 。此方式 為了最大化該等LTDMOS通道區之密度，重要的係最小 化4等溝渠之見度。結果，該溝渠多晶石夕一般而言並非夠 寬，足以允許藉由金屬化層或接觸插塞進行接觸。先前技 術LTDMOS裝置利用沉積在該石夕之表面上之多晶石夕區段（在 該溝渠多晶石夕之頂部上方）提供該溝渠多晶石夕與該金屬化 層間的-橋。一先前方式係於該多晶石夕凹處餘刻期間遮罩 此等橋區’使其仍然在該表面上，而且可用以作為接觸 區。若使用形成該溝渠閘極氧化物之相同氧化物層隔離此 等橋區與該基板，則該等橋區底下之氧化物相當薄，而且 限制該裝置之良率及可靠度。另-先前方式依賴沉積在該 等橋區域中之溝渠多晶矽上方的一額外多晶矽層 123843.doc 200830458 一=而言在該多晶㈣底下提供—較厚氧化物層，以改良 可罪度，但其要求較多程序複雜度，而且由於該等額外 序步驟所引入之程序邊際要求，將降低產品良率。 再者，使用-表面多晶石夕橋層降級該裝置之總體平面 • 性，而且使其他裝置之單片整合更困難。 因此’相較於先前技術，本發明之—目標係提供改良式 LTDMOS裝置設計及已簡化處理之製造方法、較大平面 性’及減少之弱氧化物區域。 I 【發明内容】 在根據本發明之— LTDM⑽置巾，於—半導體基板中 形成-閘極溝渠，該閘極溝渠係用一閘極介電層加概裡並 且以一導電材料加以填充。一第一導電率類型的一本體區 係沿著該閘極溝渠的一側壁而定位。一第二導電率類型的 一源極區定位於與該本體區相鄰之基板的一表面，而且該 第二導電率類Μ的一漂移區係沿著與該本體區相鄰之間極 〇 〉籌渠之側壁而定4立。該第二導電率類型的一没極接觸區定 位於與”亥/7Κ移區相鄰之基板之表面並且與該閘極溝渠橫向 間隔。 ， 在該基板中形成一閘極匯流排溝渠，該閘極匯流排溝渠 • 含有與該閘極溝渠中之導電材料電接觸的一導電材料。 在該基板之表面上形成一層間介電層。在該閘極匯流排 溝渠上之層間介電層中形成一閘極接觸孔，而且一導電閘 極接觸插塞位於該閘極接觸孔中。該閘極接觸插塞係與該 閘極匯流排溝渠中之導電材料接觸，而且與在該層間介電 123843.doc 200830458 層之一頂表面的一閘極金屬化層接觸。 本發明包含一種製造該LTDMOS裝置之程序。該等閘極 及問極匯流排溝渠係在該基板中蝕刻、係用該閘極介電層 加概裡’而且以該導電材料加以填充。在該基板中形成該 等源極、本體、漂移及汲極接觸區。在該基板之表面上沉 積該層間介電層，而且在該層間介電層中形成該閘極接觸 孔。以該閘極接觸插塞填充該閘極接觸孔，而且在該層間 介電層之頂表面上形成該閘極金屬化層。 一深隔離溝渠可於用以形成該等閘極及閘極匯流排溝渠 之相同程序步驟期間形成。 在一替代具體實施例中，該閘極匯流排溝渠中之導電材 料之頂表面係相對於該基板之表面而凹入，而且以一第二 介電層填充該閘極匯流排溝渠中之導電材料上方之區。視 需要’可於在該基板中用以形成一淺隔離溝渠之相同程序 步驟期間形成該凹處，而且可使用相同介電材料填充該淺 隔離溝渠及該閘極匯流排溝渠中之凹處。因此，可平坦化 該第二介電層之頂表面，而且可在該基板上沉積一層間介 電層。 可使用用以形成該源極、本體、漂移及汲極接觸區之植 入物形成該基板中其他裝置之組件。例如，可使用此等植 入物形成一雙極電晶體之集極、基極及射極，該雙極電晶 體可藉由該閘極匯流排及/或該深隔離溝渠加以隔離。 【實施方式】 本發明之LTDMOS裝置提供超越目前之LTDMOS裝置之 123843.doc 200830458 若干優點。該等新LTDM0S裝置將該閘極金屬之接觸併入 该溝渠閘極多晶梦中’而無任何表面多晶錢。由於不存 在具有-基本氧化物層之表面多晶矽層，所以不存在魄體 閘極氧化物完整性之降級。再者，藉由完全消除表面多晶 矽層，而簡化該程序，並且增強該裝置之平面性，使在具 有该LTDMOS之相同基板上整合其他裝置較容易。再者， 遠LTDMQS溝渠閘極及間極匯流排之形成可與用以形成其 他整合裝置之處理完全無關，使該LTDM〇s更加容易整^ 於一給定基線程序，而且使其模組化（無論包含該ltdm〇s 與否，其餘裝置不改變特徵）。同時，於製造其他整合裝 置期間可保護本發明之LT D M 〇 S，所以該溝渠閘極多晶石夕 及溝渠閘極氧化物並未受到後續處理所侵蝕。在本發明之 一具體實施例中，該等溝渠閘極多晶矽區係使用可與淺溝 渠隔離（STI)處理共用之蝕刻步驟而凹入。在此具體實施例 中，將該LTDMOS閘極匯流排埋入該矽層下方，而提供非 常良好之溝渠閘極隔離。 圖1顯示一先前技術LTDMOS 10的一示意性斷面。該 LTDMOS陣列（作用區域）1〇〇4中之溝渠閘極1〇〇2與提供對 該閘極金屬化之接觸之溝渠閘極1 〇 〇 6具有相同寬度，其正 常下太窄，而無法允許由該閘極金屬化直接接觸。因此， 形成一表面多晶矽橋層1008，其與該閘極多晶矽1〇1〇接 觸，而且足夠大以形成透過一接觸插塞丨〇丨8對閘極金屬化 層1012的一接觸。該多晶矽橋層10〇8必須與該基板1〇〇隔 離。如圖1中所示，可使用一厚氧化物層1014作此用途， 123843.doc 200830458 或者可使用用以當作該溝渠閘極氧化物之相同薄氧化物層 1016。雖然顯示多晶矽橋層1008及該關聯溝渠閘極1006與 溝渠閘極1002隔離，但其實際上在此裝置之另一平面中連 接。例如，圖3中顯示一先前技術LTDMOS 30的一俯視 圖。在此佈局中，每一細長溝渠閘極3 002係在每一端及中 間由一多晶矽橋層3004及一接觸插塞3006加以接觸。多晶 矽橋層3004係實質上寬於該等溝渠閘極3002，以允許由該 等接觸插塞3006進行接觸。 圖2顯示根據本發明之一 LTDMOS裝置20的一斷面圖。 為了清楚之緣故，圖2之LTDMOS陣列區域僅顯示兩溝渠 閘極2002，而且未顯示某些裝置細節（例如多層之金屬 化）。該等溝渠閘極2002係藉由凹入蝕刻至一 P型基板2〇〇4 中所形成。該等LTDMOS溝渠2006係用一閘極介電層2〇〇8 (例如二氧化石夕）加襯裡，而且以例如摻雜之多晶石夕的一導 電閘極材料2 010加以填充。形成一 N型漂移區2 〇 12，以橫 向連接LTDMOS溝渠2006與一汲極接觸區2〇14。一源極接 觸區2016之位置與每一溝渠閘極2002相鄰，而且藉由一p 本體區2020與該漂移區2012分離。顯示一本體接觸區2022 與每一源極接觸區2016相鄰，而且本體接觸區2〇22及源極 接觸區2016連接至一源極金屬化層2024。然而，在其他具 體κ施例中’遠專源極接觸區2016及本體接觸區2022可分 離，而且連接至不同電極。 一層間介電（ILD)層2034覆蓋在基板2〇〇4上。源極金屬 化層2024經由位於ILD層2034中之孔内之源極接觸插塞 123843.doc -10- 200830458 2038而接觸源極接觸區2016及本體接觸區2022。類似地， 一汲極金屬化層2040經由位於ILD層2034中一孔内的一沒 極接觸插基2 0 4 2接觸沒極接觸區2 〇 14。 當該LTDMOS 20在關斷狀態中（電流阻擋）操作時，沿著 ， 溝渠閘極2002之側壁不存在通道，而且可藉由相互空乏該 〉示移£2012、本體區2020及基板2004而支援高電壓。在開 通狀態中，將一電壓施加於該溝渠閘極2002，以造成在沿 ( 著溝渠閘極2002之側壁之本體區2020中形成一通道，而提 供電流從該源極接觸區2016垂直通過該通道、橫向通過該 漂移區2012流至汲極接觸區20 14的一路徑。藉由範例， LTDMOS 20可具有大約30 V的一崩潰電壓（BV)，其係實施 於使用〇·35 μιη設計規則的一程序中。在此範例中，該主 要溝渠閘極寬度可為大約0.5 μηι，其太窄而不允許由該間 極金屬化層進行接觸。相鄰主要溝渠閘極觸指狀物間之間 隙係由要求之漂移區加以決定，以支援一給定LTdm〇s所 U 要求，而且可為大約5 μιη。 在該LTDMOS 20之閘極匯流排部分中形成的一閘極匯流 排溝‘ 2028 I於该LTDMOS陣列區域中之溝渠閘極2〇〇2。 較佳地閘極匯流排溝渠2028足夠寬以允許由該閘極金屬化 層2030直接接觸。在此處所示之具體實施例中，此接觸係 經由一閘極接觸插塞2032而成，該閘極接觸插塞係由例如 鎢的一導電材料所形成。較佳地該閘極匯流排溝渠2〇28之 寬度係所要求最小值，以允許可靠地而且可再製地形成接 觸，因為較寬溝渠將複雜化該溝渠多晶矽之沉積及回蝕。 123843.doc -11 - 200830458 在此範例中，該接觸插塞2032係大約0·4 μπι寬，而且該閘 極匯流排溝渠2028係大約1.0 μιη寬。 圖4中顯示含有一系列線性溝渠之LTDMOS裝置20之一 具體實施例的一俯視圖。一或多個接觸區域4002係於該 LTDMOS閘極結構之某些區域中形成，較佳地靠近每一細 長溝渠閘極觸指狀物4004之每一端，而且偶爾沿著每一溝 渠閘極觸指狀物4004之長度。該接觸區域4002中之溝渠寬 度足夠大以允許由該閘極金屬化層經由一接觸插塞4006間 接接觸。對於該LTDMOS 20，閘極觸指狀物4004間之間隙 足夠寬以允許將每一閘極接觸指狀物4004放大，而形成一 對應接觸區域4002。 圖5顯示LTDMOS 20之一交替具體實施例的一俯視圖， 其中該等主要溝渠觸指狀物5002係在閉環中與加寬之接觸 區域5004接合。接觸區域5004與閘極電極（未顯示）間之電 接觸係經由接觸插塞5006而成。熟諳此技術者將了解，存 在提供直接溝渠接觸利益之許多其他潛在LTDMOS佈局， 其因而在本發明之範疇内。 圖6A至6E顯示於該LTDMOS 20之一較佳製造方法中之 關鍵步驟後之斷面圖。圖6A顯示於遮罩及蝕刻以便在該矽 基板2004中形成該等LTDMOS溝渠2006及一閘極匯流排溝 渠2028後之裝置。較佳地該遮罩材料6002係氧化物硬遮 罩，但亦可包括光阻或其他適合材料。溝渠2006及2028之 深度係由該LTDMOS裝置之要求所決定。在此範例中，該 溝渠深度係大約1·5 μιη。較佳地LTDMOS溝渠2006之寬度 123843.doc •12- 200830458 係該程序所允許之最小值，以便增加該溝渠密度而達成較 佳開通狀態效能，然而LTDMOS溝渠2006間之間隙主要係 由該裝置之關斷狀態（BV)要求所調節。在此範例中， LTDMOS溝渠2006之寬度係大約0.5 μιη，而且溝渠 LTDMOS 2006間之間隙係大約5 μιη。該閘極匯流排溝渠 2028係實質上寬於該LTDMOS單元陣列中之LTDMOS溝渠 2006。較佳地閘極匯流排溝渠2028之寬度係藉由該程序中 利用之標準接觸插塞進行接觸所要求之最小寬度。在此範 例中，閘極匯流排溝渠2028之寬度係大約1 μιη。 圖6Β顯示於形成閘極介電層2008及導電閘極層材料20 10 後之LTDMOS裝置20。此範例中之閘極介電層2008係熱成 長之二氧化矽，但亦可使用其他適合閘極材料。選擇該閘 極介電層2008之厚度，以支援要求之閘極電壓及提供希望 之臨限電壓。在此範例中，閘極介電層2008具有大約200 A的一厚度。此範例中之導電閘極材料20 1 0係就地摻雜之 多晶矽。但亦可使用其他適合閘極材料。此範例中之多晶 矽係高度摻雜，以便在該導電閘極材料2010中提供低電 阻。該多晶矽係沉積至足夠確保該閘極匯流排溝渠2028上 之可接受平面性的一厚度，例如1 μπι厚。 圖6C顯示於已平坦化該導電閘極材料2010、已形成該Ν 漂移區2012及Ρ本體區2020而且已在基板2004之表面上形 成一保護層6004後之LTDMOS裝置20。該溝渠閘極2002及 2028之平坦化係藉由回蝕、CMP或其他適合處理而達成。 應最佳化該平坦化處理，以提供該溝渠多晶矽之頂部相對 123843.doc • 13 - 200830458 於基板2004之表面之正確對準。於平坦化後，較佳地藉由 將摻雜物高能量植入基板2004中而形成該漂移區2012及本 體區2020。對於一給定LTDMOS應用，選擇漂移區2012之 摻雜濃度及深度，以最佳化關斷狀態BV與開通狀態電阻 間之折衷。在此範例中，用以形成該漂移區2012之植入物 劑量係大約3E12 cnT2，而且漂移區2012之深度係大約1 μιη。 選擇本體區2020之掺雜濃度及深度，以防止於關斷狀態操 作期間衝穿，及提供適當臨限電壓。在此範例中，用以形 成本體區2020之植入物劑量係大約5Ε12 cm_2，而且本體區 2020之深度係大約0.5 μηι。於形成該漂移區2012及本體區 2020前或後，在該表面上形成保護層6004，以便於基板 2004中所形成之其他裝置之後續處理期間保護該閘極介電 層2008及導電閘極材料2010免於損壞。端視其將經歷之處 理步驟而選擇保護層6004之材料及厚度，以提供足夠之保 護。例如，可使用具有一 1000至5 000 Α範圍中之厚度的一 層沉積之二氧化矽作為保護層6004。 圖6D顯示於移除該保護層6004以及藉由將摻雜物植入基 板2004中而形成該等N+源極接觸區2016與汲極接觸區2014 及該等P+本體接觸區2022後之LTDMOS裝置20。在此範例 中，該保護層6004係於形成該等N+源極接觸區2016與汲極 接觸區2014及該等P+本體接觸區2022前移除，所以此等程 序步驟可由該LTDMOS 20及基板2004中所形成之其他裝置 共享。一般而言，移除該保護層6004應於可能潛在損壞該 閘極介電層2008及/或該導電閘極材料20 10之處理後進 123843.doc -14- 200830458 行。 圖6E顯示於形成ILD層2034、ILD層2034中之接觸孔開 口、以源極接觸插塞2038、汲極接觸插塞2042與閘極接觸 插塞2032填充該等接觸孔及沉積並圖案化源極金屬化層 2024、汲極金屬化層2040與閘極金屬化層2030後之 LTDMOS 20 〇如所示，固持該閘極接觸插塞2032之接觸孔 2033之壁係實質上垂直及相交於閘極匯流排溝渠2028中之 導電閘極材料2010。此範例中之ILD層2034係大約1.5 μιη 厚之沉積之二氧化矽，但可使用其他適合介電層或厚度。 接觸遮罩及餘刻係如習知IC處理而進行。較佳地，使用一 各向異蝕刻程序，以確保孔2033之壁係實質上垂直。最佳 化該接觸蝕刻，以便除了該LTDMOS 20之源極接觸區20 16 與汲極接觸區2014及基板2004之其他單片整合裝置中之接 觸區以外，提供對該閘極匯流排溝渠2028之足夠接觸。 較佳地使用一接觸插塞程序填充該等接觸孔。例如，一 鎢層可藉由化學汽相沉積（CVD)加以沉積，而且後續藉由 回蝕及/或CMP處理而平坦化。以實質上垂直之側壁形成 一接觸孔並且使用一接觸插塞程序最小化該閘極匯流排溝 渠2028之要求寬度。例如，可將0.4 μηι平方之接觸孔蝕刻 至1.5 μιη厚的一 ILD層中，而且此等接觸孔可以CVD鎢接 觸插塞成功地填充。再者，使用接觸插塞令該LTDMOS程 序可與在相同基板上用以製造單片整合裝置之標準CMOS 處理相容。亦可使用例如選擇性鎢沉積之交替接觸插塞程 序，該選擇性鎢沉積僅在該等接觸孔之已曝露矽區形成 123843.doc •15- 200830458 鎢，因而排除該回蝕程序。 在本發明之另一具體實施例中，可使用該閘極金屬化層 直接接觸該閘極匯流排溝渠2028中之導電材料，而無接觸 插塞。然而，該等接觸孔一般而言將遠大於其使用一接觸 插塞程序之接觸孔，因此要求一較寬之閘極匯流排溝渠， 如以上所注意，其複雜化該溝渠蝕刻及再填充程序。 該等源極、汲極及閘極金屬化層2024、2040及2030包括 藉由習知1C處理而沉積並圖案化的一第一金屬化層。在此 範例中，沉積、以光阻遮罩並且蝕刻鋁或一鋁合金的一 6000 A厚層，以形成分離電極。雖然此處未顯示，亦可包 含例如形成額外金屬化層、ILD層及鈍化層之額外處理步 驟。 圖7A至7E顯示於根據本發明之一 LTDMOS之一第二製造 方法之關鍵步驟後之斷面圖。圖7A至7E各包含一LTDMOS 單元陣列700、一 LTDMOS閘極匯流排區域702及含有藉由 一習知淺溝渠隔離（STI)彼此隔離並且藉由一深溝渠隔離 (DTI)與該LTDMOS隔離之整合裝置之一區域704的一斷面 圖。如以下所述，STI及DTI兩者可共享與該LTDMOS共用 之處理步驟。 圖7A顯示在該矽溝渠蝕刻及後續處理期間所使用之遮罩 層之一基板7002上沉積後的一斷面圖。此範例中，此等層 包括一熱成長之塾氧化物層7004、一沉積之氮化物層7006 及一沉積之遮罩氧化物層7008。然而，可替換其他適合材 料。 123843.doc -16- 200830458 圖7B顯示於遮罩及钱刻以便在該石夕基板7〇〇2中形成 LTDMOS閘極溝渠7010、一閘極匯流排溝渠7〇i2與一深隔 離溝渠7014後的一斷面圖。LTDMOS溝渠7010之深度係由 該LTDMOS裝置之要求所決定。在此範例中，溝渠7〇1〇之 深度係大約1·5 μηι。較佳地溝渠7010之寬度係該程序所允 許之最小值，以便增加該溝渠密度而達成較佳開通狀態效 能，然而，溝渠7010間之間隙主要係由該裝置之關斷狀態 (BV)要求所調節。在此範例中，溝渠7010之寬度係大約 0·5 μηι，而且溝渠7〇 1 〇間之間隙係大約5 μιη。該閘極匯流 排溝渠7012係實質上寬於該LTDM〇s單元陣列中之溝渠 7010,而且較佳地其係由該程序中利用之標準接觸插塞用 於接觸所要求之最小寬度。在此範例中，閘極匯流排溝渠 7 012之見度係大約1卜❿。 圖7C顯示於形成一閘極介電層7〇16及導電閘極層川以後 的一斷面圖。此範例中之閘極介電層7〇16係熱成長之二氧 〇 化矽，但亦可使用其他適合閘極材料。選擇該閘極介電層 7016之厚度，以支援要求之閘極電壓及提供希望之臨限電 壓。在此範例中，閘極介電層7016係大約200 A厚。此範 -例中之導電閘極層7〇18係就地摻雜多晶矽，但亦可使用其 他適合閘極材料。高度摻雜導電閘極層 7018中之多晶石夕， 乂提仏低電阻。導電閘極層7〇18之沉積厚度係例如大約 1 μηι厚，足以在該閘極匯流排溝渠上達成可接受平面 性。 圖7D顯示於已平坦化該導電閘極層7018後的一斷面圖。 123843.doc •17- 200830458 平坦化係藉由回蝕、CMP或其他適合處理所達成。在此範 例中，該回蝕導電閘極層7018之頂部在該氮化物層7006中 的一開口内，以便於移除遮罩氧化物層7008期間保護溝渠 閘極匯流排溝渠7012免於損壞。在另一具體實施例中，可 利用在該氮化物層7006終止的一 CMP程序。 圖7E顯示於沉積之STI遮罩層7020後的一斷面圖。已圖 案化該等STI區域7022，而且已蝕刻該等遮罩層，以曝露 墊氧化物層7004之表面。圖7F顯示於已移除該STI遮罩層 7020後的一斷面圖。曝露該等LTDMOS及DTI區域中之導 電閘極層7018，使該STI蝕刻程序可同時蝕刻至該等 LTDMOS閘極溝渠7010、該閘極匯流排溝渠7012及該深隔 離溝渠7014之導電閘極層7018中。 圖7G顯示於該STI蝕刻後的一斷面圖。已在該基板7002 中形成STI溝渠7019，而且已使用與STI之蝕刻程序相同之 蝕刻使閘極層70 1 8凹入，而無任何額外遮罩。 圖7H顯示於形成一 STI介電層7024後的一斷面圖。在此 範例中，一 STI介電層7024包含一熱氧化物層及一沉積之 氧化物層。於已形成STI介電層7024後，將閘極匯流排溝 渠7012及LTDMOS閘極溝渠7010内之導電閘極層7018埋入基 板7002表面下方，而且由該STI介電層7024加以保護，以免 於基板7002中所形成之其他裝置之後續處理期間損壞。 圖71顯示於STI介電層7024之平坦化後的一斷面圖，其 可根據習知1C處理技術而實現。在此範例中，使用CMP處 理，但可替換其他適合程序。該LTDMOS單元陣列700及 123843.doc -18- 200830458 該LTDMOS閘極匯流排區域702中之導電閘極層7018受到 保護’因為該導電閘極層7 018之頂表面係相對於基板7 〇 〇 2 之表面而凹陷，並且閘極層7018係由STI介電層7024所覆 蓋。由於完全平坦化基板7002及於LTDMOS單元陣列700 與該LTDMOS閘極匯流排區域702中之層7024之STI介電表 面，可將此裝置與其他裝置輕易地單片整合。亦可使用多 晶矽填充之溝渠提供該LTDMOS與其他裝置間及該等其他 裝置間之深溝渠隔離。 圖7J顯示於該LTDMOS單元陣列700中形成一 N漂移區 7026與一 P本體區7028及其他裝置區域中選擇性形成井擴 散區7030後的一斷面圖。該漂移區7026及本體區7028可藉 由高能量植入及一短熱啟動步驟而形成。選擇漂移區7026 之摻雜濃度及深度，以最佳化一給定LTDMOS應用之關斷 狀態BV與開通狀態電阻間之折衷。在此範例中，用以形 成該漂移區7026之植入物劑量係大約3E12 cm·2，而且漂移 區7026之深度係大約1 μπι。選擇該本體區7028之摻雜濃度 及深度，以便防止於關斷狀態操作期間衝穿，及提供適當 臨限電壓。在此範例中，用以形成本體區7028之植入物劑量 係大約5Ε12 cm·2，而且本體區7028之深度係大約〇·5 μιη。 圖7Κ顯示於形成一 ILD層7032、接觸孔開口、以接觸插 塞填充接觸孔及沉積並且圖案化一金屬化層後的一斷面 圖。此範例中之ILD層7032係大約1.5 μηι厚之沉積之二氧 化矽，但可使用其他適合介電層或厚度。接觸遮罩及蝕刻 係如習知1C處理而進行。最佳化該接觸蝕刻，以提供對閘 123843.doc -19· 200830458 極匯/瓜排溝渠7012中之導電閘極層7018及基板7〇〇2中之 LTDMOS單元陣列700與其他單片整合裝置中之接觸區之 足夠接觸。使用一習知接觸插塞程序填充該等接觸孔。在 此範例中，沉積並且藉由回蝕及/或CMP處理而平坦化一 鎢層。使用一接觸插塞程序最小化該閘極匯流排溝渠7〇 i 2 之要求寬度，而且使該LTDMOS程序可與一般而言用於該 等單片整合裝置之標準CM0S處理相容。在其他具體實施 例中’該閘極金屬化層可直接接觸該閘極匯流排溝渠7〇 i 2 中之導電材料7018。一第一金屬化層係藉由習知IC處理而 沉積及圖案化。在此範例中，沉積、藉由光阻加以遮罩並 且蝕刻一 6000 A厚之鋁層，以形成分離電極。雖然此處未 顯示’但亦可包含例如形成額外金屬化層、ILD層及鈍化 層之額外處理步驟。 除了該LTDMOS單元陣列700以外，圖7K顯示一雙極電 晶體7034，其係藉由與該等LTdm〇S閘極溝渠7010及閘極 匯流排溝渠7012同時形成之深隔離溝渠7〇14加以隔離。同 時顯示一 CMOS裝置7036在該等STI溝渠7019之間。 前述具體實施例僅為說明性，而且不應將其解譯成限制 本發明之廣泛範疇。本發明之許多替具體實施例對於熟習 此項技術者而言是顯然可知的。 【圖式簡單說明】 圖1係在閘極接觸底下具有一多晶矽橋區之一先前技術 LTDMOS的一斷面圖。 圖2係具有一經由一接觸插塞之直接多晶矽閘極接觸之 123843.doc -20· 200830458 一 LTDMOS的一斷面圖。 圖3係具有將該閘極接觸連接至該多晶矽閘極之多晶矽 橋區之一先前技術LTDMOS的一俯視圖。 圖4係在每一溝渠閘極觸指狀物上具有一直接多晶矽閘 極接觸之一 LTDMOS的一俯視圖。 圖5係在成對之溝渠閘極觸指狀物上具有一直接多晶矽 閘極接觸之一 LTDMOS的一俯視圖。 圖6A至6E說明用於製造根據本發明之一 LTDMOS的一程 序。 圖6 A係於蝕刻該等溝渠後之基板的一斷面圖。 圖6B係於成長該閘極氧化物及沉積該閘極多晶矽後之裝 置的一斷面圖。 圖6C係於該多晶矽凹處蝕刻、形成該漂移區與該本體區 及沉積該保護層後之裝置的一斷面圖。 圖6D係於形成該等源極及汲極區後之裝置的一斷面圖。 圖6E係於形成該等接觸及金屬化後之LTDMOS的一斷面 圖。 圖7A至7K說明用於製造根據本發明之一 LTDMOS的一替 代程序。 圖7A係於成長一塾氧化物層及沉積一塾氮化物層與一層 氧化物遮罩層後之裝置的一斷面圖。 圖7B係於圖案化該遮罩層及蝕刻該溝渠後之裝置的一斷 面圖。 圖7C係於成長該閘極氧化物層及沉積該多晶矽後之裝置 123843.doc -21 - 200830458 的一斷面圖。
圖7D係於該多晶矽之凹處蝕刻及移除遮罩氧化物後之裝 置的一斷面圖D 圖7E係於形成一光阻遮罩層及蝕刻該等淺溝渠隔離 (STI)區之氮化物層後之裝置的一斷面圖。 圖7F係於移除該光阻遮罩層後之裝置的一斷面圖。 圖7G係於該STI蝕刻後之裝置的一斷面圖。
圖7H係於沉積該淺溝渠隔離氧化物層後之裝置的一斷面 圖0 圖71係於該STI化學機械平坦化（CMP)、移除該氮化物層 及移除該墊氧化物層後之裝置的一斷面圖。 圖7J係於該HVN植入、該p本體植入、該p井植入及該N 井植入後之裝置的一斷面圖。 圖7K係於形成該層間介電質（ILD)、該接觸遮罩與蝕刻 及$亥金屬化後之裝置的一斷面圖。 【主要元件符號說明】 10 、 20 、 30 100 > 7002 700 702 704 橫向溝渠金屬氧化物半導體 場效電晶體 基板 溝渠金屬氧化物半導體場效 電晶體單元陣列 檢向溝渠金屬氧化物半導體 場效電晶體閘極匯流排區域 整合裝置區域 123843.doc -22- 200830458
1002 、 1006 、 2002 1004 1008 、 3004 1010 1012 、 2030 1014 1016 1018 、 3006 、 4006 、 5006 2004 2006 2008 、 7016 2010 2012 2014 2016 2020 、 7028 2022 2024 2028 - 7012 2032 2033 2034 、 7032 溝渠閘極 橫向溝渠金屬氧化物半導體 場效電晶體陣列 多晶石夕橋層 閘極多晶碎 閘極金屬化層 厚氧化物層 薄氧化物層 接觸栓塞插塞 P型基板 橫向溝渠金屬氧化物半導體 場效電晶體溝渠 閘極介電層 碎閘極材料 N型漂移區 汲極接觸區 源極接觸區 P本體區 本體接觸區 源極金屬化層 閘極匯流排溝渠 閘極接觸栓塞插塞 接觸孔 層間介電質層 123843.doc -23 - 200830458 2038 2040 2042 3002 4002 ^ 5004 4004 5002 6002 6004 源極接觸栓塞插塞 沒極金屬化層 沒極接觸栓塞插塞 細長溝渠閘極 接觸區域 溝渠閘極觸指指狀物 溝渠觸指指狀物 遮罩材料 保護層 7004 墊氧化物層 7006 氮化物層 7008 遮罩氧化物層 7010 橫向溝渠金屬氧化物半導體 場效電晶體閘極溝渠 7014 深隔離溝渠 7018 7019 7020 7022 7024 7026 7030 7034 7036 傳導導電閘極層 淺溝渠隔離溝渠 淺溝渠隔離遮罩層 淺溝渠隔離區域 淺溝渠隔離介電層 N漂移區 井擴散區 雙極性雙極電晶體 互補金屬氧化物半導體裝置 123843.doc 24 -

Claims (1)

  1. 200830458 十、申請專利範圍： 1. 一種橫向溝渠金屬氧化物半導體場效電晶體，其包括： 一半導體基板； 一溝渠，其在該基板中形成，該溝渠係用一第一介電 層加襯裡而且含有一導電材料，該第一介電層使該導電 材料電絕緣於該基板，該溝渠包括一 LTDMOS片段及一 ' 閘極匯流排片段； 一第一導電率類型的一本體區，其鄰接該溝渠之 Ο LTDMOS片段的一側壁； 第二導電率類型的一源極區，其位於該基板的一頂表 面’而且鄰近該本體區； 該第二導電率類型的一漂移區，其鄰近該本體區及該 溝渠之LTDMOS片段之側壁； 該第二導電率類型的一沒極區，其鄰近該漂移區，而 且位於與該源極區側間隔開的位置之該基板之表面； 〇 —第二介電I，其置放在該基板的-頂表面上方，- 接觸孔係於該溝渠之閘極匯流排片段上之第二介電層中 形成；以及 曰 閘極金屬層，其在該第介 電層上方，該閘極金屬 材料電接觸。之閑極匯流排片段中之導電 2. 體場效電晶體， 渠之閘極匯流排 "月求項1之橫向溝渠金屬氧化物 其中該接觸孔的-側尺寸完全位衣 片段上。 123843.doc 200830458 3·如請求項1之橫向溝渠金屬氧化物半導體場效電晶體， 其中4接觸孔具有實質上垂直之側壁，其從該第二介電 層的一頂表面延伸至該基板之表面。 4·如請求項丨之橫向溝渠金屬氧化物半導體場效電晶體， 中4 /冓渠之閘極匯流排片段係寬於該溝渠之 片段。 如明求項1之檢向溝渠金屬氧化物半導體場效電晶體， f'') 中該溝渠中之導電材料的一頂表面係相對於該基板之 頂表面而凹陷。 月求項5之検向溝渠金屬氧化物半導體場效電晶體， 其包括一第三介電層，該第三介電層係位於該導電材料 之頂表面與該第二介電層之間的溝渠中。 7· 一種溝渠半導體裝置，其包括： 一半導體基板； 溝渠，其在該基板中形成，該溝渠係用一第一介電 〇 曰力襯裡而且含有-導電材料，該第-介電層使該導電 材料電絕緣於該基板，該溝渠包括—裝置片段及 匯流排片段； 一第二介電層，其置放在該基板的一頂表面上方，一 接觸孔係於該溝渠之間極匯流排片段上之第二介電層中 =，該接觸孔具有實質上垂直之側壁，該等側壁料 之閘極匯流排片段中之導電材料相交； 金屬層包括一第一金屬；以及 閘極金屬層’其置放在該第二介電層上方，該閘極 123843.doc 200830458 導電接觸插塞，其置放在該接觸孔中，該接觸插塞 提供該閘極金屬層與該溝渠之閘極匯流排片段中之導電 ;斗1之電接觸，該接觸插塞包括與該第一金屬不同的 一第二金屬。 項7之溝渠半導體裝置’其中該接觸插塞的一側 尺寸係完全位於該溝渠之閘極匯流排片段上。 月求項7之溝渠半導體裝置，其中該溝渠之閘極匯流 排片段係寬於該溝渠之裝置片段。 •如：求項7之溝渠半導體裝置，其中該溝渠係線性。 -:求員8之溝渠半導體裝置，其中該線性溝渠包括沿 饥Λ冓木以有規則性間隔置放之複數個閘極匯流排片 其中一閘極匯流排片段 其中該溝渠係一閉環之 12·如請求項11之溝渠半導體裝置： 係位於該溝渠之每一端。 〇 如明求項7之溝渠半導體裝置， 形式。 14·如請求項7之 料的—馆矣 導體褒置’其中該溝渠中之導電材 15如^ 係相對於該基板之頂表面而凹陷。 求項Η之溝渠半導體裝置 該第三介雷爲於7 弗一，丨电層， 層間之溝渠；:、立於該導電材料之頂表面與該第二介電 16.如研求項7之溝渠半導體裝置， 或一鋁合金。 八中邊弟一金屬包括鋁 17·如睛求項16之溝渠 ¥衷置其中該第：金屬包括鎢 123843.doc 200830458 或一鎢合金。 1 8·如請求項7之溝渠半導體裝置，其包括與該溝渠之装置 片段相鄰的一橫向溝渠金屬氧化物半導體場效電晶體。 19· 一種半導體配置，其包括： 一半導體基板，· 一溝渠，其在該基板中形成，該溝渠係用一第一介電 層加襯裡而且含有一導電材料，該第一介電層使該導電 (飞 材料電絕緣於該基板，該溝渠包括一裝置片段及一閘極 匯流排片段，該溝渠中之導電材料的一頂表面係相對於 該基板之頂表面而凹陷； 一第一半導體裝置，其位置與該溝渠之裝置片段相 鄰； 一第二介電層，其置放在該基板的一頂表面上方，一 接觸孔係於該溝渠之閘極匯流排片段上之第二介電層中 乂成"亥接觸孔具有實質上垂直之側壁，該等側壁與該 ϋ 溝渠之閘極匯流排片段中之導電材料相交； ]極孟屬層，其在该第二介電層上方，該閘極金屬 印係、、二由忒接觸孔與該溝渠之閘極匯流排片段中之導電 •材料電接觸； ，一第三介電層，該第三介電層係位於該導電材料之頂 表面與第二介電層間之溝渠中； 一淺隔離溝渠，i在蜂其& 士…^ ，、在忒基板中形成，該淺隔離溝渠含 有該第三介電層。 20.如請求項19之半導 ®配置其包括與該淺隔離溝渠相鄰 123843.doc 200830458 的一第二半導體裝置。 21·如請求項2〇之半導體配置，其中該第一裝置包括一橫向 溝渠金屬氧化物半導體場效電晶體。 22. 如請求項21之半導體配置，其中該第二裝置包括一 CMOS裝置的一部分。 23. —種形成一橫向溝渠金屬氧化物半導體場效電晶體之方 法，其包括： 在一半導體基板中形成一溝渠，該溝渠包括一 LTDM0S片段及一閘極匯流排片段； 用一介電層加襯裡於該溝渠之壁； 將一第一導電材料引入該溝渠中； 將一第一導電率類型的一摻雜物植入該基板中，以形 成與該溝渠之LTDM0S片段之一側壁相鄰的一本體區； 將一第二導電率類型的一摻雜物植入該基板中，以形 成與該本體區及該溝渠之LTDM0S片段之側壁相鄰的一 漂移區； 將該第二導電率類型的一摻雜物植入該基板中，以形 成與該基板之一頂表面及該本體區相鄰的一源極區； 將該第二導電率類型的一摻雜物植入該基板中，以形 成與該基板之頂表面相鄰並與該源極區側間隔開的一汲 極區； 在該基板之頂表面上形成一第二介電層； 在該溝渠之閘極匯流排片段上方之第二介電層中形成 -接觸孔’該接觸孔具有實質上垂直之壁，其與該溝渠 123843.doc 200830458 之閘極匯流排片段令之導電材料相交； 、第一‘電材料填充該接觸孔，以便在該接觸孔中 形成一接觸插塞；以及 在a第一 ；|電層上形成一閘極金屬層，該閘極金屬層 係與該接觸插塞接觸。 24·々明求項23之方法，其包括平坦化該基板之頂表面及該 第一導電材料。 )25·如請求項24之#法，#包括於形成該源極區及該汲極區 前在該基板上形成及移除一保護層。 26.如請求項23之方法，其中以一導電材料填充該接觸孔包 括·以鎢填充該接觸孔。 27· —種形成一半導體裝置之方法，其包括： 在一半導體基板之表面上形成一第一遮罩層； 在該第一遮罩層中形成一第一開口； 透過e亥弟一開口而独刻該基板，以形成一第一溝準； ) 用一第一介電層加襯裡於該第一溝渠之壁； 將一第一導電材料引入該第一溝渠中； 在該第一遮罩層上形成一第二遮罩層； 在該第一及第二遮罩層中形成一第二開口； 移除該第二遮罩層； 引入一蝕刻劑，該蝕刻劑透過該第一開口而餘刻該第 一導電材料，以便在該第一導電材料中形成一凹處，該 姓刻劑透過該第二開口而触刻該基板，以便在該基板中 形成一第二溝渠； 123843.doc -6 - 200830458 在該基板之頂表面上形成一第二介 "电滑，該第二介電 層填充該第一導電材料及該第二溝準由 一 丫艾凹處；以及 平坦化該第二介電層。 28·如请求項27之方法，其進一步包括： 形成與彡亥弟一溝渠相鄰的一第一丰莫驶壯 守體裝置；以及 形成與该弟一溝渠相鄰的一第二半導體事置 29.如請求項28之方法，其中該第一溝渠包括1置片段及 一閘極匯流排片段，該方法其進一步包括· 又 在該基板之表面上形成一第三介電層； 在該第三介電層中形成-接觸孔，該接觸孔具有垂直 壁’其與該第一溝渠之閘極匯流排片段中之第一導電材 料相交； 以-第二導電材料填充該接觸孔，以便在該接觸孔中 形成一接觸插塞；以及 在該第二介電層上形成一閘極金屬層，該問極金屬層 係與該接觸插塞接觸。 3〇·如請求項29之方法，其中該第一裝置包括一橫向溝渠金 屬氧化物半導體場效電晶體，該方法其進一步包括： 將一第一導電率類型的一摻雜物植入該基板中，以形 成與該溝渠之裝置片段之一側壁相鄰的一本體區； 將一第二導電率類型的一摻雜物植入該基板中，以形 成與該本體區及該溝渠之裝置片段之側壁相鄰的一漂移 區； 將該第二導電率類型的一摻雜物植入該基板中，以形成 123843.doc 200830458 與該基板之一頂表面及該本體區相鄰的一源極區；以及 將該第二導電率類型的一摻雜物植入該基板中，以形 成與該基板之頂表面相鄰並與該源極區側間隔開的一汲 極區。 -31·如請求項30之方法，其進一步包括： 在該第—遮罩層中形成一第二開口；以及 I過該第—遮罩層中之第二開口而蝕刻該基板，以便 〇 在該基板中形成-第三溝渠； 用 _第—八 ~ ;|電層加襯裡於該第三溝渠之壁；以及 Μ °亥第—導電材料引入該第三溝渠中。 Ο 123843.doc
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