JP6031156B2 - 半導体装置 - Google Patents

Description

本発明は、トレンチゲート型ＭＯＳ電界効果トランジスタを含む半導体装置に関する。

近年、多種多様な携帯機器が流通するようになり、その電源には高エネルギー密度を有し、メモリー効果が発生しないＬｉイオン電池が多用されている。それに伴い、Ｌｉイオン電池の過充電、過放電を検出する保護用ＩＣも必須となっている。例えば、携帯電話向けのＬｉイオン電池に関しては、３．６Ｖ程度の電池電圧となるが、充電する際は２０Ｖ以上の電圧がかかる事になり、ＩＣとしては高耐圧を有する素子を含むことが要求される。

この際、ＣＭＯＳトランジスタプロセスで上記ＩＣの仕様を満たそうとした場合、低耐圧に適したＭＯＳトランジスタおよび高耐圧に適したＭＯＳトランジスタを形成する必要がある。なぜなら、高耐圧素子はその仕様を満たす為には素子サイズをある程度大きくする必要があり、ＩＣの全体を高耐圧素子で構成した場合、最終的なチップサイズが増大し、コスト競争力のないＩＣとなり、市場の価格に対する要求を満たすことは困難になってしまうからである。その為、高電圧が印加される回路部分に高耐圧素子を使用し、その他の回路領域は低耐圧素子を使用することでチップサイズを抑制している。さらには、保護ＩＣにパワーＭＯＳ電界効果トランジスタ（以下パワーＭＯＳＦＥＴと略す）を内蔵することで、さらなるチップサイズ縮小とともに、パワーＭＯＳＦＥＴのオン抵抗低減が要求されている。

ここで、パワーＭＯＳＦＥＴのオン抵抗は、約５０ｍΩの低抵抗が求められるため、パワーＭＯＳＦＥＴがチップ全体に占める割合は非常に大きく、パワーＭＯＳＦＥＴの性能向上がチップサイズの縮小に大きく貢献する。

そこで、パワーＭＯＳＦＥＴに焦点を当てると、その回路は、図２に示すように２つのＮ型パワーＭＯＳＦＥＴ１１、１２のドレイン同士を短絡させたものを用いることがある。図３の断面図のように、ドレイン電極をＮ型埋め込み層２で形成し、かつドレイン同士をＮ型埋め込み層２で短絡させ、かつトレンチゲート７をゲート電極９で完全に埋め込むトレンチゲート型ＭＯＳＦＥＴを用いて前記回路を構成した場合、Ｎ型埋め込み層２の寄生抵抗成分を減らすために、ＭＯＳＦＥＴ間の距離は短いことが望ましい。しかし、ＭＯＳＦＥＴのＰ型ウェル５ａ、５ｂ間のパンチスルー耐圧を確保する必要があるため、ＭＯＳＦＥＴ間の距離を十分に開け、そこにＮ型緩和層４を設けた構造としている。

小柳光正、「サブミクロンデバイスＩ」、丸善株式会社、昭和６２年７月３１日、ｐ１７０

図３に示すように、トレンチゲート型ＭＯＳＦＥＴのＰ型ウェル５ａ、５ｂ間のパンチスルー耐圧を確保するために、Ｐ型ウェル５ａ、５ｂ間にＮ型緩和層４を設ける場合、Ｐ型ウェル５ａ、５ｂとＮ型緩和層４間のアバランシェブレークダウンを起こさないようにするため、Ｎ型緩和層４の濃度を薄くしなければならず、それにより、Ｐ型ウェル５ａ、５ｂ間の距離を大きく開ける必要がある。Ｐ型ウェル５ａ、５ｂ間の距離を大きく開けると、面積効率が悪化し、チップサイズの増大を招く。また、Ｐ型ウェル５ａ、５ｂ間の距離が離れることで、トレンチゲート型ＭＯＳＦＥＴのドレイン同士を接続しているＮ型高濃度埋め込み層２の距離が長くなり、ドレイン抵抗が高くなるため、トレンチゲート型ＭＯＳＦＥＴの性能を落とすことになる。

本発明は、トレンチゲート７をゲート電極９で完全に埋め込むトレンチゲート型ＭＯＳＦＥＴにおいて、パフォーマンスに優れた半導体回路装置を提供することを目的とする。

上記の課題を解決するために、本発明は以下の手段を用いた。

第１導電型の半導体基板の上に設けられたエピタキシャル層の表面近傍に設けられ、絶縁分離された、第１導電型の第１のウェル層と第２のウェル層とにそれぞれ配置された第１のトレンチゲート型ＭＯＳＦＥＴおよび第２のトレンチゲート型ＭＯＳＦＥＴと、
前記第１のトレンチゲート型ＭＯＳＦＥＴと前記第２のトレンチゲート型ＭＯＳＦＥＴとの共通のドレインである、前記エピタキシャル層の下に設けられた第２導電型の埋め込み拡散層と、
前記第１のウェル層と前記第２のウェル層との間に配置された、内部表面にゲート酸化膜を有し、その上にゲート電極材料が埋め込まれたトレンチと、
を有し、
前記トレンチの幅は、前記第１および第２のトレンチゲート型ＭＯＳＦＥＴを構成しているトレンチの幅以下であり、
前記トレンチの深さは、前記第１および第２のトレンチゲート型ＭＯＳＦＥＴを構成しているトレンチの深さ以上である半導体装置とした。

請求項１に記載の本発明によれば、トレンチゲートをゲート電極で完全に埋め込むトレンチゲート型ＭＯＳＦＥＴの素子分離において、ＭＯＳＦＥＴ間にトレンチ溝を形成し、それをゲート電極材料で埋め込むことにより、ＭＯＳＦＥＴのウェル間のパンチスルー耐圧が向上し、ＭＯＳＦＥＴ間の距離を縮めることができる。これにより、ＭＯＳＦＥＴ間を接続するＮ型高濃度埋め込み層の長さが短くなるため、チップサイズが小さく、性能が優れた半導体回路装置を提供することができる。

（ａ）、（ｂ）は、実施の形態にかかるトレンチゲート型ＭＯＳＦＥＴを有する半導体回路装置の断面構造図である。 パワーＭＯＳＦＥＴの回路図である。 従来のトレンチゲート型ＭＯＳＦＥＴを有する半導体回路装置の断面構造の例を示す図である。

以下、本発明による半導体装置について、図面を用いて説明する。なお、以下の説明においては、Ｎチャネル型のＭＯＳＦＥＴを例に説明を行う。

図１は本発明の第１の実施例である半導体回路装置の概略断面図を示している。Ｐ型半導体基板１上に、ドレインとなるＮ型埋め込み層２と、Ｐ型エピタキシャル層３が形成されている。Ｐ型エピタキシャル層３表面には、ドレインに印加される電界を緩和するための低濃度領域となるＮ型ウェル層４がＮ型埋め込み層２に届くように形成され、さらに、その内部にはチャネル領域となるＰ型ウェル層５ａ、５ｂが選択的に形成されている。Ｐ型ウェル層５ａ、５ｂの内部には、選択的にＮ＋＋型ソース層１０ａ、１０ｂとＰ＋＋型層１３ａ、１３ｂがそれぞれ形成され、さらに、Ｐ型ウェル層５ａ、５ｂ及びＮ＋＋型ソース層１０ａ、１０ｂを貫通してＮ型ウェル層４に形成された第１のトレンチ７ａ、７ｂ内には、ゲート酸化膜８ａ、８ｂがそれぞれ形成され、Ｎ型ポリシリコンで形成されるゲート電極材料９ａ、９ｂが埋め込まれている。1つのＰ型ウェル層のなかには複数のトレンチが形成され、並列に接続されて一つのトランジスタを形成する。

このように形成されている第１のトレンチゲート型ＭＯＳＦＥＴと第２のトレンチゲート型ＭＯＳＦＥＴとの間には、第１のトレンチ７と同じ幅を持つ第２のトレンチ１４が形成され、その中には第１のトレンチ７ａ、７ｂ内と同様に、ゲート酸化膜８ｃが形成され、Ｎ型ポリシリコンで形成されるゲート電極材料９ｃが埋め込まれている。また、図１（ａ）では、第１および第２のトレンチゲート型ＭＯＳＦＥＴの外周表面部と第２トレンチの周囲表面部に、図１（ｂ）では、第１および第２のトレンチゲート型ＭＯＳＦＥＴの外周表面部に、フィールド絶縁膜が形成されている。また、図示はしないが、半導体基板の表面には中間絶縁膜が形成され、各ＭＯＳＦＥＴのＮ＋＋型ソース層１０ａ、１０ｂ、Ｐ＋＋型層１３ａ、１３ｂ、ゲート電極材料９ａ、９ｂ上にコンタクトホールが形成され、さらに、コンタクトホールを介して金属によってゲート電極及びソース電極が形成され、Ｎ＋＋型ソース層１０ａ、１０ｂ、Ｐ＋＋型層１３ａ、１３ｂはソース電極で短絡される。なお、第２のトレンチに埋設されているゲート電極材料９ｃにはゲート電極に当たるものが存在しない構造となっている。

本実施の形態にかかるトレンチゲート型ＭＯＳＦＥＴの動作について説明する。当該トレンチゲート型ＭＯＳＦＥＴは、ゲート電極材料９に接続されたゲート電極に閾値電圧Ｖｔ以上の電圧が印加されると、第１のトレンチ溝７の側壁に接するＰ型ウェル層５が反転してチャネルとなり、ドレイン電流が流れる。

トレンチゲート型ＭＯＳＦＥＴの動作について詳細に説明する。図２に示す回路のように第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴはドレイン同士が短絡しており、図１においては、例えば第１のＭＯＳＦＥＴのゲート電極９ａと第２のＰ＋＋型高濃度層１３ｂに順バイアスを印加した場合（オン時）の電流経路としては、第１のＭＯＳＦＥＴのＮ＋＋型ソース層１０ａ、チャネル領域、Ｎ型ウェル層４、Ｎ型埋め込み層２、Ｎ型ウェル層４、第２のＭＯＳＦＥＴのＰ型ウェル層５ｂ、Ｐ＋＋型高濃度層１３ｂが存在する。また、第１のＭＯＳＦＥＴのゲート電極９ａに電圧を加えず、Ｐ＋＋型高濃度層１３ｂに順バイアスを印加した場合はオフとなり、Ｐ型ウェル層５ａと５ｂ間に高電圧をかけることが可能で、この時の耐圧は、Ｎ型ウェル層４とＰ型ウェル層５ａからなるＰＮ接合耐圧、あるいはＰ型ウェル層５ｂ、Ｎ型ウェル層４、Ｐ型ウェル層５ａからなる寄生のバイポーラトランジスタのパンチスルー耐圧によって決まる。

本実施の形態にかかるトレンチゲート型ＭＯＳＦＥＴは、Ｐ型ウェル層５ａと５ｂの間にゲート電極材料で埋設された第２のトレンチゲートが形成されている。これによりＰ型ウェル層５ａと５ｂ間のパンチスルー耐圧を高めることができる。

第１の実施例では、第２のトレンチ１４の側面と底面に酸化膜があるが、この酸化膜が破壊されないような構造にしなければならない。酸化膜の絶縁耐圧が、Ｎ型ウェル層４とＰ型ウェル層５からなるＰＮ接合耐圧よりも大きい場合は、Ｐ型ウェル層５ａあるいは５ｂと第２のトレンチが接する構造としても酸化膜の破壊は起こらない（図１（ｂ））。一方、酸化膜の絶縁耐圧が、Ｎ型ウェル層４とＰ型ウェル層５ａあるいは５ｂからなるＰＮ接合耐圧よりも小さい場合は、Ｐ型ウェル層５ａおよび５ｂと第２のトレンチゲートの間にＮ型ウェル層４が入るようにして電界を緩和し、酸化膜の破壊を防ぐことができる（図１（ａ））。

第２の実施例としては、第２のトレンチ１４の内面に形成された酸化膜８ｃの厚みを、第１のトレンチ７の内面に形成された酸化膜８ａ、８ｂより厚くする。この実施例によれば、第２のトレンチ１４の内面に形成された酸化膜の耐圧を高くすることができるため、Ｐ型ウェル層５と第２のトレンチとの距離を縮めることが可能となる。

第３の実施例として、第２のトレンチ１４の幅を第１のトレンチの幅７より狭くする。この実施例によれば、第２のトレンチ１４の幅を狭くすることで、ＭＯＳＦＥＴ間の距離をより縮めることができる。

第４の実施例として、第２のトレンチ１４の深さを第１のトレンチ７の深さより深くする。この実施例によれば、第２のトレンチ１４の深さを深くすることで、より確実にＰ型ウェル層５間のパンチスルー耐圧を高くすることができる。

実施例を４例示したが、第２のトレンチ１４およびその周辺の構造は、第２のトレンチ１４の内面に形成される酸化膜８ｃの耐圧と、トレンチゲート型ＭＯＳＦＥＴに要求される耐圧との関係から、適切な構造を選択することが可能である。また、実施例の組み合わせでその構造を形成することも可能である。

尚、本発明は、Ｎチャネルのトレンチゲート型ＭＯＳＦＥＴについての例を示したが、Ｐチャネルのトレンチゲート型ＭＯＳＦＥＴにも適用可能である。以上に説明したものは本発明の一実施の形態に過ぎないものであり、本発明の趣旨を逸脱することなく、この他にも種々の変形した実施の形態が考えられることは勿論のことである。

１ Ｐ型半導体基板
２ Ｎ型埋め込み層
３ Ｐ型エピタキシャル層
４ Ｎ型ウェル層
５ａ、５ｂ Ｐ型ウェル層
６ フィールド絶縁膜
７ａ、７ｂ 第１のトレンチ
８ａ、８ｂ、８ｃ 酸化膜
９ａ、９ｂ、９ｃ ゲート電極材料
１０ａ、１０ｂ Ｎ＋＋型ソース層
１１ 第１の縦型ＭＯＳＦＥＴ
１２ 第２の縦型ＭＯＳＦＥＴ
１３ａ、１３ｂ Ｐ＋＋型層
１４ 第２のトレンチ

Claims (2)

1. 第１導電型の半導体基板の上に設けられたエピタキシャル層の表面近傍に設けられ、絶縁分離された、第１導電型の第１のウェル層と第２のウェル層とにそれぞれ配置された第１のトレンチゲート型ＭＯＳＦＥＴおよび第２のトレンチゲート型ＭＯＳＦＥＴと、
   前記第１のトレンチゲート型ＭＯＳＦＥＴと前記第２のトレンチゲート型ＭＯＳＦＥＴとの共通のドレインである、前記エピタキシャル層の下に設けられた第２導電型の埋め込み拡散層と、
   前記第１のウェル層と前記第２のウェル層との間に配置された、内部表面にゲート酸化膜を有し、その上にゲート電極材料が埋め込まれたトレンチと、
   前記トレンチと前記第１のウェル層との間および前記トレンチと前記第２のウェル層との間となる前記半導体基板の表面にそれぞれ配置されたフィールド絶縁膜と、
   を有し、
   前記トレンチとそれぞれの前記フィールド絶縁膜とは離間していて、離間している領域に前記第１のウェル層および前記第２のウェル層とは逆の導電型を有するウェル層が入っており、
   前記トレンチの幅は、前記第１および第２のトレンチゲート型ＭＯＳＦＥＴを構成しているトレンチの幅以下であり、
   前記トレンチの深さは、前記第１および第２のトレンチゲート型ＭＯＳＦＥＴを構成しているトレンチの深さ以上である半導体装置。
2. 前記トレンチの内部表面に形成されているゲート酸化膜が前記第１および第２のトレンチゲート型ＭＯＳＦＥＴを構成しているトレンチの内部表面に形成されているゲート酸化膜以上の厚みを持つことを特徴とする請求項１記載の半導体装置。

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