TW200828312A - Semiconductor device and method of controlling the same - Google Patents

Description

200828312 九、發明說明： 1 【發明所屬之技術領域】 本發明係關於半導體裝置以及控制該半導體裝置之方 法，且詳言之，係關於包含非揮發性記憶胞之半導體裝置 以及控制該半導體裝置之方法。 【先前技術】 於最近幾年，為可重寫資料之半導體裝置的非揮發性 已廣泛用於譬如可攜式電話聽筒和數位相機之各種 、的電子裝置。典型為非揮發性記憶體之快閃記憶體包含 nor快閃記憶體和NAND快閃記憶體。用於程式化之小量 的資料等以高速處理的情況，時常使用疆快閃記憶體。

於處裡譬如影像資料之大量倾之情況，時常制NAND 快閃記憶體。 NOR快閃記憶體包含胞陣列（cell _力，在該胞陣列 中’記憶胞之源極係連接在一起。由一次性寫入或一次性 、讀取所存取之㈣量係小至數传元，而歸讀取之存取 丁間係短至10 ns。另一方面，NAND快閃記憶體具有記憶 胞串聯連接於其上之串線（string)，並包含記憶胞陣列，該 記憶胞陣列具有連接至個別串線之位元線。寫入和讀取係 以頁（例如，2K位元組）為單位所共同實施。因此，NAND 快閃記憶體具有用來保有頁資料之頁緩衝器，而該頁資料 係從該頁緩衝器共同寫入至該記憶胞陣列。而且，該頁資 料係從該記憶胞陣列共同讀取至該頁緩衝器。因為該記憶 胞陣列之此結構，對於讀取之初始存取時間係長達別以 94107 5 200828312 s，但是能夠連續地輸出於—m料。NAN 體通常所形成有之記憶胞係具有作為電荷累積層之^置= 極。寫入至記憶胞中係藉由㈣穿随現象而實施，該州穿 喊象係藉由在該浮置閘極上之控制閘極和基板之間產生 面電位所導致。因,匕，一頁之大量資料得以立刻被寫入。 而且，複製回模式（copy back m〇de)已建議用於副D 快閃記憶體。於該複製回模式中，儲存於記憶胞中之頁資 料讀入頁緩衝器中’以及頁資料寫入(複製)至頁於不同的 位址。於此模式中，讀人頁緩衝器中之f料不輸出至外部， 但是能在内側複製。因&，能縮短作業時間。複製回模式 呀吊由主機侧（外部電路）使，來管理稱之為垃圾收集 (garbage collection)之檔案用於儲存於nand快閃記憶體 中之貧料。於各頁區域巾’係儲存有表補存之資料是否 為有效或無效（旗標（flag)資料）之資訊。欲執行垃圾收集， 主機側需要事先讀取旗標資料。 友同時’美國專利第6,011,725號揭示一種石夕·氧化物· 乳化』物·氧化物石夕（隨〇8)快^記憶體，以作為包含虛擬 接也°己L胞之快閃§己憶體，該虛擬接地記憶胞切換源極和 j極亚以對稱方式起動（activate)該源極和汲極。此快閃記 憶體1 NOR快閃記憶體之一種形式’並藉由施加高電壓 於5己炫胞中電晶體之閘極及控制閘極並繼而注入熱電子至 電荷累積層中而執行寫入至記憶胞中。 而且，國際公開第02/01574號傳單揭示一種具有劃分 之位元線之快閃記憶體以便執行較習知的nand快閃記憶 94107 6 200828312 取。於此快閃記憶體中，卿 j刀成-個區域’-個在頁緩衝器側而—個在另—側 樣Γ兄者位=線亦被割分。劃分之電晶體提供於二個區域 之曰。虽劃分之電晶體被關斷（off)時 百 缓咖上區域讀取。當劃分之電晶體被導 料能以正常速度從兩邊區域讀取。 、 於有時需要以高速處理資料以及有時需要以小的電子 祕（power consumption)處理大量資料之電子裝置中，必 準備NOR快閃記憶體和NAND快閃記憶體。而且， '機側執行垃圾收集時，則必須事先讀取旗標資料。缺 2’於NAND快閃記憶體中，讀取旗標資料需要長時間週 期0 【發明内容】 業已完成本發明來克服上述先前技術之缺點，並且本 毛月提供_種半導體裝置以及控制該半導體裝置之方法， ^半f體衣置☆夠在—個非揮發性記憶體(memory)中選擇 2貝料處理或具有小電子消耗之大量資料處理，以及控 制此種半導體裝置之方法。 人 “、、本么明之一怨樣，提供一種半導體裝置，包含·· ，有=揮發性記憶胞(mem°ry eel”之記憶胞陣列；包含於 意月:陣列中並儲存區域資料之區域;保有自該記憶胞 一^專ί來之資料並稍後輸出該資料至外部（outside)之第 盥Γ存f兀，以及控制電路，該控制電路在標準讀取模式 ” Γ7速巧取模式之間作選擇，該標準讀取模式係用來導致 94107 7 200828312 該第-錯存單元保有自該記憶胞陣列轉移來之區域資料並 輸^亥區域貧料至該外部，而該高速讀取模式係用來導致 7弟一儲存早70保有由劃分該區域資料所形成並自該記憶 i陣列轉移來之複數件劃分的資料並輪出該劃分的資料至 該外部。 、 依…、本么明之另一恶樣，提供一種控制半導體裝置之 方法，該半導體裝置具有包含非揮發性記憶胞之記憶胞陣 列、在該記憶胞陣列中並錯存區域資料之區域、以及保有 =該記憶胞陣列轉移來之資料並稍後輸出該資料至外部之 ^儲存單元，該方法包含··標準讀取步驟，該步驟包含 儲存自該記憶胞陣列轉移來之區域資料至該第—儲存單 凡，亚攸該第一儲存單元輪出該區域資料至外部；高速讀 ，步驟’該步驟包含儲存由劃分該區域資料所形成並自該 p胞陣㈣移1之複數件劃分的資料至第-儲存單元 並從該第一儲存單元輸出該劃分的資料至外部；以及 於標準讀取模式與高速讀取模式之間作選擇。能於—個 揮發性記憶體中選擇用以高速處理資料之高速讀取 用來以車乂小的電子消耗處理大量資料之標準 【實施方式】 吴式 &現將餐照所附圖式而提出說明本發明之實施例。 (弟一實施例） 本發明之第一實施例為虛擬接地快閃記憶體，但 有NAND介面功能知台匕私 ^ 出次抓…「 夠以頁(page)(2K位元組)為單位輕 貝’、、邻電路。再者，該快閃記憶體具有選擇標準舅 94107 8 200828312 式與鬲速讀取模式之功能，該標準讀取模式係以低電 ’毛來輪出貧料’而該高速讀取模式則係以大電子消耗 ^速輪咖。第1圖為顯示依照第-實施例之快問記 」产己匕I陣列和周圍控制電路之方塊圖。第2圖顯示 冗憶胞之間的連接。 咏固中所示，δ己憶胞陣列10具有以矩陣（matrix) 工、配置之記憶胞，符合朝橫方向⑽挪㈣_比⑽）延 .Γ之字元線（未圖示）及朝縱方向延伸之位元線（未圖示）。如 ^ 2圖中所示，字元線WL係連接至形成各記憶胞52之電 曰曰體的控制閉極，而位元線BL則係連接至記憶胞52之源 f和沒極。記憶胞52為虛擬接地記憶胞，而二個位元能儲 :胞:2-之各其中之一。連接於該相同字元線(於實 ::仏字70線’如稍後說明）之區域相等於—個用以儲 :頁貧料的頁(區域)。回頭參照第u，幾頁之區域係安 斤 ； 式，5己丨思也陣列10包含數頁。該 體η頁：區域包含—般記憶體區(Regular)、參考記憶 的、和備用區（Spare)。該一般記憶體區為儲存將被 …入於快閃5己憶體中之資料及—般資料的區域。該參 =區為具有在讀取資料時將用作為參考之參考記憶胞的 :域。該備用區為具有儲存槽案控制資料等之記憶胞的區 :料Γίΐ複製回操作期間將表示頁資料為有效之旗標 貝枓舄入其中之區域。 外部資料之輸入係以頁（page)為單位 實施例中’每-頁之資料大小為2K位元J於 94107 9 200828312 體中，係使用FN?随現象來執行寫入資 # ^ L 。另一方面，於虛擬接地快閃記憶體中，係 情月二象來執行寫人資料。因A，雖對虛擬接地記 時間能寫入之·:？:二 疋部只能夠儲存於相同 怜體所使用：i ‘貝料。而且’因為虛擬接地快閃記 聽^ ϋ Α器與眶快閃記憶體所使用的感 :益且有相同類型，因此較小量之記憶胞也能立刻被

減少電流消耗。因此，於第—實施例中，記憶 月LP列10的寫入與讀取之執行係以子頁（sub page)資料單 :為單位’該子頁資料單元係藉由劃分一頁之資料而獲 ^於第一實施例中’一個子頁之資料大小為528位元洋 準^^^為―般=#料，而16位7"為備用資料）。於標 二旲工，一個子頁之記憶胞係於相同時間被感測。 於：速讀取模式令’由劃分一個子頁所形成之一個單元之 5己憶胞係於相同時間被感測。 、用來選擇該高速讀取模式或該標準讀取模式之命令將 ，輸=至控制電路34。依照此命令，控制電路％選擇該 回速項取Μ或該標準讀取模式，並輸出FR或NR訊號。 於該高速讀取模式之情況下，該FR訊號是在高位準。於 f票f讀取模式之情況下1 NR訊號是在高位準。應注 :的疋，FRB或NRB分別表示該FR或皿訊號之互補訊 號。稍後將說明控制電路34之操作。 —一 X dec—c 22為χ_解碼器，並為選擇記憶胞陣列丨〇之 字元線之電路。γ_ςΗ p > -12係經由位元線連接至記憶胞陣 10 94107 200828312 列ίο，亚為選擇儲存一頁之一個子頁（528位元）之資料的 ^己1:¾胞之電路。充電泵電路28和升壓器電路3〇為供應資 料寫入、項取、或拭除所需之高電壓的電路。當資料將從 記憶胞讀取時，該FR或NR訊號係從控制電路34輸入至 充電泵電路28和升壓器電路3〇。依照該FR或NR訊號， 充電泵電路28和升壓器電路3〇依次供應高電壓至 X-dec—c 22 〇 WR感測放大态區塊15係用dataB連接至Y-sei c 12。WR感測放大器區塊丨5為將資料從sram陣列16寫 入至記憶胞陣列10或以該子頁為單位讀取資料之電路。於 該高速讀取模式中，WR感測放大器區塊15為輸出資料至 10—SA(15 · 0)20之電路。WR感測放大器區塊15包含用 來從記憶胞陣列10讀取資料之串聯電路（cascade 士⑶⑴ 和感測放大器，以及暫時地保有待寫入或從記憶胞陣列ι〇 項取之貧料之WR鎖存電路14。該串聯電路、該感測放大 器、和WR鎖存電路14係提供用於一個子頁（528位元）之 資料罝。該FR或NR訊號係從控制電路34輸入至WR感 測放大器區塊15,而待施行於該標準讀取模式和該高速讀 取板式之插作梢後將作說明。 ' SRAM陣列16係用RAMDAT連接至職感測放大器 區塊 15,並經由 Y-Sel〜s 18 連接到 I〇—sa(15 :〇)2〇cjSram 陣列16具有以陣列配置之SRAM記憶胞。連接到一條字 線之SRAM記憶胞（或於一列中之SRAM記憶胞）係等效 於一個子頁之貧料。換言之，等效於528個位元之sram 94107 11 200828312 記憶胞係配置在各一列，而於圖式中32列係配置於垂直方 向。因此，等效於一頁之2K位元組之SRAM記憶胞係配 置在SRAM陣列16中。如同記憶胞陣列1 〇般，SRAM陣 列16包含一般記憶體區（RegUlar)、參考記憶體區（Ref)、 和備用區（Spare)。X-dec一s 24為用於SRAM陣列16之X-解碼态’並選擇SRAM陣列16之字元線WLO s至 WL31—s。依照來自γ-dec—s 26之指令、Y-sei—s 18選擇 SRAM陣列16之位元線，並轉移資料至I0_SA(15 ·· 〇)2〇。 FR—Sel 32係於讓FR或NR訊號從控制電路34輸入 以及遥擇該咼速讀取模式之情況下，從WR鎖存電路14 輸出資料直接至IO-SA(15 : 0)20之電路，並未使用SRAM 陣列16。10一SA(15 · 0)20為每16位元便將資料iQ DATA(15 : 0)從該外部輸入或將I〇 DATA(15 : 〇)輸出至該 外部之電路。 如第2圖中所示，8個記憶胞52構成一個記憶胞區 塊，該記憶胞區塊為最小的解碼單位。二位元的資料能夠 儲存在一個記憶胞之左和右侧。如對於記憶胞區塊〇中之 記憶胞52 ’位址〇至7係分配給該左等位元，而位址8至 15係分配給該等右位元。如對於記憶胞區塊工中鄰接該記 憶胞區塊υ之記憶胞52’位址0至7係分配給該等右位元' 而位址8至15係分配給該等左位元。以此種方式，該等位 ㈣在各二個鄰接記憶胞區塊之間對稱，以便在該二個鄰 接記憶胞區塊之間抑制漏電流。連接到一條字元線肌之 记憶胞區塊之數目^ 528(等於—個子頁之資料量)。藉由將 94107 12 200828312 16位元乘以連接到二條字元線WL之胞區塊之數目（該數 目為1056)所計算的資料量幾乎等於2κ位元組，2K位元 組係一頁之資料量。於個別記憶胞區塊之相同位址之資料 (例如，於位址2之528個資料件（Piece))構成528位元之 子頁資料。於各記憶胞區塊中之位址係由SECY 11 a和 Y-sel—c 12所選擇，並經由DATAB連接至於WR感測放大 器區塊15中之WR鎖存電路14a和14b。一個DATAB和 一個WR鎖存電路14係提供給該等記憶胞區塊之每一 個。因此，提供有528個DATAB和WR鎖存電路14。 現在說明一種位址2被選擇用來從記憶胞52讀取資料 之範例情況。首先，由X-deC-C 2選擇標的記憶胞52所連 接之字元線WL，以及用來讀取資料之電壓係施加到該控 制閘極。於記憶胞區塊〇中，該記憶胞之源極側於位址2 和1之位元線BL·變成“S” ，而〇V之電壓係施加到此位 元線BL。該e憶胞之汲極侧於位址2和3之位元線BL·變 成“D” ，而1.4V之電壓係施加到此位元線B；L。其他的 位7L線BL則仍維持浮置（F)。於記憶胞區塊1中，該記憶 胞之源極侧於位址2和3之位元線BL變成“ s” ，而0V 之電壓係施加到此位元線BL。該記憶胞之汲極側於位址2 和1之位元線BL變成“ D” ，而1 ·4V之電壓係施加到此 位元線BL。其他的位元線BL則仍維持浮置（F)。以此方 式’於各記憶胞區塊中從於位址2之記憶胞讀取資料。 第3圖為一個位元之Wr感測放大器區塊15的方塊 圖、和參考胞串聯電路100之方塊圖。如第3圖所示，Wr 94107 13 200828312 大：區塊15包含串聯電路70、感測放大器⑽、 鎖存電路14、和寫入放大器17〇。記憶胞陣歹係經 =驗=4接至串聯電路7G。串聯電路7q為—種將該記 二=:1換至電壓的電流_竭換電路。串聯電路 广參考胞串聯電路1⑻接收卿BIAS，並且差動放大 該4胞之電流與該參考胞之電流之間的差值。串聯電路 、接著輸出電屋SAI至感測放大器16〇。感測放大器⑽ 差動放大㈣電路7〇之輸出SAI與參考胞串聯電路_ 之輪，SFREF之間的差值。感測放大器16G亦判定輸出 疋否係大於輸出SAREF和REFBIAS。根據該比較結 果，感測放大器160判定該記憶胞之資料是否為“丨”或 /〇’’ ，然後輸出“ J，，或“〇，，至WR鎖存電路14。當從 記憶胞陣列1〇讀取資料時，WR鎖存電路14保有記憶胞 陣列10之資料，並且稍後輸出該資料至 ^，歡鎖存電路14保有將被寫入之資料。於該^速^ 模式中WR鎖存電路14將讀取自記憶胞陣列1 〇之資料 輸出至FROUT。於該標準讀取模式中，WR鎖存電路14 將碩取自記憶胞陣列！ 〇之資料輸出至RAMDΑτ。 參考胞串聯電路100包含Ref串聯電路A 100a、Ref 串聯電路B 100b、和平均電路13〇。Ref串聯電路a 係連接至參考胞A，參考胞A為用於資料“ 〇，，之參考。 Ref串聯電路A l〇〇a將流經參考胞a之電流轉換成電壓 REFA。Ref串聯電路B 100b係連接至參考胞B，參考胞B 為用於資料1之參考。Ref串聯電路3 1001)將流經參 14 94107 200828312 考胞B之電流轉換成電壓REFB。平均電路130計算REFA 與REFB之間之平均值，並輸出SAREF和REFBIAS。 第4圖為串聯電路70之電路圖。連接至記憶胞52之 位元線係連接至DATAB。電流鏡差動放大器電路99係形 成具有P-FET 71和72以及n-FET 76和77,並且係設置於 電源供應Vcc和接地之間。DATAB係輸入至FET 77之閘 極，而參考電壓CASREF(1.4V)則係輸入至FET 76之閘 極。FET 78為用來調整流經差動放大器電路99之電流的 ( 電流源，而預定之參考電壓CASBIAS係輸入至FET 78之 閘極。CASBIAS產生電路86產生用於該標準讀取模式之 電壓CASBIAS_NR、以及用於該高速讀取模式之電壓 CASBIAS_FR。依照從控制電路34所輸出之FR或NR訊 號，開關84選擇電壓CASBIAS_NR或電壓CASBIAS_FR， 並將該選擇之電壓轉換成CASBIAS。此處，電壓 CASBIAS—NR 為 1.0V，而電壓 CASBIAS— FR 為 1.5V。因 為CASBIAS在該高速讀取模式中會變得較大，因此流經 FET 78之電流會較高。相應地，差動放大器電路99之操 作時間會因而縮短。n-FET 79係連接至差動放大器電路 99。PDCASB—Gr(n)係輸入至 FET 79 之閘極。PDCASB—Gr(n) 為用於起動串聯電路70之致能訊號（enabling signal)。於 該標準讀取模式中，所有的528個串聯電路70均被啟動。 於該南速言買取模式中’僅一些的串聯電路7 0被起動，這是 因為讀取係由劃分一個子頁所形成的單元所施行。 用致能訊號PDCASB來切換導通和不導通之n-FET 75 15 94107 200828312 係連接於差動放大器電路99之輸出CASCTL與電源供應 Vcc之間。差動放大器電路99之輸出CASCTL係連接至 p_FET 74之閘極。FET 74之汲極係連接至DATAB。FET 74 之源極係經由p-FET 73a及73b連接至Vcc。若DATAB之 電壓係低於參考電壓CASREF，則FET 74允許較高之電流 流過。若DATAB之電壓係高於參考電壓CASREF，則FET 74允許較低之電流流過。於此方式，該位元線係經由 DATAB而被預先充電至參考電壓CASREF。FET 74與Vcc ;間之p-FET 73a的閘極係接地，並如電阻般作用著。與 p-FET 73a平行設置之FET 73b具有相較於FET 73a之足 夠大的W/L，而作為該fr訊號之互補訊號的訊號FRB係 輸入至FET 73b之閘極。於該高速讀取模式中，FET 73b 係導通’以便以高速預先充電該位元線。 差動放大器電路99之輸出CASCTL係連接至p-FET 80a和80b之閘極。再者，p_FET 91a和91b係分別連接於 【Vcc與FET 80a和80b之源極之間。SAI—SET係輸入至FET 91a和91b之閘極。當sai_SET是在低位準時，FET 91a 和91b被起動。fet 8〇a和8〇b之没極係連接至串聯電路 70之輸出SAI。由於FET 8〇a和80b之閘極亦為FET 74 之閘極，因此FET 80&和8〇b於FET 74具有低阻抗時係具 有低阻抗，以便讓高電流流過記憶胞52。相應地，流過記 憶胞52之電流可被轉換成電壓SAI。 11_：^了81&和8113之汲極係連接至8人1，卩£1^81&和813 之源極係接地，而FET 81a和81b之閘極係經由開關90a 16 94107 200828312 :口 9〇b連接至參考胞串聯電路100之輪出refbias。 =訊號被輸入並且該標準讀取模式被選用時，開關列: ^通。當該叹訊號被輸人並且該高逮讀取模式被選用 厂開關!。b係導通。於該標準讀取模式，册川係關 _。於該高速讀取模式，FET 81 a # Μ I 、 取模式uETm、81b和91 = 用於該高速讀 式之 _a、81a 和 9二：= U為大之W/L。例如，於該高速讀 吴式，可㈣用於該高速讀取模式之咖_、仙和 =b’而使得流經SAI之電流變成在該標準讀取模式之電 2 8倍大。於此種方式，在該高速讀取模式中施加於串 C路70之輸出SAI之電流可較在該標準讀取模式中施 加於串聯電路70之輸出SAI之電流為高。 第5圖為參考串聯電路A(Ref 之電路圖° #參考串聯電路B難具有與參考串聯電路A ，同的釔構日守，此處省略參考串聯電路B 1 〇⑽之說 明。參考串聯電路A 100a係連接至參考胞62，參考胞Μ 為資料‘‘〇，，之參考。差動放大器電路129和p_FET103、 104和1〇5分別具有與第5圖中所示之串聯電路7〇之差 動放大器電路99和p_FET 73a、74、和75相同的功能。 ^此’連接至該參考胞之位元線之DATABREF係被預先充 屯至與CASREF相同的電壓。差動放大器電 酿係輸出至平均電路13〇。 之輸出 第6圖為平均電路13〇之電路圖。平均電路13如和 U〇b除了不同的輸出REFBIAS和SAREF之外，其餘為相 94107 17 200828312 同的電路。平均電路13 0a包含p_FET 131a、132a、133a、 和134a以及n-FET 13 5a。FET 131a和132a為具有閘極接 地之電流源。REFA和REFB分別被輸入到FET 133a和134a 之閘極。FET 131a和132a分別係連接到FET 133a和134a 之源極。FET 133a和134a之汲極係連接到REFBIAS。FET 135a之閘極和没極係連接到REFBIAS，而其源極係接地。 因此，FET 135a作用為二極體。用上述之結構，流經133a 和13 4 a之電流係結合然後輸出，13 3 a和134a輸入有REFA 和REFB。於此種方式，參考串聯電路A 100a之輸出（REFA) 和參考串聯電路B 100b之輸出（REFB)之間的平均值係輸 出作為參考胞串聯電路1〇〇之輸出，該輸出（REFA)和 (REFB)為平均電路130之輸出。 因為平均電路130b與平均電路130a係相同，因此於 此省略平均電路130b之解釋。平均電路130a之輸出訊號 (REFBIAS)係輸出至串聯電路70,而平均電路130b之輸出 訊號（SAREF)則係輸出至感測放大器160。也可能僅使用一 個具有二個輸出REFBIAS和SAREF之平均電路。然而， 二個平均電路能防止REFBIAS和SAREF之雜訊不利地影 響到彼此。 第7圖為感測放大器電路160之電路圖。感測放大器 電路 160 包含用 p_FET 161 和 162 以及 n-FET 166、167、 和168所形成的電流鏡差動放大器電路175、用p-FET 163 和n_FET 169所形成的放大器電路176、以及用p-FET 165 和 n-FET 171 所形成的反相器（inverter) 177。FET 164、 18 94107 200828312 170、和172為分別藉由開關訊號PDCASB、PECAS_Gr(n)、 和INVSW而導通感測放大器電路160之開關。 串聯電路70之輸出SAI和夢考胞串聯電路100之輸 出SAREF係輸入至差動放大器電路175。若SAI係低於 SAREF，貝4放大器電路176輸出低位準訊號，而反相器177 輸出高位準訊號至感測放大器電路160之輸出DSI。若SAI 係高於SAREF，則放大器電路17 6輸出高位準訊號，而反 相器177輸出低位準訊號至DSI。 如上所述，串聯電路70之輸出SAI係與參考胞串聯 電路100之輸出SAREF相比較，以致於流動於記憶胞52 之電流的值得以與流動於該參考胞之電流的值相比較。以 此種方式，判定在記憶胞52中之資料是否為“ 1”或 “0，，。 CASBIAS係輸入至FET 168和169之閘極，FET 168 和169為差動放大器電路175和放大器電路176之電流 源。如於第4圖中所示具有FET 78之情況，CASBIAS為 由開關178根據由CASBIAS產生電路86所產生的 CASBIAS—FR和CASBIAS—NR而選擇之訊號。於該高速讀 取模式中，來自該電流源之電流可製作得較於該標準讀取 模式中者為南。因此’差動放大電路17 5和放大電路 176之操作時間於該高速讀取模式中係被縮短。 第8圖為WR鎖存電路14之電路圖。WR鎖存電路 14包含用反相器181和182所形成的正反器188。當從記 憶胞52讀取資料時，感測放大器160之輸出DSI係從轉 19 94107 200828312 矛夕閘184輸入至正反器188，並儲存於正反器中。換 言之，輸出DSI係儲存於％尺鎖存電路14中。開關186 根據忒FR或NR訊號選擇用於該儲存資料之輸出目的 地。於該標準讀取模式中，該儲存之資料係被反相器⑻ 所反相，並且輸出到RAMDAT。於該高速讀取模式中，該 儲存之貧料係輸出至FR0UT。當資料被寫入到記憶胞％ 中時，RAMDAT(SRAM陣列16)上從SRAM陣列16所輸 ^出之資料係從轉移閘185輪入到正反器188，並儲存在正 〜反器I88中。該資料然而被輸出至寫入放大器170。 第9圖為部分之X-dec 一 C 22之電路圖。產生自充電泵 電路28的用於該標準讀取模式之電壓源VppL和產生自升 壓裔電路30的用於該標準讀取模式之電壓源VppH係分別 經由p-FET 68和66連接至字元線WL。字元線WL係經 由p-FET 64接地。NRB和FRB係分別輸入至pet 68和 66。於此種方式，於該標準讀取模式中，VppL係經由字 、元線WL·施加至記憶胞52之閘極。於該高速讀取模式中， 南於VppL·之VppH係經由字元線WL施加至記憶胞52之 閘極。由於參考胞A和B係連接至記憶胞52所連接之字 元線WL ’因此高於VppL之VppH亦於該高速讀取模式施 加至參考胞A和B。 第10A圖為充電泵電路28之電路圖。充電泵電路28 包含FET 194和升壓步級（boosting 3!$卩）1921至I92n。第 10B圖顯示供應時脈訊號至充電泵電路28之振i器之結 構。該振盈為之部分196根據訊號Clock一en輸出時脈。反 94107 20 200828312 相器197c反相並放大此輸出至〇sc〇。反相器197a和197b 反相並放大jt匕輸出至OSC0B。it匕處，OSCO寿口 OSCOB充作 彼此互補之時脈訊號。如第1 〇A圖中所示，；FET 194係提 供於電源供應Vcc和升壓步級192i之間，而泵致能訊號 PUMP—EN係輸入至FET 194之閘極。FET 194為依照該栗 致能訊號PUMP一EN而導通子泵（sub pump) 190之開關。於 升壓步級192i中，二極體D11係從電源供應Vcc朝順向 方向（forward direction)連接至節點N10，而電容器cil係 連接於節點N10和OSCO之間。二極體D12復朝順向方向 從節點N10連接至次一個升壓步級i922之節點N10。次一 個升壓步級1922除了電容器C11係連接至〇SC〇B之外， 具有與升壓步級192i相同的結構。於此相同的方式，連接 了 η個升壓步級，以便經由第n個升壓步級19心輸出 Pump一outc 〇 升壓步級192!之節點N10係由二極體D11預先充電 至Vcc-Vth(該二極體之順向高電壓）。當〇sc〇切換至該高 位準日守，電容器C11被升壓。由於此處連接至次一個步級 之電容器C11之OSCOB是在低位準，因此儲存在電容器 cii之電荷係經由二極體D12轉移到次一個升壓步級19心 之電容器cii。同樣情況，當OSC〇B切換至該高位準時， 儲存於升壓步級1922之電容器C11中之電荷係轉移到次 個升壓步級1923之電容器C11。於此點，沒有電荷會經由 二極體D12被轉移到前面的升壓步級192〗。於此種方式 節點遍之電壓於後面的升壓步級中會變成較高，而：由 94107 21 200828312 η個升壓步級升高的電壓會 笋由镅筋雷玫，土回—、成PumP—ouiwPimip—outc係 J , Θ不）而被維持在預定的高電壓。於此種 二：陣列10讀取資料時，振盪器⑼操作以 心電路28,以便維持長時間週期之高電屢。 ==升嶋約2心，2"s為長時間，充電果電路 28大邛为係用於該標準讀取模式。 第U圖顯示升屢器電路30之結構。脈波產生電路2〇2 糸經由反相器204和升屢電容器2〇3連接至節點Α。節點 Α係經由開關206連接至電源供應Vcc。當開關2()6係導 通時，節點A被Vcc所充電。當節點a被Vcc充電時， 開關206係斷路以使節‘點a從Vcc脫離。然後升壓器電路 3〇中之脈波產生電路202會產生正脈波。該正脈波係被反 相益204反相和放大，並施加至升壓電容器2〇3。當來自 =波產生電路202之正脈波之其中一個脈波被施加到升壓 電容器203時，節點A藉由升壓電容器203之電容耦合而 升壓至高於Vcc之位準。該升高之電壓為B〇〇st—〇utc。升 壓器電路30提升驅動升壓電容器203之脈波產生電路2〇2 和反相器204之性能。當該升壓所需要的時間約2〇 ns時 (20 ns為短時間），升壓器電路30幾乎係使用在該高速讀 取模式。 ' 弟12圖為當從§己憶胞12續取貧料時待實施的操作之 時序圖。首先，由X-dec—c 22升壓字元線WL。如第9圖 中所示，於該標準讀取模式中，產生自充電泵電路28之電 壓VppL被施加到字元線WL。於該高速讀取模式中，產生 94107 22 200828312 自升壓器電路30之電壓VppH被施加到字元線WL。字元 線WL於該高速讀取模式係被升壓器電路30所升壓，以致 於字元線WL能以高速升壓。因此，於該高速讀取模式中， 字元線WL被高速升壓。 當位元線WL被升壓時，？〇0人8係切換到該低位準。 結果，顯示於第4圓中之串聯電路70之差動放大器電路 99被起動以經由DATAB預先充電位元線BL。此處，於該 高速讀取模式中，為用於差動放大器電路99之電流源之 、F E T 7 8供應南電流。於此方式’差動放大|§所需之時間能 較用於該標準讀取模式中縮短。由於顯示於第4圖中之 FET 73b亦導通，因此位元線BL能以高速被預先充電。於 完成該預先充電後，SAI_SET係切換至該低位準。顯示於 第4圖中之FET 91a和91b接著被導通，並且串聯電路70 之輸出SAI被輸出。此處，如上所述，於該高速讀取模式 中，SAI之電流能夠較高。 . 第13圖顯示於字元線WL之升壓完成後，參考胞串聯 \ ' 電路100之輸出REFBIAS和SAREF、串聯電路70之輸出 SAI、和感測放大器160之輸出DSI的波形。於第13圖中， 虛線表示於該標準讀取模式中之波形，而實線表示於該高 速讀取模式中之波形。當字元線WL之升壓完成後，參考 胞串聯電路100讀取流經參考胞A和B之電流。此處，施 加到於該高速讀取模式中的參考胞A和B之字元線WL的 電壓要高於施加到於該標準讀取模式中的參考胞A和B之 字兀線WL的電壓。因此’流經參考胞A和B之電流能夠 23 94107 200828312 較高，而使得REFBIAS和SAREF能夠於短時間週期内穩 疋。於此方式，用來使SAI輸出自串聯電路7〇之訊號 SAI—SET能夠於較早階段切換到該低位準。由於如上所述 於該高速讀取模式中該電流源之電流為高，因此串聯電路 7〇之輸出SAI在較早階段被穩定。於SAI穩定後，感側放 大器160實施偵測。用於感側放大器160之電流源之電流 為咼。於該高速讀取模式中，SAI之電流為高。因為這些 事貝’感側放大器160能夠於較早階段將輸出DAI輸出。 t第13圖中所示，於字元線”1被升壓後，於該高速讀取 杈式中輸出DSI所需之時間為於該標準讀取模式中所需時 間之一半或更少。於此方式，於該高速讀取模式中，於記 憶胞52中之資料能以高速被讀出，雖然電流消耗增加。

接著，說明由控制電路34所實施之操作。第14圖為 由拴制包路34所貫施之控制操作之流程圖。首先，枰制 路34決定是否該讀取模式為該標準讀取模式或職速讀 取模式（步驟SH))。於該標準讀取模式之情況下，該摔作 驟似。於該高速讀取模式之情況下，該操作移至 步驟S12。 首先說明該標準讀取模式之楂、、▽。势 里f月况罘15圖顯示在該標 丰❺取拉式中從記憶胞陣列 沾n 』υ 口貝取貝枓的情況下該資料 的 >瓜私。於第15圖中，袁者號 1〇 φ /亏唬馬10a表示於記憶胞陣列 10中一個子頁中之資料， 认 5 , . ^ 上衣不顯不於弟2圖中於位址〇 之/、中一者之記憶胞。區域1 〇 Λ v c r 丄⑽為528位元記憶區。 田Y-sel—c 12選擇位址， 28個位兀記憶胞·係經由528 94107 24 200828312 個DATAB(n)連接至528個WR鎖存電路μ。528個WR 鎖存電路（n)14係經由528個RAMDAT(n)連接至SRAM陣 列 16。SRAM 陣列 16、Y-sel一s 18、和 10—SA(15 : 0)20 具 有與弟1圖中所示者相同的功能’並於此處省略其說明。 WR鎖存電路（n)14復連接至FROUT。頁資料（2K位元組） 係分成32件之子頁資料〇至31。第16A至16E圖顯示在 該標準讀取模式中從記憶胞陣列1〇讀取資料之情況下該 資料的流程。第16A至16E圖為記憶胞陣列1〇之記憶體 區域、WR感測放大器區塊15中之WR鎖存電路14、和 SRAM陣列16之示意圖。記憶胞陣列1 〇包含超過一頁， 並輸出於第16A至16E圖中所示範例情況中頁k之資料。 如參照第2圖之說明，子頁之資料係分散於該記憶胞區塊 之上。然而，為了容易說明，子頁之資料顯示共同在第“A 至16E圖中。 回頭參照第14圖，控制電路34獲得待讀取之頁之位 址（步驟S24)。控制電路34讀取第一子頁資料〇，並儲存 子頁資料0於WR鎖存電路14中（步驟S26)。如第15圖 中所示，於記憶胞陣列10a中之頁資料（2K位元組）之各子 頁之資料（528位元）係經由DATAB⑻儲存在微鎖存電路 ⑻Γ、,、中。如第16A圖所示，來自記憶胞陣列10之第一子 頁貢料0係儲存在WR鎖存電路u中（步驟幻㈣。如第 _圖所示，儲存在徽鎖存電路14中之子頁資料〇接著 被移至用於SRAM陣列16中子頁資料〇之區域（步驟 S26b)如弟16C圖所示’次一個子頁資料“系從記憶胞 94107 25 200828312 2列ίο轉移並儲存在WR鎖存電路14中（步驟S26c)。如 第16D圖所示，儲存在WR鎖存電路14中之子頁資料ι 然後被移至用於SRAM陣列16中子頁資料i之區域(步驟 S26d)。於此種方式，由將該頁資料除以32所形成之u

件子頁資料係儲存在SRAM陣列16中。如第14圖和WE 圖中所示，該頁資料從SRAM陣列16經由I〇—SA(i5 輸出至外部（步驟S28)。如第14圖中所示，該操作然 至結束。 、 一接著’將說明於該高速讀取模式中由控制電路34所執 ^的操作。第17圖和第18A至18E圖顯示在該高速讀取 模式+中從記憶胞陣列10讀取資料的情況下該資料之流 耘_第17圖顯不如第15圖中所示相同的流程，除了該 位元子頁資料係、被分成各具有64位元之群⑼至群⑺和具 有16位元備用資料之群⑻之外。料（〇)中之資料係從二 憶胞陣列10a轉移並經由DATA刚至（63)而儲存在徽鎖 存電路⑼至（63)中。同樣情況，於群⑴中之資料係經由 ATAB(64)至（I27)而儲存於貿尺鎖存電路（64)至（m)中。 其後，於群（2)至⑺巾之資料和於群⑻巾之資料以如上相 同的方式儲存。從WR鎖存電路14之輸出係經由fr〇ut :輸出。稍後將說明於第17圖中由方塊χ所環繞之狀碰 陣列16和Y_sel_s 18。於此種方式，藉由進一步割分該子 頁資料而形成之群（0)至⑺及⑻係相關於劃分的資料。第 18 A至18E圖顯示如第16 a $ 1 闰& -丄 —a 弟1&八至16£：圖所不相同的資料流程。 回碩*fe、第14圖’於該高速讀取模式中，控制電路 94107 26 200828312 34首先獲得待讀取之頁之位址（步驟Sl2)。如第】4圖和第 18A圖所示，如該第一個64位元劃分的資料（於子頁資料 〇之群（〇)中劃分的資料）之子頁資料〇G(〇)係從記憶胞陣列 10中頁資料讀取，並儲存於WR鎖存電路14中（步驟 S14)。如第14圖和第18B圖令所示，儲存於鎖存電 f 14中之子頁資料〇G(〇)然後輸出至外部（步驟51以）。同 時，為該次-個劃分的資料之子頁資料〇G⑴係從記憶胞 陣列^轉移，並儲存於臀&鎖存電路14中（步驟S16b)。 參照第17圖，說明上述步驟S16。為儲存於料wr鎖存 電路（0)至（64) 14中之劃分的資料之子頁資料於子頁 資料0之群（〇)中的資料）係經由FROUT和FR_Sel 32輸出 至 1〇一SA(15 : 0)20。子頁資料 〇G(〇)接著從 I〇—sΑ(ι 5 :卿 輸出至外部。同時，為該次一個劃分資料之子頁資料 Γ (乂(於子頁資料。之群(1)中之資料)係從記憶胞陣列10 a (二亚經由DATAB(64)至(127)儲存於wr鎖存電路㈣至 的次7參照第14圖’控制電路34判定如該次一個劃分 的=钮之子頁貝料〇G(1)是否是該頁資料之最後一個劃分 書|^1^驟S18)°因為子頁資料〇G(1)並不是該最後一個 回到’因此該位址係增值（步驟S2G)，而該操作係 輸出^ Μ。其後’子頁資料0之劃分的資料係依序地 部:/見在說明子頁資料。和子頁資料1之間之資 子η如$ 18C圖所示’儲存於WR鎖存電路14中之 '、GG(7)係輸出至外部（步驟si㈣。於那段時間期 94107 27 200828312 間，子頁貧料〇G(s)係儲存於WR鎖存電路i4中 S16d)°如弟18D圖所示’子頁資料〇G(s)係從微鎖存電 路Η輸出至外部（步驟⑽）。於那段時間期間（步驟 S16e)’為該次一個子頁資料之第一個劃分的資料之子 料1G(0)係儲存於徽鎖存電路14中（步驟§叫。如上之 說明，於不同的子頁資料件之間，該次一個劃分的資 =憶胞陣列Π)轉移，該次—個劃分的資料並於該標書、 分的貧料正被輸出到外部時儲存到徽鎖存電路工」 :如在相同子頁資料件中儲存劃分的資料情況相同的方 式。回頭夢照* 14圖，於步驟m巾，若該次—個詞分 的貧料是該最後—個劃分的資料（該最後-個劃分的資料 為子頁貧料31G(S))，則該操作移至步驟幻2。 、 哪圖所示，為儲存於徽鎖存電路14中之最後 的貧料之子頁資料31G⑻係輸出到外部 ；： Μ已完成該操作。 L制電路 於上述中，於該高速讀取模式中資料係從 電=…出至外部。於如㈢圖中方塊二 =二資料可從㈣存電路14連續地轉移並儲存 於SRAM陣列16中，同時資料正經由frs 到ASA(i5 : 0)20。於此種方式，—出 被輪出 料能夠再從SRAM陣列16經由^ s 18和心頁貪 陣列^中’因此’該資料可以縮短的忙碌時間再被輸出 弟叫™來_蝴_«式和該高 94107 28 200828312 =取模式之間從記憶胞陣列1Q輸出資料至外部之所需 妒：1’的差‘異之不意圖。如第i9A圖所示，於該標準讀取 =，“輸入”表示輸入至該快閃記憶體之訊號，“輸 出表示從該快閃記憶體幻0 —SA(15:G)2G輸出之資料， 貝科轉私表不待從記憶胞陣列丨G轉移至徽鎖存電 路^之資料，而“ R/B，，表示送自外部的讀取忙碌訊號（指 低位準疋在忙綠狀態）。橫座標表示時間。首先，輸入 用㈣擇該標準讀取模式之命令QH。然後輸入頁位址 頁（2K位兀組）之貧料D1至Dn從記憶胞陣列10 \移至SRAM陣列16。這些過程所需之時間是初始存取 日守間。SRAM陣列16輪出資料D1至Dn。 如第19B圖中所示，你姑山、土 > 、 _ 於該回速頊取模式中，輸入用來 Z擇該高速讀取模式之命令qP2。然後輸人頁位址Α〇ι。 頁（2K位元組)之貝料之第―個劃分之資料⑴（子頁資料 ⑽(〇))從記憶胞陣列10被轉移至徽鎖存電路14。這些 (過程所需之時間是該初始存取時間。當劃分之資料di& 頁f料0G(〇))正從概鎖存電路14輸出時，次一個劃分 之資料D2(子頁資料〇g(i))係從記憶胞陣列1〇轉移至wR =存電路Η。於此種方式，該資料輸出會—直執行，直到 :料Dn被輸出為止。於該高速模式中，該次一個劃分之 資料係從記憶胞陣列1G轉移至WR鎖存電路Μ，同時該 ，的劃分之資料正輸出至外部。因此，能縮短該初始存取 2間。換言之，能縮短於讀取忙碌狀態時間，以及能縮短 從快閃記憶體輸出資料所需之時間。 94107 29 200828312 14(: ㈣電路34導致職鎖存電路 (該_弟—儲存早儲存轉移自記憶胞㈣K)之頁資料 ΖΓ/Γ)，並接¥在該標準讀取料與料速讀取模式 =作出選擇，該標準讀取模式係用於將該儲存之頁資： 輸出至外部，而在該標準讀取模式中，該查^、 係從記憶胞陣们。轉移射_w;鎖貝存二= 式之間之讀取模式’而該儲存之 二=外4。於該標準讀取模式中，所有的頁資料係從記 "陣列10令讀取，並在儲存於SRAM陣列16ί如二 NAND快閃記憶體中）後經纟 、 部。因此，於該標準讀取模式中之初:：±14輸出到外 _快閃記憶體中之初二：始 ;=中，該頁資_分成』分:資:= 之貝枓係於從記憶胞陣列 - 連續地輪出至外都。_八1 鎖存電路14之後 記憶體裝置被W:二：之貝科可於所有的頁資料從該 間係被縮短。於該第一個實施例 ：:：存取時 頁資料係被輸出。然而，於該高速項取模式該 出-個子頁之〜， 、忑冋迷靖取杈式中，也可能輪 元)。於此種方 述’於-個快閃記:上。如上所 以高速處擇’該高速讀取模式係用來 耗處理大量資料。而該心準頃取拉式係用來以較小電力消 94107 30 200828312 α並^丨如於㈣S16,於該高速讀取模式中，當輸出 夕於-件劃分之資料之其中一件二輸二 科=卜部時，控制電路3 4會將來自記憶胞^二 Γ=Γ之次一個劃分資料(第二個劃分資料二 主WK鎖存電路14 φ。^ 4去 ; 種方式，能夠縮短從快閃 憶體於該高速讀取模式輪出#料所需之時間，= 19Α和19Β圖所述。 -…罘

立再者，如參照第！3圖所述，於該高速讀取模式中從記 k胞陣列10轉移劃分之資料至WR鎖存電路Μ所需 間要短於於該標準讀取模式從記憶胞陣列Μ轉移資料至 WR鎖存電路14所需之時間。因此，能縮短於第⑽圖中 所示轉移第-個劃分之資料D1 t要之時間。再者，當該 劃分之貧料正從WR鎖存電路14輸出至外部時，該次一 個劃分之貧料能從記憶胞陣列10被轉移至貿尺鎖存電路 Η。於此種方式，能進一步縮短於該高速讀取模式從快閃 記憶體輸出資料所需之時間。 再者，依照該第一實施例之快閃記憶體係具有電荷泵 電路28或升壓器電路30(高電壓產生電路）以產生將施加 於記憶胞陣列10之字元線WL之電壓，以便從記憶胞陣列 10讀取資料。於該高速讀取模式中，電荷泵電路28或升 壓器電路30產生較於該標準讀取模式中為高之電壓。如第 9圖中所示’ X-dec 一 c 22於該標準讀取模式中施加電壓 VppL至字元線WL，並於該高速讀取模式中施加高於 之VppH電壓至字元線WL。因此，於該高速讀取模式中， 94107 31 200828312 能夠製造較南之流經記憶胞52和參考胞A和B之電流，

而串聯電路70之輸出SAI和夂 ’丨L 1不口參考胞串聯電路丨〇〇之輸出 REFBIAS和SAREF能夠於麵B士戸弓允择^ 以J %妞日寸間内穩定。於此種方式， 月匕夠細短於該南速Ί買取模式你今卜立的陆X I 1 供八攸5己十思胞陣列10轉移資料至 WR鎖存電路14所需之時間。处 、 、、、〇果此夠甚至更縮短從該 快閃記憶體輸出資料所需的時間。而且’因為升壓器電路 30係設計成在接收到一個脈波時以高速來升壓字元線 WL ’因此於該高速讀取模式齡 貝#供八輪出貝枓所需的時間得以縮 短0 依照該第-實施例之快閃記憶體復包含用來從記憶胞 陣列U)讀取資料之串聯電路7〇和感側放大器16〇(該讀取 電路）。於該高速讀取模式中，該電流源（譬如第4圖中所 示的串聯電路70之差動放大器電路99之電流源附78 和弟7圖中所示的感測放大器⑽之差動放大器電路175 之電流源FET 168)之電流係製得較於該標準讀取模式中者 為高。用於預先充電位元線BL(譬如串聯電路7〇之附 73b)之電流亦製得較高。再者，串聯電路7〇之輸出a】 之電流製得較高。因此，於該高速讀取模式中，串聯電路 Μ和感側放大器較於該標準讀取模式中為大的電流 =從記憶胞陣列1G讀取資料。於此種方式，能夠縮短於 =_取模式中從記憶胞陣列1〇轉移資料至慨鎖存 |#私^4所而之㈣。於是，能夠甚至更縮短從該快閃記憶 體輪出資料所需的時間。 如第4圖中所示，依照該第一實施例之快閃記德體包 94107 32 200828312 含FET 73a(電晶體），FET 73a係控制供應至連接至該記憶 胞之位元線BL(DATAB)之電流’貧料將從該記憶胞被輸 出。FET 73a係切換至該高速讀取模式，並供應較該標準 讀取模式中為高的電流至位元線BL。於此方式，於該高速 讀取模式中，位元線BL能以高速被預先充電。 依照該第一實施例之快閃記憶體亦包含差動放大器電 路99(該第一比較器電路），差動放大器電路99係比較位元 線BL之電壓DATAB與參考電壓CASREF。於該高速讀取 " 模式中，設於差動放大器電路99之電流源FET(電晶體）78 供應較該標準讀取模式中為高的電流至差動放大器電路 99。因此，於該高速讀取模式中，位元線BL能以高速被 預先充電。 如第7圖中所示，依照該第一實施例之快閃記憶體復 包含差動放大器電路175和放大器電路176(該第二比較器 電路），差動放大器電路175和放大器電路176比較訊號 ^ SAI與訊號SAREF，其中，訊號SAI係表示記憶胞陣列 10 (貢料將從記憶胞库列10被讀出）之記憶胞之電流’後訊 號SAI表示流經參考胞(該流經參考胞之電流將與流經該 記憶胞之電流作比較）之電流。於該高速讀取模式中，提供 用於差動放大器電路175和放大器電路176之電流源 FET(電晶體）168和169供應較於該標準讀取模式中為高的 電流至差動放大器電路175和放大器電路176。因此，流 經記憶胞之電流能以高速與流經該參考胞之電流相比較。 依照該第一實施例之快閃記憶體復包含SRAM陣列 33 94107 200828312 16(該罘二儲存單元），sram陣列i6於該標準讀取模式中 =2存於败鎖存電路14中之頁資料並接著將該頁資 料輸出至外部。 勺人^ 8圖中所示，依照該第一實施例之快閃記憶體復 WR Μ ^ 86開關186於該標準讀取模式中將頁資料從 模式中二路ν1:轉移至SRAM陣列16，並於該高速讀取 不料查 料從微鎖存電路14輸出至外部，而 資料通過_陣列16。有了此開請， 速度被輸出。 車歹J輪出貝科’而貧料能以較高 於該:ΐ讀::了可V:f圖中方塊x之修改，開關186 1㈣時從二ί::劃分的資料轉移至SRAM陣列 陣列16之夕Γΐ電路14輸出劃分的資料至沒有― 的中，從wr鎖存電路“輸出劃分 劃分的資=:的鎖時二:最好較從記憶胞陣列1。轉移 從記憶胞陣列i。轉::所需的時間為長。因此， 路Η所需的劃分的資料至慨鎖存電 件劃分的資料至徽鎖存胞陣列10轉移其他各 較短，同時該其他的劃分的斤需的時間係製得 便減少於該高速讀取模、係^較低的速度轉移，以 (第二實施·式中之電力消耗。 94107 34 200828312 本發明之第二實施例為快閃記憶體之例子 二實施例之㈣記憶體亦操作於複製回 該^ 憶體係相同於該第-實施例之快閃記憶體。對於 模式、，備用資料係包含用來判定頁資料之有效性^旗^資 :二百先’於一頁上之資料中之備用資料係輪出至外部。 H或類似物錢判定該頁㈣之有效性。若 =係有頁資料則依照來自外部之指令被複製成另一 ,、。❹—貫施例為於複製回模式情況之例子 … =高速讀取模式被輸出至外部。此處，藉㈣:二 =料中之制資料所形成之f料件係稱為劃分之備用資 現將說明藉由該第二實施例之控制祕34所執行的 ^路^〇八和細圖顯示依照本發明之第二實施例之控 2路所貫施之操作之流程圖。如同第16A至16E圖 H至加圖顯示資料於該複製回模式讀出情況下該資料 =程。於第2M至21E圖所示例子情況 被複 回模:工电路34百先判定該操作模式是否為該複製 ^ ^ 若該操作模式並非該複製回模式，則 則控制電：3:=:::若該操作模式為該複製回模式， 2〇A和·圖；^m的位址(步驟如第 〇G(sX其為頁k之—頁之第一 ^查所16位元子頁資料 胞陣列!0轉移並錯存於 二：:備用貧料)係從記憶 、鎖存電路14中（步驟S34)。 94107 35 200828312 子頁資料0G⑻接著從WR鎖存電路i4 SRAM陣列16中（步驟S36)。 各亚儲存於 如第20A和20B圖以及第21B圖 陣列16…頁資料。_著:輸 2、為該次-個劃分之備用資料）係轉移並儲存於戰鎖 存電路U中（步驟S38b)。子頁資料1G⑷接著從概鎖存 電路^轉移並儲存於SRAM陣列16中（步驟s4Q)。回頭 20A和20B® ’控制電路34判定是否該 二之備用資料(子頁諸1G⑷)為該最後 二 (步驟S42)。若該次一個劃分之 ，用貝科 -,>L , <侑用貝科不是該最後劃分 。肴：貝枓，則該位址係被增值(步驟84句，而該操作係 回到步驟S38。於此種方式，該頁警 ,、 曼外邱*一 不力Λ该頁貝料之備用資料係輸出 最後\= S42判定該次一個劃分之備用資料為該 rr 之備用資料，則該操作係移至步魏。如 =a*20b圖以及第21C圖所示，子頁資料加⑽其 為儲存於SRAM陣列16中之S接加去丨、 矜π 劃分之備用資料）係 輸 Μ(步驟S46a)。於那段時間期間，子頁資料 其為頁k之第-個劃分之資料）係自記憶胞陣列、ι〇 轉私’並且儲存於徽鎖存電路14中（步驟s她）。子頁 =料^接著從WR鎖存電路14中轉移，並儲存於sram 陣列16中（步驟S48) 〇 回頭參照第20A和20B目，然後輸入由外部cpu或 類似物在該資料有效性上所作的㈣之結果。根據該結 94107 36 200828312 果，控制電路3 4判定於百t杳粗 於頁k之資料無效，則控制電路34、結^^乍㈣〇)。若 之，則該操作移至步驟S52。如;：a。： 以及第21D圖所示，於步驟ς 々 口 該次-個劃分的資料）係頁資料0G(S)(其為 3鎖存電路14中㈣叫子頁資料GG⑴接著 鎖存電路14中轉移，並儲存於似 中 叫如第一 B圖所示，控制電：3:=: 步驟⑽中所儲存之子頁資料是否是Μ之最後-個割分 的貪料。若該子頁資料不是該最後一個劃分的資料，則該 位址係被增值（步驟S58)，而該操作係回到步驟说。於此 弋於頁k之頁資料係劃分成劃分的資料並儲存於 SRAM陣列16中。若該子頁資料於步驟咖中係被判定是 該最後-個劃分的資料，則於fk之頁資料係已經館存於 SRAM陣列16中。控制電路34獲得該頁（該頁資料將複製 於該頁中）之位址（步驟S60)。如第20A和20B圖以及第21E 圖所示，儲存於SRAAO車列16之資料係複製於記憶胞陣 列1〇中於頁x(步驟S62)。此處，將資料從記憶胞陣列1〇 中之頁k複製至頁x之操作已然完成。控制電路μ 士 束操作。 σ 依照該第二實施例之快閃記憶體可於將頁資料儲存至 WR鎖存電路14或SRAM陣列16後執行該複製回操作， 以將該頁資料寫人至另―頁。而且，纟頁均具有備用區， 以用於儲存含有該旗標資料的備用資料，該旗標資料將用 94107 37 200828312 來判定該頁資料(區域資料)之有效性。如 圖以及第21B圖所干半聰CQ〇 、示和2〇b • “ “ 於該複製回操作中，制 电路34輸出該備用資料中含有該旗 t制 部。因此，哕頁眘料夕古4 ^ ’、T、科的部份至外 ^頁貝枓之有政性可從外部來加以判斷。 如於第20A和20B圖以及第21B圖之 子頁資料該第一個劃分的備 ㈣，當將 用資料件之中的-個劃分的備用資料件諸備 制電…子頁資料⑼(該第二個::的 !盡:=備用資料件之中的次-個劃分的備用資 攸陣列10儲存至WR鎖存電路14中。 複製回模式中，輸出节 口此，於該 輸出該備用貝科所需的時間得以縮短。 再者，如於第20A和20B圖以及第加圖之 =輸出子頁資料31G⑷(其為劃分的諸剌資 個劃分的備用資料件)至外部時，控制電路J 頁貝料〇G(〇)(其為來自記憶胞陣 WR鎖^中^硬製回模式中，將子頁資料〇G(〇)儲存至 、負存电路14中所需的時間得以縮短。 (第三實施例） 塊中==第三實施例為於複製回模式中待複製回之區 之連、，頁之備用資料被連續輸出至外部情況之例子。 ，將說明依照該第三實施例由控制電路34執行的操 作。第22圖為依照第三實施例由控制電路34所實施之摔 作之流程圖。相同於第21A至21E圖，第23A至23D圖 94107 38 200828312 顯不貧料於該複製回 ，程。於第Μ至23D ^ t 下該資料的流 中之諸頁尹包含頁k至頁情況’儲存在記憶胞陣们0 回模式（步驟S70)。若^ ί呆作換式是否為該複製 控制電路34社㈣ 式並非該複製回模式，則 、，”束k #作。若該操作模式 則控制電路34獲得待萨制ό 巧以是衣口無式， 第22和2从圖所:ΓΓ位址（步驟S72)。如 頁I之備用資料中之第一 j 子頁-貝料00⑷(其為頁k至 列1〇轉移並儲存於胃鎖^ 2備用貧料）係從記憶胞陣 資料。_著=二^^ 陣列心（步驟叫路14__存於s編 ^第22圖和第23B圖所示，儲存於SRAM陣列16中 之子頁貧料0G(S)係輸出至外部（步驟咖）。於那 期間，子頁資料1G(S)(其為該次一個劃分之備 ^ 記憶胞陣列10轉移並儲存於WR鎖 / }糸攸 S78b)〇子百警粗1 、拉—/ 、 W中（步驟 )子頁貝们G⑻接考從微鎖存電路^轉移 於SRAM陣列16中（步驟S8〇；)。 34 IG(s))為頁k之最後割分之備用資料2用貝科(子頁資料 y ^ 用貝枓（步驟S82)。若哕々_ 個劃分之備用資料不是該最後劃分之 人一 步驟_)，而該操作係回到步驟、s78;=j 個劃分之備用貧料為該最後_個書 υ μ 作係移至步驟S86。於此種方式之備一用/貝料，則該操 ^輸出一貝之備用資料。 94107 39 200828312 k之，mr第23c圖所示，子頁資料31叩）（其為頁 k之取後一個劃分之備用資料）係在sram陣们6中

步驟控制電路34判定是否該現用頁為該最後-頁1 頁不是該最後一頁，則該操作移至步驟s88。、子 頁貧料3 i G(s)係從SRAM陣列16輸出至外部（步驟s 。 於那段時間期間，子頁資料〇G(s)(其為次一個H+H 之備用資料)係從記憶胞陣歹"〇轉移並儲存於 ，職鎖存電路14中(步驟S88b)。如第22圖中所示= ==被增值(步驟S90)’而該操作係回到步驟S76。於 部。'’於該區塊中頁以頁1之備用資料係輸出至外 若該現用頁於步驟S86被 作係移至步驟S92。如第22圖 頁=知 31G⑷(其為SRAM 最 圖^ ’子頁資料 田am ^ 干W仂肀取後頁之最後一個劃分之備 用貝二,頁_足8魏陣列16輪出至外部(步驟s92)肴 、係輪出=7陣4 Γ頁k至頁1之備用資 與 、昂一只％例之標準讀取模式中或於 ::…例中於相同的方式，藉由來自 =電中路::為有效而轉移資料並儲存該資料一 ==複製該資料進入其為複製回目的地之頁而 %作。因此完成控制電路34之操作。 m依:施例，如於第22圖和第23C圖中步驟 料κ其。^^V1G(S)(該第一個劃分的備用資 備用貝枓件中的其中—個備用資料件之最後一 94107 40 200828312 個劃分的備用資料之百 資料卿)(該第二個割分} ^時’㈣電路34將子頁 頁…之第—個劃分-===於… 存電路14中。因此，於誃制“頁+1)儲存至WR鎖 之所需的時間得以縮短。X⑧回拉式中’輪出該備用資料 (第四實施例） 諸頁：=:二實施例為表示包含於待複製回之區塊中 出至外部之範例情況。 貝才十運、，、只輸 作。該第四實施例之控制電路34所執行的操 目為依&該“實施例之由控 ^乍之“呈圖。相同於第23A至2奶圖，第2从至斤= ::ΐ ;二於該複製回模式被讀出情況下該資料的流程。 複二二Γ電路34首先判定該操作模式是否為該 式 S100)。若該操作模式並非該複製回模 模式、，:lf434結束該操作。若該操作模式為該複製回 旗；資路34獲得待複製回的區塊之位址，和將該 ^貝枓儲存於該備用區域之旗標之位址（步驟簡）。如 料k ·孝25A圖所不’子頁資料0G(S)(其為頁k之旗標資 二糸儲存於WR鎖存電路14中（步驟S1 =接著從W鎖存電路14被轉移並儲存於sra= = 16中（步驟S106)。 之如第24圖和第25B圖所示，儲存於SRAM陣列16中 頁k之旗標資料被輪虫至外部（步驟sl〇8a)。於那段時間 94107 41 200828312 期間’為該次一頁之頁k+1的旗標資料係從記憶胞陣列 10轉移並儲存於WR鎖存電路14中（步驟如 24圖和第250闰06 - -2- * 25C圖所不’頁k+1之旗標資料接著從徽鎖 子，路14被轉移並儲存於SRAM陣列16中（步驟si^)。 ::尸圖所示，控制電路34判定是否頁…之旗標資料 為^取後一頁之旗標資料（步驟su2)。若胃…不是該最 後一頁’則該頁位址係被增值（步驟S1 至步驟咖。於此種方式，於該區塊中之頁= 、標貧料係連續地輸出。 、 ，、 仲L該現用的頁於步驟SU2中被料是最後—頁卜則 y盆木糸移至步驟sm。如第％圖和第加圖所示，頁 。為儲存於SRAM_ 16中 」 SRAM陣列16輸出至外部。 ，、“科係仗 資二ί方式’於記憶胞陣列1〇中之頁k至頁1之旗桿 貝枓係輸出至外部。於兮楚—趣 知 於該第-〜，击準讀取模式中或 、u之;^例中於相同的方式，藉由來自徽鎖存電路 陵 判定為有效而轉移頁資料並儲存該資料於 Γ頁：列16中，然後複製該資料進入其為複製回目的: 出施例中，如第24圖和第別圖所示:當乍輪 頁資料nG(s)(該第一個=、貝#係表不頁k之有效性）之子 路34將~ a/ slJ刀之備用貧料）至外部時，控制電 ^ 含另—頁…之旗標資料的子頁資料（該第-二 用貝科）错存至概鎖存電路14 t。當該劃分之 94107 42 200828312 備用資料包含該旗標資料，於該區塊中之該旗標資料可以 j輸：至外部。而且，僅包含該旗標資料之備用資料被 二至夕二，其非如該第三實施例之情況。因&，資料輸 出得以較南逮執行。 、 雖然該弟-至第四實施例係相關於處擬接地快間記憶 本發明亦可應用至s〇N〇s快閃記憶體、浮置快 閃“體、和其他的非揮發性記憶體。而且，於上述實施 ，中每'頁包含汉位元組，每一個劃分之資料件包含料 位凡’而母—個劃分之備用資料件包含μ位元。铁而，資 料長度不限於上述例子。外部(或外部電路)可以是座如於 第四實施例之其卜者之快閃記憶體：半導 之之運算電路，或者是譬如包含快閃記憶體 之CPU外邛半導體裝置之運算電路其中任一者。 最後，本發明之一些態樣總結如後： 於上述半導體裝置中，於高速讀取模式中， 單元輸出其為複數件劃分的資料中之一；:； ;子：=糊至外部時，該控制電路可導致該第-儲 複：二t 一個劃分的貧料，該第二個劃分的資料為該 獲數件sl“的貧料中之次一件劃分的資料件並可 _列轉移而來。能夠縮短於該高速讀取模式中從該非二 每性記憶體輸出資料所需的時間。 Μ 軍 於上述的半導體裝置中，於該高速讀 憶胞陣列轉移劃分的資料至該第一儲 ：中攸該，己 短於於該標準讀取模式從該記憶胞陣列轉移區： 94107 43 200828312 ㈣:能夠縮短於該高速讀取模式中 X 口己&體輸出資料所需之時間。 2半導體裝置可復包含高壓產生電路，該高壓產生 :陣列該記憶胞陣列被讀取時產生將施加至該記憶 生較於节二:：該繼生電路可於該高速讀取模式產 取為高之㈣。能夠縮短於該高速讀 之日士^記憶胞陣列轉移資料至該第一儲存單元所需 所需=間能夠甚至更縮短從該非揮發性記憶體輸出 #=半導體裝置可復包含讀取電路，該讀取電路從該 取該資料，而該讀取電路在該高速讀取模式 陣===準讀取模ί中為大之電子消耗從該記憶胞 ^ k貝料。在該南速讀取模式中將資料從該呓惊 陣:=至該第一儲存單元所需之時間可被縮短、 攸該非揮發性記憶體輸出資料所需之時間可被縮得可 上述半導體裝置可復包含位 係連接5 ,卜立6 - 、、、及电日日體，該位元線 ”料’該貢料可從該記憶胞輸出，該電晶體於 該記憶胞輸出時控制將供應至該位域之電流， 而該笔晶體可在該高速讀取模式巾比在該標帛 供應較高之電流至位元線。該位元 M旲工 可以高速被預先充電，而在該高讀取模式中 此，: 需之時間可被縮短。因 此…揮發性記憶體輸出資 94107 44 200828312 短0 上述半導體裝置可復包含位元線、第一比較器電路、 及電流源，該位元線係連接至記憶胞，該資料可從該記憶 月L輸出《亥第—比較電路將該位元線之電壓與參考電壓 相比較，而該電流源係設置用於該第一比較器電路，以: 該高速讀取模式令提供較該標準讀取模式中為高的電流至 該第-比較器電路。該位元線在該高速讀取模式中可以高 匕被預先充電’而在該南速讀取模式巾，將資料從該記憶 胞轉移至該第—儲存單元所需之時間可被縮短。因此，從 該非揮發性記憶體輸出資料所需之時間可甚至更縮短。 曰上述半導體裝置可復包含第二比較器電路及電流源電 曰曰體，該第一比較器電路將代表流經記憶胞之電流的訊號 f代表流經參考胞之電流的訊號相比較，該資料係從該記 憶胞輸出，該電流源電晶體係設置用於該第二比較器電 路，用來在該高速讀取模式中供應較在該標準讀取模式中 ，网之電流至該第二比較器電路。流經記憶胞之電流在該 =速讀取模式中係以高速與流經該參考胞之電流，而在該 Γ7速凟取模式中，將資料從該記憶胞轉移至該第一儲存單 :所需之時間可被縮短。因&，從該非揮發性記憶體輸出 資料所需之時間可甚至更縮短。 。上述半導體裝置可復包含第二儲存單元，該第二儲存 單兀保有儲存在該第一儲存單元中的區域資料，並稍後輸 出該區域資料至外部。 上述半導體裝置可復包含開關，該開關於該標準讀取· 94107 45 200828312 :式==料從該第一儲存單元轉移至該第 於=速讀取模式糊分的資料從該第-儲存單 兀輸出至外部，而不需使用該第二儲存單元。於談^ 取模式尹，不需經由哕筮一 、以同1〇貝 以較高速度輸出。弟一儲存早元輪出資料，而資料可 模式SI體裝置可復包含開闕’該開關於該標準讀取 ==!賢料從該第-儲存單元轉移至該第二館存單 元輸出至外部而刀的貝枓從邊第一儲存單 轉移至該第-儲疒！心二儲存單元、及將該區域資料 該第於該高速讀取模式中，不需經由 再並且資料可以較高速度輸出。 館存單元。：二至:部時’該資料係經由該第二 I月b貝仃鬲速貧料輸出。 割分：體裝置中，從該記憶胞陣列轉移該第-個 二貝枓至該第—儲存單元所 憶胞陣列韓蒋呤馀y 丁丨j j Μ妞於攸該丢己 之時間。分的資料至該第-儲存單元所^ 於^速項取模式之電力消耗可因而減少。 第二倚4::二置:導’::存該區域資料於該第^ 作，該區域資二體一裝二許= 區域，該備用F L U，該區域可包含備用 性之旗標資料:;借糸1來儲存包含指示該區域資料之有效 標資料之該備用資而該控制電路可導致包含該旗 係輸出到外部，而^1部分被輸出到外部。該旗標資料 吏得能於外部判定該區域資科之有效性。 94107 46 200828312 第二半：體裝置中，於儲存該區域資料於該第-或 第一館存單几後，該半導鍊壯垩 作，以將該區域資料寫八另-一=也：能夠執行複製回操 區或中，該區域包含備用區 二旗係1來館存包含指示該區域資料之有效性 第二儲二二/貝料’而於該複製回操作中’當導致該 =早讀出第一個劃分的備用資料（其為由劃分備 貝4斤形成之割分的備用資料中之第 =制電路可導致該第一神單元保有第二個劃二 貝料，該第二個劃分㈣用資料為自該記憶胞陣 一個劃分的備用資料。於該複製回模式中能夠縮 ==備用資料所需的時間。因此’該旗標資料能以高速 饭翰出。 於上述半導體裝置中，當導致該 t J ^ 商仔早兀輸出複 ，靖用資料件中之最後一個劃分的備用資料時， =制電路可導致該第—儲存單元保有自該記憶胞陣 資料之第一個劃分的資料。輸出該備用資料所 而之日守間甚至能夠更縮短。 U —於上述半導體裝置中，於將該區域資料儲存至該第一 =第二儲存單元後，該半導體裝置也許能夠執行複i回操 ’以將該區域資料寫入另一區域中；該區域包含傷用區 或，該備用區域係用來儲存包含指示該區域資料之有效性 j旗標資料的備用資料；而於該複製回操作中，當導致該 儲存單元輸出第一個劃分的備用資料(其為：劃分； 用貪料所形成之劃分的備甩資料中之第—件資料)至外部 94107 47 200828312 時，該控制電路可導致該第—一 備用資料(其為另一區域之子早爾第二個劃分的 分的備用資料係㈣二:：的備用資料)，該第二個劃 枓所需的時間能夠縮短 ^出㈣用貝 料。 守連績地輸出複數件之備用資 或第於導:裝置中，於將該區域資料儲存至該第一 作，以將該區域資料寫入另〜夠執錢製回操 ^ , ^ ^ 、、 區域中，該區域包含備用區 ^該備用區域係用來儲存包合1 h 之旗標資料的備 曰不该區域貧料之有效性 第-儲在一： 該複製回操作中，當導致該 資料所形成之複數件劃分區域之備用 勺八j 蚪，該控制電路可導致該第一儲存單元伴有 數件劃分的傷用資料中之第一個^ 科所形成之複 個劃分的備用資料為自，的備用資料，該第二 料中包含旗標資==列轉移而來。_ 輸出得以執行。、貝科係輸出到外部。因此，高速資料 接地半導體裝置中，該非揮發性記憶胞可包含虛擬 ==用虛擬接地記憶胞，使得於-個非杨 高速處理#料之高速讀取模式和用來 早乂』=千#耗處理大量資料之標準讀取模式。 方法依；明之第二態樣，提供-種控制半導體裝置之 “ $體裝置具有包含非揮發性記憶胞之記憶胞陣 94107 48 200828312 列、在該記憶胞陣列中並儲存區域資料之區域、以及保有 自該記憶胞陣列轉移來之#料並稍後輸出該資料至外部之 第-儲存單元，該方法包含：標準讀取步驟，該標準讀取 步將自該記憶胞陣列轉移來之區域資料儲存至該第 一儲存早兀，並從該篦一紗六口口一丄 弟儲存早凡輸出該區域資料至外 部；高速讀取步驟，該高速讀 資料所m外 包含將由劃分該區域 j所形成亚自該記憶胞陣列轉移來之 儲存至該第-儲存單元冲，並從 」刀的貝科 分的資料至外部；以及於該讀輸出該劃 式之F1祚、阳探知半喝取拉式與該高速讀取模 2之間作廷擇、於一個非揮發性記 處理資料之高速讀取模式，和用來以小的電冋速 量的資料之標準讀取模式。 沩耗處理大 ^於上述方法中’儲存該複數件_分的… 該第-儲存單元輸出第一個劃分的 〃匕3.攸 劃分的資料為該複數件劃分的資料中之 ^該第一個 該第-館存單元，該第二 的，存至 賢料正被執行時，儲存該第二個則 ^弟一個劃分的 該高速讀取模式中從該非揮 ^係破執行。於 間能夠被縮短。 L 、體輪出資料所需之時 上述方法可復包含複製回步驟，該藉制 儲存該區域資料於該第一儲存單_ μ 一衣回步驟包含： 另-區域中’而該區域可包含儲:備域資料於 貝科之備用區域， 94107 49 200828312 該備用資料包含指示該區域資料之有 該複製回步驟可包含從該第一儲存單二^之旗標資料；而 備用資料至外部，該第一個劃分之備出第一個劃分之 資料所形成之複數件劃分的資料中之—貝料為由劃分備用 二個劃分之備用資料於該第一儲存單元=貝料，並儲存第 之備用資料為該複數件劃分的資料中之A =該弟二個劃分 二個劃分之備用資料係自該記憶胞陣列：：：：料’該第 輸出該第一個劃分的資料正被執行時二=，以及當 的資料可被執行。於該複製回模式 第二個劃分 之時間能夠被縮短。 ~傷用資料所需 如上所述，本發明可提供能夠於該 有較小電子消耗之大量資料_=抖處理和具 置，以及控制此種半導體裝置之方法。 + ¥體衣 雖然已顯示和詳細說明了本發明之某些較佳 但熟悉此項技術者應了解其中 Λ ^ ' 5 明之屌理釦拌妯士政n f合種改笑而不偏離本發 均等者所界定。 專利範圍和其 【圖式簡單說明】 第1圖為顯示依照本發明的第一實施例之 之記憶胞陣列和周圍控制電路之方塊圖； 〜一 第2圖顯示記憶胞之間的連接； -第3圖為WR感測放大器區塊和參考胞串聯電路之广 位元部份之方塊圖； 苐4圖為串聯電路之電路圖； 94107 50 200828312 弟5圖為參考串聯電路A之電路圖； 第6圖為平均電路之電路圖； 第7圖為感測放大器電路之電路圖； 第8圖為WR鎖存電路之電路圖； 第9圖為部分之x_dec—c電路之電路圖； 第10A和10B圖為充電泵電路之電路圖； 第11圖為升壓器電路之電路圖；

C 第12圖為從記憶胞讀取資料之情況下之時序圖； 第13圖顯示在標準讀取模式與高速讀取模式二 REFBIAS、SAREF、SAI、和 DSI 之波形； 弟14圖為依照第一實施例之快閃記憶體之控 所實施之控制操作之流程圖； 电路 記憶胞陣列讀取資料 第15圖顯示在標準讀取模式從 情況下之資料的流程； 弟16A至16E圖顯示在標阜讀跑 而次α丨此 知半印取拉式從記憶胞陣列嘈 取貧料情況下之資料的流程； 平幻喝 弟1 7圖顯不在高速讀跑播斗 降、σ 貝取無式從記憶胞陣列讀取資料 情況下之資料的流程； 干Ν貝取貝科 第1 8Α至1 8Ε圖顯示在离诘綠 取H皞、α π ― 呵速續取私式從記憶胞陣列讀 取貝枓十月況下之資料的流程；. J貝 第19A和19B圖為用來解釋 取模式之間從記憶胞陣列輪= = 之示意圖； 丨口丨所而之％間的差 之第二實施例之快閃 第20A和20B圖顯示依照本發明 94107 51 200828312 5己體之控制電路所實施彳 μ Τ Λ她之乜制刼作之流程圖； 罘1Α至21Ε圖顯示依照本發 胞陣列讀取資料情況下之資料的流程；弟…例-η "二：二為依Γ發明之第三實施一 才工制電路所只施之控制操作之流程圖； 於陳=3=23D圖顯示依照本發明之第三實施例從記憶 I陣列項取貧料情況下之資料的流程； f 弟24圖為依照本發明之筮杏 ^ — 之弟四只轭例之快閃記憶體之 控制包路所貫施之控制操作之流程圖； 第25A至25D圖顯示依照本發明 的睡- 、+七月之弟四貫施例從記憶 月已陣列碩取貧料情況下之資料的流程。 【主要元件符號說明】 10 記憶胞陣列 1〇a 記憶胞陣列（子頁中之資料) ua SECY 14、14a、14b 12 WR鎖存電路 Y-sel c 15 16 20 24 28 32 52 70

WR感測放大器區塊 SRAM陣列 18 Y_sel—s I〇—SA(15 : 0) 22 X-dec c X-dec s 26 Y_dec_s 充電泵電路 30 升壓器電路 FR 一 Sel 34 控制電路 記憶胞 串聯電路 64、 66、68 p-FET 94107 52 200828312 71、72、73a、73b、74、80a、80b、91a、91b、103、104、 105、131a、132a、133a、134a、161、162、163、165 p-FET 75、76、77、79、81a、81b、135a、166、167、168、169、 171 n-FET 78、194 FET 84 、 90a 、 90b 、 164 、 170 、 172 、 178 、 186 、 206 開關 86 CASBIAS產生電路

99、175 電流鏡差動放大器電路 100 參考胞串聯電路 100a Ref串聯電路A 100b Ref串聯電路B 129 差動放大器電路 130、130a、130b 平均電路 160 感測放大器 170 寫入放大器 176 放大器電路 177、181、182、183、197a、197b、197c、204 反相器 184、185轉移閘 188 正反器

190 子泵 196 振盪器之部分 203 升壓電容器 BL 位元線 Dll、D12 二極體 192!至192n 升壓步級 202 脈波產生電路 A、N10 節點 C11 電容器 S10、S12、S14_S28、S30、S32、S34...S48、S50、S52、S54...S62、 S70、S72、S74...S92、S100、S102、S104...S116 步驟

Vcc 電源供應 VppL、VppH 電壓源 WL 字元線 WLO—s至WL31—S 字元線 53 94107

Claims (1)

1. 200828312 十、申睛專利範圍： 1 · 一種半導體裝置，包括： 包含非揮發性記憶胞之記憶胞陣列； 包含於該記憶胞陣列中並儲存區域資料之區域； 保有自該記憶胞陣列轉移來之資料並稍後輸出該 資料至外部之第一儲存單元；以及 控制電路，該控制電路在標準讀取模式與高速讀取 模式之間作選擇，該標準讀取模式係用來導致該第一儲 存單7G保有自該記憶胞陣列轉移來之該區域資料並輸 出該區域資料至該外部，而該高速讀取模式係用來導致 該=一儲存單元保有由劃分該區域資料所形成並自該 z U胞陣列轉移來之複數件劃分的資料並輸出該劃分 的資料至該外部。 2. t申請專利範圍第1項之半導體裝置，其中，於該高速 導致該第—儲存單元輸出其為該複數件 :貝料中之-件之第-個劃分的資料至該外部 日守’該控制電路導致嗲第一锉在抑- 資料，Μ ^致為儲存早讀有第二個劃分的 :彼：弟二個劃分的資料為該複數件劃分的資料中之 ι件劃分的資料件並可自該記憶胞陣列轉移H 3.如申請專利範圍第i項之半導體裝置旱來二 -儲存》 Γ 陣列轉移該劃分的資料至該第 早7G所需之時間係短於該 該記憶胞陣列轉浐兮ρ Θ — J /知孕δ貝取模式中從 之時.夕該£域_貝料至該第-儲存單元所需 94107 54 200828312 4·如申請專利範圍第1項之半導體裝置，復包括： 立高麼產生電路，該高塵產生電路於該資料係從該記 k、胞陣列被讀取時產生將施加至該記憶胞陣列之電壓， 其中’該高壓產生電路於該高速讀取模式中產生較 於該標準讀取模式中為高之電壓。 5·如申請專利範圍第i項之半導體裝置，復包括： 讀取電路，從該記憶胞陣列讀取該資料， 其中，該讀取㈣高速讀取模式巾比於該標準 讀㈣式中以較大之電力消耗從該記憶胞陣 貧料。 6.如申請專利範圍第j項之半導體裝置，復包括： 位元線，連接至記憶胞，該資料係從該記憶胞被讀 制將^體’該電晶體於該料從該記憶胞被讀取時指 制將供應至該位元線之電流， ’該電晶體於該高速讀取模式中比於該標準讀 杈式中供應較高之電流至該位元線。 7·如申請專利範圍第1項之半導體裝置，復包括： 、、線it接至5己怳胞’該資料係從該記憶胞被讀 壓，第比車乂益電路，比較該位元線之電厪與參考電 =設置用於該第一比較器電路之電流源電 於该兩速讀取模式中比於該標準讀取模式中供應較高 94107 55 200828312 之電流至該第一比較器電路。 8·如申請專利範圍第1項之半導體裝置，復包括： 第二比較器電路，比較表示流過記憶胞之電流之訊 唬與表不流過參考胞之電流之訊號，該資料係從該記憶 胞被讀出， 其中，設置用於該第二比較器電路之電流源電晶體 於該高速讀取模式中比於該標準讀取模式中供應較高 之電流至該第二比較器電路。 9.如申請專利範圍第丨項之半導體裝置，復包括： :第二儲存單元，該第二儲存單元保有儲存在該第一 儲存單元中的該區域資料，並稍後輸出該區域資料至該 外部。 10. 如申請專利範圍第9項之半導體裝置，復包括： _開關，該開關於該標準讀取模式中將該區域資料;| 該第-儲存單元轉移至該第二儲存.單元，並於該高速; 叫式中將該劃分的資料從該第—儲存單元輸出至售 外部而不需使用該第二儲存單元。 11. 如申請專利範圍第9項之半導體裝置，復包括： 開關，該_於該標準讀取模式中將該區域資料名 “弟一儲存單元轉移至該第-- 居说 > 计抄王4罘一儲存早兀，並且於該高沒 :外1Γ中將該劃分的資料從該η :卜:而不需使用該第二儲存單元並轉移 至該弟二儲存單元。貝丁 12. 如申請專利範圍第2項之半導體裳置，其中，從該記悄 94107 56 200828312 1 包陣㈣移Μ—個劃分的資料至該第-儲存單元所 於從該記憶胞陣列轉移該第二個劃分的 貝料至k弗一儲存單元所需之時間。 13·如申請專利範圍第1項之半導體裝置，其中： 體域資料儲存於該第-儲存單元後，該半導 體裝置此夠執行複费w ^ 厂A 士 夂衣回刼作，以將該區域資料寫入另〜 區域中， ::包含備用區域，該備用區域係用來儲存 =Γ之/效性之旗標資料的備用資料心 m:於屮路導致包含該旗標資料之該備用資料之 一部伤被輪出到該外部。 14·如申請專利範圍第1項之半導體裝置，其中： 於將該區域資料儲存於該一 體裝置能夠執行複f :存早％後，該半導 區域中，·衣回#作，以將該區域資料寫入另— 該區域包含備用區域用 指示該區域資料之有效性之切存包含 於該複製回操作中，當 由劃分該傷用資料所、W儲存早元輸出其為 件資料的裳、+斤形成之劃分的備用資料中 路導致該第—館存料至該外部時，該控制電 笛-侗查丨乂 存 保有第二個劃分的備用資斜竑 ::柄備用資料為自該記、:： 一個劃分的備用資料。 千m私來之次 15. 如申請專利範圍笫了 4 項之半導體裝置，其中，當導致 94J07 57 200828312 T弟-儲存單讀出該複數件劃分的備用資料中之田 個如的備用貧料時，該控制電路導致該第— 早疋保有自該記憶胞陣列轉移來之子 一個劃分的資料。 貝丁十亥罘 16.如申請專利範圍第1項之半導體裝置，其中： =該區域資_存於㈣—儲存單元後 =能夠執行複製回操作，以將該區域資料寫入:: =域包含備用區域’該備用區域係用來健存包 不該區域資料之有效性之旗標資料的備用資料，·以及 於該複製回操作中，當導致一 。k 為由劃分_備用次4·_1 以弟一儲存早疋輸出其 刀该備用讀所形成之劃分的備用 :件資料的第一個劃分的備用資料： 備用欠貝料的弟一個劃分的備用資料，該第二個劃分的 備用資料係自該記憶胞陣列轉移而來。 」刀的 17.如申請專利範圍第！項之半導體裝置，其中： 於將該區域資料儲存於嗜笫一 體裝置能約執杆滿制 弟料早70後，該半導 區域中；㈣衣回操作，以將該區域資料寫入另一 指示該區備^域’該備用區域係用來儲存包含 “,有效性之旗標資料的備用資料；以及 含該旗操作中，當導致該第—儲存單元輸出包 一貝4且為由劃分該區域之該備用資料所形成 94107 58 200828312 之：T件劃分的備用資料中之第-個劃分的備用資斜 該控制電路導致該第-館存單元保有包含 該=貧料且為由劃分另—區域之該備用資料所 :二件劃t:備用資料中之第二個劃分的備用資 來广弟—個劃分的備用資料係自該記憶胞陣列轉移而 18.如申請專利範圍第j項之半 性記憶胞包含虛擬接地記憶胞。衣置，、中’該非揮發 ^-種控制半導时置之方法，該半導體1置且有包 記憶胞之記憶胞陣列、在該記憶胞陣列中並‘存 二St域、以及保有自該記憶胞陣列轉移來之資 科亚稍後輸出該資料至外部之第一儲存單元， 該方法包括： 標準讀取步驟，該標準讀取步驟包含將自該記 P，轉移來之該區域資料儲存至該第—儲存單元，^ 該第一儲存單讀出該區域資料至該外部； 、’攸 高速讀取步驟，該高速讀取步驟包含將 域資料所形成並自該記憶胞陣列轉移來 :資料儲存至該第-儲存單元中，並從該第 輪出該劃分的資料至該外部；以及 在標準讀取模式與高速讀取模式之間 20·如申請專利範圍第19項之方法，其中： 、。 儲存該複數件劃分的資料包含： 從該第—料單⑼出第-個劃分的資.料至該終 94107 59 200828312 部，該第一個劃分的資料為該複數件劃分的資料中 件劃分的資料；以及 ]貝枓中之一 將自該記憶胞陣列轉移來之第二個次 存至該第一儲存單元，該第_ 、為料儲 劃分的資料中之次一件劃; 二個= 的資_執行時’儲存該第 21.如申請專利範圍第19項之方法 該:製回步驟包含將該區域資料儲存至 70並將該區域資料寫入另一區域中， 4存早 其中： 料包料之備用區域，該備用資 4…曰不該區域貧料之有效性之旗標資料；以及 該複製回步驟包含從該第一儲 ， 劃分的傷用資料至該外部，談第 几别出第一個 =該二資料所形成之複數件劃分= :貝枓’以及儲存第二個劃分的備用資料一： 二該第二個劃分的備用資料為該複數件刻分的資: 胞陣列轉移而來；以及 ’備用貝抖係自該記憶 當輸出該第一個劃分的資料正被執 二個劃分的資料係被執行。才儲存該弟 ‘如申請專利範圍第9項之半導體裝置，其中： 於儲存該區域資料於該第二儲存單元後，該半導體 94107 60 22 200828312 裝置能夠執行複製回操作，以將該區域資料寫入另一 域中； ..... °° 該區域包含備用區域，該備用區域係用來儲存包含 指示該區域資料之有效性之旗標f料的備用資料；以及 該控制電路導致包含該旗標資料之該備用資料之 一部分被輸出到該外部。 23·如申請專利範圍第9項之半導體裝置，其中·· 弟一儲存單元後，該半導體 以將該區域資料寫入另一區 於儲存該區域資料於該 裝置能夠執行複製回操作， 域中； 該區域包含備龍域，钱用區域係絲儲存包含 指不該區域#料之有效性之旗標資料的備用資料；以及 =該複製輯❹，當導致該第—儲存單讀出其 j由心該備用資料所形成之劃分的備用資料中之第 一件貪料的第一個劃分的備用資料至該外部時，該控制 電路導致該第一儲存 才忑t制 =該=個劃分的備用資料係自該記憶胞陣列轉移來 之二人一個劃分的備用資料。 24.如申請專利第9項之半導财置，其中： 於儲存該區域資料於却楚_ ^ 事詈处％袖—、、〜昂—儲存單元後，該半導體 域中； 鈿作以將該區域資料寫入另一區 該區域包含備用區域，兮广 ^忒備用區域係用來儲存包含 私不该區域資料之有效性 匕3 久、知貝枓的備用資料；以及 94107 61 200828312 於該複製回操作中，當導致 為由劃分該備用資nΛ χ 儲存早兀輸出其 -件資料所形成之劃分的備用資料中之第 貝抖的乐一個劃分的備用資 電路導致該第一儲存單元 該控制 備用資料的箆一初查,、 ’為另一 s域之劃分的 用資料俜自：；:糊備用資料’該第二個劃分的備 、卞十係自該纪憶胞陣列轉移而來。 25·如申請專利範圍第9項之半導體裝置，盆中. 該區域資祕該第二儲存單錢，該半 夠執行複製回操作，以將該區域資料寫入另-區 該區域包含備用區域’該備用區域係用來健存包 曰不該區域資料之有效性之旗標資料的備用資料；以及 於該複製回操作中，各邋笛 _ . πσ ^ ^ 、 田绔致5亥弟一儲存早7G輸出包 =/、不貢料且為由劃分該區域之該備用資料所形成 之複數件劃分的備用資料中之第一個劃分的備用資料 至該外部時，該控制電路導致該第一儲存單元保有包含 钛資料且為由劃分另一區域之該備用資料所形成 厂複=數件劃分的備用資料中之第二個劃分的備用資 料’該第二個劃分的備用資料係自該記憶胞陣列轉移 來。 94107 62