TW200820264A - Circuit and method for generating column path control signals in semiconductor device - Google Patents

Description

200820264 九、發明說明： 【發明所屬之技術領域】 本發明揭示一種關於用以在半導體元件中產生行路徑 控制信號之電路與方法，其中此行路徑控制信號可在其藉 由相同的C Μ 0 S電晶體製程、電壓與溫度（P v τ )特性變化之 影響之下產生。 【先前技術】 一般來說，半導體元件，特別是DRAM，需要各種不 同的行路徑控制信號以執行讀取或寫入操作。例如，行路 徑控制信號需要於DRAM中執行讀取或寫入操作，其中該 DRAM包括於局部輸入/輸出線上控制預充電信號之操作的 局部輸入/輸出線預充電信號（例如第1圖中之1 i 〇 p c g與 lio_pcgback);相等於局部輸入/輸出線之準位以響應局部 輸入/輸出線預充電信號（例如，第1圖中之liopcg與 lio_pcgback)之局部輸入/輸出線重置信號（例如，第l圖中 之liojst);輸出致能信號（例如，第1圖中之yi)，依據讀 取指令，致能由感測放大器所放大之位元線信號，轉移至 局部輸入/輸出線；放大控制信號（例如，第1圖中i〇 sal)， 用以於讀取操作中局部輸入/輸出線上控制放大信號之操 作；閂鎖控制信號（例如，第1圖中之i〇sa2)，用以於讀取 操作中局部輸入/輸出線上控制閂鎖此放大信號之操作；以 及上拉/下拉控制信號（例如，第1圖中bwen)，用以於寫入 操作中對整體輸入/輸出線（例如，第1中gio)控制上拉/下 拉操作。這些控制信號可基於相同的選通信號產生。 200820264 第1圖說明傳統行路徑控制信號產生電路之架構。 如第1圖中所示之行路徑控制信號產生電路，依據選 通信號之平行處理，於DRAM中讀取或寫入操作產生複數 行路徑控制信號（Η 0 P c g，Η 〇 — r s t ’ 1 i 〇 — p c g b a c k ’ b w e η ’ y i ’ i o s al 1，及i o s a2)。此第1圖中之行路徑控制信號產生電路 包含第一到第五延遲單元1到5，每一單元適用以延遲選 通信號一特定週期，與剩下的延遲單元、成對連接至第一 到第五延遲單元1到5之反相器IV3到IV 12，及延遲6與 7無關。依據延遲單元1到5之獨立延遲操作，以及延遲6 與7之延遲操作，可產生該等行路徑控制信號li〇pCg， lio —rst，li〇_pcgback，bwen，y i，iosall，及 i o s a2 〇 然而，分別包含於第一到第五延遲單元1到5以及反 相器IV3到IV 12中之CMOS電晶體，可於製程、電壓與溫 度（PVT)特性中呈現不同的變化。針對此理由，經由該第一 到第五延遲單元1到5以及反相器IV3到IV 1 2以平行方式 產生之行路徑控制信號 liopcg，lio_rst，lio_pcgback， bwen，yi，i〇sau，以及iosa2之時序由於相聯結CMOS電 晶體之不同PVT特性變化而不能同時發生。因此，存有實 行錯誤讀取或寫入操作的問題。 【發明內容】 本揭示之一觀點，半導體元件中用以產生行路徑控制 ί言號之電路包含選通信號延遲單元，用以接收選通信號， 並以不同的延遲週期延遲此接收選通信號，以產生複數各 自延遲選通信號；以及控制信號產生器，用以接收至少一 200820264 個延遲選通信號，並對接收的信號執行一邏輯運 生一第一行路徑控制信號，以控制半導體元件之1 該選通信號延遲單元可包含串聯連接之複數； 該延遲可包含各自的反相器，以形成一反相彳 該選通信號延遲單元可包含一第一延遲單元 選通信號一第一延遲週期，以產生第一延遲選通 及一第二延遲單元，延遲第一延遲選通信號一： 期，以產生第二延遲選通信號。 • 該控制信號產生可包含一邏輯單元’甩以接 與第二延遲選通信號，並對接收之信號執行一邏 以及一緩衝器，用以接收從該邏輯單元之輸出信 衝該接收信號，以產生第一行路徑控制信號。 * 此電路可更包含一延遲，用以延遲從選通信 元之輸出信號一預定週期，以產生一第二行路 號，用以於讀取操作中局部輸入/輸出線上控制一 此電路可更包含一第一延遲，用以延遲從選 ^ 遲單元之輸出信號一預定週期，以產生一第二行 信號，用以於讀取操作中局部輸入/輸出線上控制 號之操作；以及一第二延遲，用以延遲該第二行 信號一預定週期，以產生第三行路徑控制信號， 部輸入/輸出線上控制閂鎖該放大信號之操作。 本揭示之另一觀點，提供一種用以於半導體 生一行路徑控制信號之電路，包含一選通信號延 以接收一選通信號，並延遲此接收選通信號一預 算，以產 厅路徑。 延遲。 器鏈。 ，延遲該 信號；以 第二延週 收該第一 輯運算； 號，並緩 號延遲單 徑控制信 信號。 通信號延 路徑控制 放大一信 路徑控制 用以於局 元件中產 遲單元， 定週期， 200820264 以產生一延遲選通信號；以及一控制信號產生器，用以延 遲該延遲之選通信號單元一預定週期，以產生一行路徑控 制信號，用以於讀取操作中局部輸入/輸出線上控制一信 號。 本揭示之另一觀點，提供一種用以於半導體元件中產 生一行路徑控制信號之電路，包含一選通信號延遲單元， 以接收一選通信號，並延遲此接收選通信號一預定週期， 以產生一延遲選通信號；一第一延遲，用以延遲此延遲選 通信號一預定週期，以產生第一行路徑控制信號，以於讀 取操作局部輸入/輸出上控制放大一信號之操作；以及一第 二延遲，用以延遲該第一行路徑控制信號一預定週期，以 產生第二行路徑控制信號，以於局部輸入/輸出線上控制閂 鎖該放大信號之操作。 本揭示之另一觀點，提供一種用以於半導體元件中產 生一行路徑控制信號之電路，包含一選通信號延遲單元， 以接收一選通信號，並以不同的預定週期延遲此接收選通 信號，以產生複數各自的延遲選通信號，此選通信號延遲 單元包含第一延遲單元，用以延遲該選通信號一第一延遲 週期，以產生第一延遲選通信號，以及第二延遲單元，以 延遲該第一延遲選通信號一第二延遲週期，以產生第二延 遲選通信號；控制信號產生器，用以接收該第一與第二延 遲選通信號，並對接收之信號執行一邏輯運算，以產生第 一行路徑控制信號，以控制半導體元件之行路徑；第一延 遲，用以延遲從該選通信號延遲單元之輸出信號一預定週 200820264 期，以產生第二行路徑控制信號，以於讀取操作中局部輸 入/輸出線上控制放大一信號之操作；以及一第二延遲，用 以延遲第二行路徑控制信號一預定週期，以產生第三行路 1至控制信號，以於局部輸入/輸出線上控制閂鎖該放大信號 之操作。 該控制信號產生器可包含一邏輯單元，用以接收該第 一與第二延遲選通信號，並對接收之信號執行一邏輯運 算；以及一緩衝器，用以接收從邏輯單元之輸出信號，並 緩衝此接收之信號，以產生第一行路徑控制信號。 本揭示之另一觀點，提供一種用以於半導體元件中產 生行路徑控制信號之方法，其包含產生從選通信號以不同 的各自延遲週期延遲之複數延遲選通信號；從該等複數延 遲選通信號選取至少一個選通信號，以及對已選擇之該 (等）延遲選通信號執行邏輯運算，藉以產生第一行路徑控 制信號，以控制半導體元件之行路徑。 本方法可更包含延遲該已選擇之延遲選通信號一預定 週期，藉以在讀取操作中局部輸入/輸出線上產生控制一信 號之第二行路徑控制信號。 本方法可更包含延遲該已選擇之延遲選通信號一預定 週期，藉以在讀取操作中局部輸入/輸出線上產生控制放大 一信號之操作之第二行路徑控制信號，並延遲此第二行路 徑控制信號一預定週期，藉以在局部輸入/輸出線上產生控 制閂鎖該放大信號之操作之第三行路徑控制信號。 本揭示之另一觀點，係提供一種於半導體元件中產生 200820264 行路徑控制信號的方法，包含接收一選通信號，及產生一 從該選通信號延遲第一延遲週期之第一延遲選通信號與從 該選通信號延遲第二延遲週期之第二延遲選通信號，及對 該第一與第二延遲選通信號執行一邏輯運算，藉以產生一 行路徑控制信號，以控制半導體元件之行路徑。 本揭示之再一觀點，係提供一種於半導體元件中產生 行路徑控制信號之方法，其包含延遲選通信號一預定週 期，因而產生一延遲選通信號；延遲此延遲選通信號一預 定週期，以於讀取操中局部輸入/輸出線上產生控制放大一 信號之操作的第一行路徑控制信號；及延遲此第一行路徑 控制信號一預定週期，以於局部輸入/輸出線上產生控制閂 鎖此放大信號之操作的第二行路徑控制信號。 【實施方式】 本揭示之較佳實施例現在將參照附加圖式詳細說明。 依照本揭示之行路徑控制信號產生電路與方法，於半 導體元件中針對讀取/寫入操作所需之彳了路徑控制信號的 產生，經由相同延遲單元使用選通信號的延遲來實現。此 外，該行路徑控制信號可於相同的C M G S電晶體製程、電 壓與溫度（Ρ V Τ )特性變化影響之情況下產生。因此’於行路 徑控制信號中可保持初始設計之時序邊限。 第2 Α到2 C圖爲依據本揭示之例舉實施例說明行路徑 控制信號產生電路之電路圖。 如第2A圖中所示’該行路徑控制信號產生電路包含接 收輸入選通信號之選通信號延遲單兀；並以不同 200820264 的延遲週期延遲此輸入選通信號Wro&e，以產生複數個各 自延遲選通信號Tib到T4b以及T2到T5。此電路也包含 第一延遲1 2，其延遲該延遲選通信號T5 —預定延遲週期， 以於讀取操作中局部輸入/輸出線上產生控制放大信號之 操作的放大控制信號iosal;及第二延遲14，其延遲該放 大控制信號i〇 sal —預定延遲週期，以於讀取操作中局部 輸入/輸出線上產生控制閂鎖該放大信號之操作的閂鎖控 制信號i〇sa2 。 該選通信號延遲單元10係由含有複數個反相器IV20 到IV27之反相器鏈所構成。從該等反相器IV20到IV27 輸出之延遲選通信號Tib到T4b與T2到T5，爲以不同的 各自延遲週期延遲輸入選通信號所產生的信號。 如第2B與2C圖中所示，依據本揭示之圖解實施例， 行路徑控制信號產生電路更包含接收延遲選通信號T 1 b與 T4b及延遲選通信號T2b與T3b之第一與第二控制信號產 生器1 6與1 8，並基於接收的信號產生行路徑控制信號 liopcg，lio —rst與lio_pcgback以及行路徑控制信號bwen 與yi。詳細地，該第一控制信號產生器1 6包含一邏輯單元 160，其接收該延遲選通信號Tib與T4b，並對接收之信號 Tib與T4b執行及閘運算。此邏輯單元160包含一 NAND 閘ND1與反相器IV30。此第一控制信號產生器16也包含 緩衝從邏輯單元160之輸出信號的反相器IV31，藉以產生 第一與第二局部輸入/輸出線預充電信號liopcg與 lio_pcgback，以及局部輸入/輸出線重置信號lio_rst。另一 200820264 方面，該第二控制信號產生器18包含一邏輯單元180，其 接收該延遲之選通信號T2b與T3b，並對接收之信號T2b 與T3b執行及閘運算。此邏輯單元180包含NAND閘ND2 及反相器IV32。該第二控制信號產生器18也包含用以緩 衝該邏輯單元180之輸出信號的反相器IV33，藉以產生上 拉/下拉控制信號bwen與輸出致能信號yi。 此後，具有上述架構之行路徑控制信號產生電路之操 作將參照第2A到2C圖說明。第3圖爲描述依照此實施例 ® 於選通信號延遲單元10中產生的延遲選通信號之時序 圖，以及第4圖爲描述於控制信號產生器16與18中及第 一與第二延遲12與14中所產生之行路徑控制信號之時序 圖。 首先，選通信號延遲單元10接收選通信號，並 產生具有不同延遲週期之延遲選通信號T2到T5及Tib到 T4b。該延遲選通信號T2到T5及Tib到T4b爲在分別藉 由反相器IV20到IV27延遲選通信號strobe預定週期之後 所得到的信號。特別地，此延遲選通信號T 1 b到T4b爲延 遲該選通信號strobe各自預定週期之後所得到的信號，並 接著反相結果信號。參照第3圖，其可確認得知延遲選通 信號Tib到T4b與其基本信號，亦即選通信號之時 序。 接下來，第一延遲12接收從選通信號延遲單元1〇之 反相器IV27輸出之延遲選通信號T5，並延遲此接收信號 T5 —預定週期，以於讀取操作中局部輸入/輸出線上產生控 -12- 200820264 制放大信號之操作的放大控制信號i 〇 s a 1。該第二延遲1 4 延遲該放大控制信號i〇 sal —預定週期，以於局部輸入/輸 出線上產生控制閂鎖該放大信號之操作的閂鎖控制信號 、 i 〇 s a2 ° 同時，該第一控制信號產生器16接收具有不同的延遲 週期之延遲選通信號Tib與T4b，並產生第一與第二局部 輸入/輸出線預充電信號liopcg與lio_pcgback及局部輸入/ 輸出線重置信號li〇_rst。當Tib與T4b二延遲選通信號具 W 有低準位時，第一與第二局部輸入/輸出線預充電之信號 liopcg與lio_pcgback及局部輸入/輸出線重置信號lio_rst 之每一信號均具有高準位。 如上所述，依據本揭示之圖解實施例，該行路徑控制 信號產生電路藉由單一選通信號延遲單元10以不同的延 遲週期延遲選通信號，藉以產生延遲選通信號T5與 Tib到T4b，並接著延遲或對該產生的延遲選通信號T5與 Tib到 T4b執行邏輯運算，藉以產生行路徑控制信號 liopcg，lio —rst，lio pcgback，bwen，yi，iosal 及 iosa2 。 此外，該行路徑控制信號liopcg，lio — rst，lio_pcgback， bwen，yi，iosal及i〇sa2可在相同的CMOS電晶體之製程、 電壓及溫度（PVT)特性變化影響之情況下產生。因此，儘管 CMOS電晶體之PVT特性變化，但行路徑控制信號liopcg， lio_rst，lio 一 pcgback，bwen，yi，iosal 及 iosa2 之理想時 序邊限可被維持，如第4圖中所示。 此後，依據本揭示之另一圖解之實施例，藉由行路徑 200820264 控制信號產生電路中所產生之行路徑控制信號liopcg， lio rst » lio_pcgback，bwen，yi，iosal 以及 iosa2 控制之 行路徑控制電路與寫入驅動器之操作，將參照第4、5、6A 與6B圖說明。此行路徑控制電路包括一核心控制器20， 局部輸入/輸出線控制器3 0以及行路徑控制器40。該寫入 驅動器包含第一與第二上拉/下拉信號產生器50與60，第 一與第二驅動器70與72，以及預充電器80。 首先，將說明預充電操作。 ^ 如第4圖中所示，在預充電模式peg中，第一與第二 局部輸入/輸出線預充電信號liopcg與lio_pcgback以及局 部輸入/輸出線重置信號liojst具有高準位。因此，在此 狀態下，第5圖中所示之NM0S電晶體N3與N6到N8， 以及第6A圖中所示之NM0S電晶體N80到N82會被接通， 致使第5與6A圖中所示之局部輸入/輸出線lio與反相局 部輸入/輸出線liob以相同電壓VBLP/2來預充電。應調整 _ 該第一與第二局部輸入/輸出線預充電信號liopcg與 li〇_pCgback以及局部輸入/輸出線重置信號liojst之時 序，致使其維持在致能狀態，直到開始主動操作爲止（亦 即，一讀取或寫入操作），並在開始主動操作之後不致能。 接下來，將說明讀取操作。 當致能輸出致能信號yi(亦即，轉變爲高準位）時，如 第4圖中所示，第5圖之NMOS電晶體N1與N2會被接通， 致使藉由感測放大器S A放大之位元線上的信號分別轉移 至局部輸入/輸出線lio與反相局部輸入/輸出線Hob。當致 -14- 200820264 能輸入/輸出開關信號bsio(亦即，轉變爲高準位）時’第5 圖之NM0S電晶體N4與N5會被接通。在此情況下，核心 控制器20之局部輸入/輸出線Πο與反相局部輸入/輸出線 liob上之信號，係分別轉移至行路徑控制器40之局部輸入 /輸出線li〇與反相局部輸入/輸出線liob。當接著致能放大 控制信號i〇 sal(亦即，轉變爲高準位）時，如第4圖中所示， P MO S電晶體P 1到P 5會被接通，藉以放大行路徑控制器 40之局部輸入/輸出線lio與反相局部輸入/輸出線liob。當 • 接著致能閂鎖控制信號i〇sa2(亦即，轉變爲高準位）時，如 第4圖中所示，接通PMOS電晶體P4到P6，藉以閂鎖該 行路徑控制器4〇之局部輸入/輸出線lio與反相局部輸入/ 輸出線liob上的放大信號。爲了完成上述讀取操作而沒有 任何錯誤，必須適當地調整行路徑控制信號yi、i〇sal以及 i 〇 sa2之致能時序。亦即，該放大控制信號io sal與閂鎖控 制信號iosa2應在致能輸出致能信號yi之後而接著被致 能。雖然行路徑控制信號yi、iosal以及iosa2受CMOS電 ® 晶體之PVT特性變化影響，但其理想時序仍可被保持，因 爲各自的行路徑控制信號yi、iosal以及iosa2上的PVT特 性變化的影響，依照本揭示係相等的。 現在將說明寫入操作。 參照第6A圖，當致能第一上拉/下拉（pUll-up/pull-down) 控制信號bwen9z (亦即，被轉變爲高準位）時，一整體輸入 /輸出線信號之反相信號giob係藉由第一反相單元52緩 衝，並接著轉移至第一閂鎖5 4。同理，——在延遲一整體輸 -15- 200820264 入/輸出線信號一預定週期之後得到之信號gi〇d，係藉由一 第二反相單元62緩衝，並接著轉移至第二閂鎖64。參照 第6B圖，該第一上拉/下拉控制信號bwen9z係基於上拉/ 下拉控制信號 bwen以及局剖輸入/輸出預充電信號 liopcgplO產生。當致能第二上拉/下拉控制信號bwenl2(亦 即，傳送至高準位）時，NM0S電晶體N53與N63選擇性地 接通，以響應自該第一與第二反相單元52與62之輸出信 號。此外，該電晶體N5 3與N63分別下拉信號至第三與第 四閂鎖57與67。此後，從第三與第四閂鎖57與67之輸 出信號係藉由延遲58與68而延遲，其依序輸出延遲信號 作爲第一與第二上拉/下拉信號信號pul、pdl、Pu2以及 pd2。此產生之第一與第二上拉/下拉信號信號pul、pdl、 pu2以及pd2選擇性地驅動第一與第二驅動器70與80，致 使整體輸入/輸出線信號gi〇d與其反相信號係分別轉移至 局部輸入/輸出線Πο與反相局部輸入/輸出線li〇b。 如上所述，在行路徑控制信號liopcg、lio_pcgback、 bwen、yi、iosal以及iosa2中的理想時序邊限應被維持， 以準確地執行由該等行路徑控制信號 liopcg、 lio 一 pcgback、bwen、yi、iosal 以及 i〇sa2 控制預充電以及 讀取/寫入操作。爲此目的，依據本揭示，該行路徑控制信 號 liopcg、lio —pcgback、bwen、yi、iosal 以及 iosa2 係在 其已由CMOS電晶體之相同的PVT特性變化影響之情況下 產生。此外，其可預防預充電與讀取/寫入操作中之錯誤發 生。 200820264 雖然該丫了路徑控制丨目號產生電路依據本揭不已說明用 以產生行路徑控制信號，但其仍可藉由相同的pvt特性變 化而影響各種不同必須產生信號之裝置。 雖然揭示之較佳實施例已針對圖式作詳細說明，但所 屬技術領域中具有通常知識者均可知，各種不同可能的修 改、附加與替換仍不脫離本發明所揭示與附隨申請專利範 圍之範圍與精神。例如，不同範例與說明實施例之元件及/ 或特徵可於此揭示與附加申請專利範圍之範圍中，互相結 合及/或互相替換。 本說明書是基於並主張2006年10月17日所申請之韓 國專利申請案第1 0-2006-1 0 1 002號之優先權，在此將其全 文倂入參照。 【圖式簡單說明】 本揭示之上述與其它目的、技術內容及其它優點將由 下列詳細結合附加之圖式之說明而可更清楚地了解，其中： 第1圖爲說明傳統行路徑控制信號產生電路之架構之 電路圖； 第2A到2C圖爲依照本揭示之例舉實施例說明行路徑 控制信號產生電路之架構之各個電路圖； 第3圖爲依照第2A到2C圖之例舉實施例從選通信號 延遲單元產生延遲選通信號之時序圖； 第4圖爲依照第2A到2C圖之例舉實施例從控制信號 產生器產生控制信號之時序圖； 第5圖爲藉由依照第2A到2C圖之例舉實施例產生之 200820264 行路徑控制信號控制行路徑控制電路之電路圖；及 第6A與6B圖爲藉由依照第2A到2C圖之例舉實施例 產生之行路徑控制信號的寫入驅動控制器之電路圖。 【主要元件符號說明】 liopcg，lio—pcgback， lio_pcgp 1 0 局部輸入/輸出線預充電信號 lio_r st 局部輸入/輸出線重置信號 yi 輸出致能信號 i 〇 s a 1 放大控制信號 i o s a 2 閂鎖控制信號 b wen · 上拉/下拉控制信號 bwen9z 第一上拉/下拉控制信號 bwen 12 第二上拉/下拉控制信號 gio 整體輸入/輸出線 IV3 〜IV33 反相器 Tib〜T4b ， T2〜T5 延遲選通信號 ND1，NAND NAND 閘 strobe 選通信號 N1 〜N8，N53，N63 NMOS電晶體 P 1 〜P 5 PMOS電晶體 1 第一延遲單元 2 第二延遲單元 3 第三延遲單元 4 第四延遲單元 5 第五延遲單元 -18- 200820264

6〜7 延遲 10 選通信號延遲單元 12 第一延遲 14 第二延遲 16 第一控制信號產生器 18 第二控制信號產生器 20 核心控制器 、 3 0 局部輸入/輸出線控制器 40 行路徑控制器 50 第一上拉/下拉信號產生器 52 第一反相單元 54 第一閂鎖 57 第三閂鎖 58 延遲 60 第二上拉/下拉信號產生器 62 第二反相單元 64 第二閂鎖 67 第四閂鎖 70 第一驅動器 72 第二驅動器 80 預充電器 160 ， 180 邏輯單元

Claims (1)

1. •200820264 十、申請專利範圍： 1 · 一種於半導體元件中用以產生行路徑控制信號之電路， 包含： 選通信號延遲單元，構成以接收一選通信號，並以不 同延期延遲該接收之選通信號，以產生複數各自延遲的 選通信號；以及 控制信號產生器，構成以接收至少一個延遲選通信 號，及對該接收之延遲選通信號執行一邏輯運算，以產 ® 生用以控制半導體元件之行路徑之第一行路徑控制信 號。 2.如申請專利範圍第· 1項之電路，其中該選通信號延遲單 元包含複數個延遲串接。 3 .如申請專利範圍第2項之電路，其中該等延遲包含各自 的反相器，以形成反相器鏈。 4. 如申請專利範圍第1項之電路，其中該選通信號延遲單 元包含： 第一延遲單元，構成以第一延遲週期延遲選通信號， 以產生第一延遲選通信號；以及 第二延遲單元，構成以第二延遲週期延遲該第一延遲 選通信號，以產生第二延遲選通信號。 5. 如申請專利範圍第4項之電路，其中該控制信號產生器 包含： 邏輯單元，構成以接收該第一與第二延遲選通信號， 並對接收之第一與第二延遲選通信號執行邏輯運算；以 -2 0 - 200820264 及 緩衝器，構成以接收從該邏輯單元之輸出信號，及緩 衝該接收之輸出信號，以產生第一行路徑控制信號。 6. 如申請專利範圍第5項之電路，其中該邏輯單元執行一 AND操作。 7. 如申請專利範圍第6項之電路，其中該緩衝器包含一反 相器。 8. 如申請專利範圍第1項之電路，其中更包含： • 一延遲，構成以從選通信號延遲單元延遲輸出信號一 預定週期，以於讀取操作中局部輸入/輸出線上產生一控 制一信號的第二行路徑控制信號。 9. 如申請專利範圍第1項之電路，其中更包含： 第一延遲，構成以從選通信號延遲單元延遲輸出信號 一第一預定週期，以於讀取操作中局部輸入/輸出線上產 生一控制放大信號之操作的第二行路徑控制信號；以及 第二延遲，構成以延遲該第二行路徑控制信號一第二 ^ 預定週期，於局部輸入/輸出線上產生一控制閂鎖該放大 信號之操作的第三行路徑控制信號。 1 0. —種於半導體元件中用以產生行路徑控制信號之電 路，包含： 選通信號延遲單元，構成以接收一選通信號，並以第 一預定週期延遲該接收之選通信號，以產生延遲選通信 號；以及 控制信號產生器，構成以第二預定週期延遲該延遲選 -21 - 200820264 通信號單元，並於讀取操作中局部輸入/輸出線上產生一 控制一信號之行路徑控制信號。 1 1 · 一種於半導體元件中用以產生行路徑控制信號之電路， 包含： 選通信號延遲單元，構成以接收一選通信號，並以第 一預定週期延遲該接收之i選通信號，以產生延遲選通信 號； 第一延遲，構成以第二預定週期延遲該延遲選通信 ® 號，以於讀取操作中局部輸入/輸出線上產生一控制放大 一信號之操作的第一行路徑控制信號；以及 第二延遲，構成以第三預定週期延遲該第一行路徑控 制信號一第二預定週期，於局部輸入/輸出線上產生一控 制閂鎖該放大信號之操作的第二行路徑控制信號。 1 2 ·〜種於半導體元件中用以產生行路徑控制信號之電路， 包含： φ 選通信號延遲單元，構成以接收一選通信號，並以不 同的延遲週期延遲該接收之選通信號，以產生複數個各 自的延遲選通信號，該選通信號延遲單元包含第一延遲 單元，構成以第一延遲週期延遲該選通信號，以及第二 延遲單元，構成以第二延遲週期延遲該第一延遲選通信 號，以產生第二延遲選通信號； 控制信號產生器，構成以接收該第一與第二延遲選通 信號，並對.接收之第一與第二延遲選通信號執行一邏輯 運算，以產生用以控制一半導體之行路徑的第一行路徑 -22- 200820264 控制信號； 第三延遲單元，構成以第一預定週期從選通信號單元 延遲單元一輸出信號，以於讀取操作中局部輸入/輸出線 上產生一控制放大一信號之操作的第二行路徑控制信 號；以及 第四延遲單元，構成以第二預定週期延遲該第二行路 徑控制信號，以於局部輸入/輸出線上產生一控制閂鎖該 放大信號之操作的第三行路徑控制信號。 ® 1 3 ·如申請專利範圍第1 2項之電路，其中該控制信號產生器 包含： 邏輯單元，構成以接收第一與第二延遲選通信號，並 對該接收之第一與第二延遲選通信號，執行一邏輯運 算；以及 緩衝器’構成以自該邏輯單元接收輸出信號，並緩衝 該接收之輸出信號，以產生第^〜行路徑控制信號。 1 4 ·如申請專利範圍第1 3項之電路，其中該邏輯單元執行一 ⑩ AND運算。 1 5 ·如申請專利範圍第1 4項之電路，其中該緩衝器包含一反 相器。 16· —種於半導體兀件中用以產生行路徑控制信號之方法， 包含： 產生複數延遲：《通fe號，以不同的各個延遲週期延遲 選通信號； 從該等複數延遲選通信號遵_至少一個選通信號；以 23. 200820264 及 對已選擇之延遲選通信號執行邏輯運算，藉以產生用 以控制半導體元件之行路徑的第一行路徑控制信號。 1 7 .如申請專利範圍第1 6項之方法，更包含： 延遲該已選擇之延遲選通信號一預定週期，藉以於讀 取操作中局部輸入/輸出線上產生控制一信號之第二行路 徑控制信號。 1 8 .如申請專利範圍第1 6項之方法，更包含： • 延遲該已選擇之延遲選通信號一第一預定週期，藉以 於讀取操作中局部輸入/輸出線上產生控制放大一信號之 操作的第二行路徑控制信號；以及 延遲該第二行路徑控制信號一第二預定週期’藉以於 局部輸入/輸出線上產生控制閂鎖該放大信號之操作的第 三行路徑控制信號。 1 9. 一種於半導體元件中用以產生行路徑控制信號之方法， 包含： β 接收一選通信號，自該選通信號延遲一第一延遲週 期，產生一第一延遲選通信號，並且自該選通信號延遲 一第二延遲週期，產生一第二延遲選通信號；以及 對該第一與第二延遲選通信號執行一邏輯運算，藉以 產生用以控制半導體元件之行路徑的行路徑控制信號。 20. —種於半導體元件中用以產生行路徑控制信號之方法， 包含= 延遲選通信號一第一預定週期，藉以產生一延遲選通 -24- 200820264 信號； 延遲該延遲之選通信號一第二預定週期，藉以於讀取 操作中局部輸入/輸出線上產生控制放大一信號之操作的 第一行路徑控制信號；以及 延遲該第一行路徑控制信號一第三預定週期，藉以於 局部輸入/輸出線上產生控制閂鎖該放大信號之操作的第 二行路徑控制信號。

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