TW200818216A - Dual in-line memory module, memory test system, and method for operating the dual in-line memory module - Google Patents

Description

200818216 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種雙直列記憶體模組（dimm)，且特定 言之，係關於-種可使用額外輸入/輸出（10)接點執行—二 試模式操作的DIMM。 “ [先前技術】

在製造半導體記憶體裝置時，有利的係作為最終產品之 半導體圮憶體裝置的種類係在製程的較晚階段決定。 此原因係當特定種類之產品較晚決定時，更多操作可在 製造各種種類之產品中共用。 明確言之，此一共用概念在製造半導體記憶體裝置中具 有重要作用。在基於少數項目/大量生產来生產半導體記 憶體裝置時，製程之效率可能係製造商競爭的重要因素。° 半導體記憶體裝置的重要規格之一係位元組 織係由xl、x4、叫等表示。此表示記憶體單元之數= 藉由一位址選定。 即，位元組織表示由一定址同時讀取或寫入之記憶體； 元的數目，且即使半導體記憶體裝置具有相同容量亦二 同地組態。 例如，在一 χ4組織之情況下，當輸入一位址時，备存】 四記：體單元及輸出四位元資料。在一 χΐ6組織：情丨 下’虽輸人—位址時’會存取十六記憶體單元及輸出十_ 位元資料。 ' 因此，—！6M DRAM可具有不同位元組織，例如 122335.doc 200818216 16Mxl 4Mx4、2Μχ8等等。16Μχ1位元組織意指該半導 體記憶體裝置具有16Μ數目之“立元單元，且她4組織意 指該半導體記憶體裝置具有4Μ數目的4位元單元。同樣 地，2Μχ8組織意指該半導體記憶體裝置具有2汹數目之8位 一 口 ά 一 兀早儿。 在位元組織表示藉由一定址同時讀取或寫入之記憶體單 7G的數目之觀點中，半導體記憶體裝置可藉由一操作模式 表示。因此，應注意的係該位元組織表示及操作模式表現 可並存。 即，半導體記憶體裝置2Χ1、χ4Αχ8操作模式可用以決

定藉由封裝來密封的半導體記憶體裝置將會具有多少資料 接針。 、/V 例如，xl操作模式使用一個資料1/〇接針，或兩個分離 地成為一資料入（data_in)接針及一資料出（data_〇ut)接針 資料接針。 同樣地’ x4操作模式使用四個資料1/〇接針，或八個分 離地成為資料入接針及資料出接針之資料接針。 刀 此外，χ8操作模式使用八個資料1/〇接針，或十六個八 離地成為資料入接針及資料出接針之資料接針。 刀 半導體記憶體裝置之操作模式根據其使用領域而變化 例如，叫進-步係叫組織係用於具有需要高性能（例 如圖形領域）之領域的南資料帶官 f1之+導體記憶體裝置。 該等x8及x4組織係廣泛用於個人電腦系統及飼服器 若根據使用領域及不同數目之資料 。二、’、。 1表W具有不同操 122335.doc 200818216 作模式的半導體記憶體裝置，則必須改變其製造期間的設 計。因此，其係與在製程較晚階段決定產品之特定種類較 有利的共用概念相反。 因此，DRAM在其製程期間於晶圓層級方面並不具有以 上所述之位元組織，且DRAM在封裝期間係依x4或x8位元 組織裝配。 此外，大多數半導體記憶體裝置由於高容量及高性能之 ^ 目的，係以一系統形式生產。 在一些應用（例如個人電腦系統）方面，半導體記憶體裝 置係依一模組架構生產，其中其係整合在一單一印刷電路 板（PCB)上，且記憶體模組係安裝在系統的槽中。 在各種類型之記憶體模組中，一種雙直列記憶體模組 (DIMM)已被廣泛使用。 DIMM可具有各種形狀及尺寸，而一 168接針、184接針 或240接針之DIMM皆可用。 φ 最廣泛使用之DIMM具有184接針組態。因為184接針 DIMM具有完美x64資料匯流排，資料可用一 64位元資料帶 寬發送。因此，184接針DIMM係用作Pentium或更高級桌 上型系統或伺服器系統中之主要記憶體。 - 如以上描述，一 DIMM可具有在模組層級的x64組織。在 此情況下，十六個x4 DRAM或八個x8 DRAM係安裝在一模 組上。同時，一模組在模組層級可具有x72組織。在此情 況下，可用X72DIMM之額外八位元來控制資料匯流排及檢 查部分位元錯誤。 122335.doc 200818216 圖1係說明習知記憶體控制器及習知DIMM的方塊圖。 參考圖1，複數個DIMM 100及170係連接至一記憶體控 制器。 第一 DIMM 100及第二DIMM 170之各者包括九個 DRAM，其各具有八個資料接針DQ0至DQ7及時脈接針 CLK1 與 CLK2。 此外，八位元DQ64至DQ71係新增至DIMM 100及170， 且用以控制資料匯流排及檢查一部分位元錯誤。 然而，習知DIMM 100及170不可能進入一測試模式或一 内建自我測試（BIST)模式且修改DRAM之内部結構。 意即，DRAM之内部邏輯可使用一命令及一位址的結合 修改，或一缺陷測試可透過一時序控制執行。然而， DIMM 100及170因為不能將一命令及一位址應用於個別 DRAM而無法進入一測試模式。 在測試無法在DIMM 100及170之狀態中執行的情況下， 若在DRAM測試期間未發生之一錯誤在DIMM 100及170中 發生，則無法發現錯誤原因。 【發明内容】 本發明之具體實施例係關於提供一種可使用額外I/O接 點執行测試模式操作之DIMM。 依據本發明之一方面，提供一種用於測試的雙直列記憶 體模組（DIMM)，其包括一具有複數個記憶體之記憶體陣 列，一測試信號輸入/輸出單元，及一正常資料輸入/輸出 單元。該測試信號輸入/輸出單元係設置在個別記憶體 122335.doc -10- 200818216 π W碉轼模式操作之 行一測試信號之輸入/輸出操作。；式控制器，朝 元係設置在個別記憶體中，以用—“枓輸人/輪出單 部記憶體控制器，執行—正 用：正常模式操作之外 依據本發明之另—方面，提出知作。 統，其包括—記憶體控制器、 =裝記憶體測試系 直列記憶體模組（DIMM)。該記 ^及—又 之正常模式操作。該測試模式控制器控二憶體 模式操作。該細Μ包括複數個連接至上亥二己二-之測試 第-接針，複數個連接至㈣°體控制器之 =_係經組態用以選擇性地執行-正常操作= 永乍弟一接針及第二接針係彼此不共用。 " :據本U又另—方面，提供—種用於操作—測試 記憶體模組（DIMM)的方法。該職％包括複數個且 有數目之資料輸入/輸出接點的記憶體，其tN係-正整 數。該方法包括在複數個記憶體處用一外 二 器透過用於-測試模式操作數目之#料輸人 =執行-測試信號的輸輸出操作；及在複數個記憶 二處\用一外部記憶體控制器透過用於一正常模式操作之 個育料輸入/輸出接點，執行一正常資料的輸入/輸出操 作。該等2心]個資料輸入/輸出接點係用於正常資料之輸入/ f出操作’且不與用於測試信號之輸入/輸出操作的2二個 資料輪入/輸出接點共用。， 【實施方式】 122335.doc 200818216 圖2係說明依據本發明— 月一具體貫施例之一記憶體控制 器、-測試模式控制器、及一 DIMM的方塊圖。 蒼考圖2，一第一DIMM 2〇〇及一第27〇係連接 至一記憶體控制器260。筮一 s 士 &

乐一 DIMM 270具有與習知DIMM 相同的組態。 典型DIMM 270係僅連接至記憶體控制器26()，而第 二DIMM 200係連接至記憶體控制器26〇及測試模式控制器 息 250 〇 °° 即，第一 DIMM 200以記憶體控制器26〇執行一正常操 作，且以測試模式控制器25〇執行一測試模式操作。 设置在第一 DIMM 2〇〇中之複數個DRAM，係連接至記 憶體控制器260及測試模式控制器25〇，且設置在第二 DIMM 270中之複數個dRam係僅連接至記憶體控制器 260 〇 圖3係圖2所示之第一DIMM的方塊圖。 • 參考圖3，第一 mMM 200包括一具有複數個記憶體220 的記憶體陣列、一測試信號I/O單元240、及一正常資料ι/〇 單元230。測試信號I/O單元240係設置在各記憶體220中， •且以用於測試模式操作之測試模式控制器250，在一測試 ‘ 信號TEST_SIGNAL(N位元）上執行I/O操作。正常資料;[/〇 單元230係設置在各記憶體220中，且以用於正常模式操作 之記憶體控制器260在正常資料NORMALP_DATA(N位元） 上執行一 I/O操作。 第一 DIMM 200係透過I/O接針2〇2及2〇4連接至測試模式 I22335.doc 200818216 控制器250及記憶體控制器260。此外，設置在第一 DIMM 200中之複數個DRAM 220包括連接至I/O接針202及204的 DQ接點236及246。 因此，測試信號TEST_SIGNAL(N位元）及正常資料 NORMALP-DATA(N位元)係透過DIMM之I/O接針202及 204，及記憶體220之DQ接點236及246輸入/輸出。 各記憶體220包括2N數目之資料I/O接點236及246(其中N 係正整數）。測試信號I/O單元240及正常資料I/O單元230使 用2^1數目之資料I/O接點246及236，其係未彼此共用。 若N=4，各記憶體220之包括十六個資料I/O接點236及 246。八個資料I/O接點246係由測試信號I/O單元240使用， 且剩餘八個I/O接點236係由正常資料I/O單元230使用。 雖然複數個記憶體220包括可操作為XI 6之資料I/O接點 23 0及240，但其在正常模式中操作為X8而在測試模式中為 X8。 圖4說明又4、又8及又16雙倍資料率（0011)3同步動態隨機 存取記憶體（SDRAM)的封裝球狀引腳（bailout)組態。 參考圖4，XI 6封裝球狀引腳組態400包括資料I/O球狀引 腳，其被分成一下球狀引腳410及一上球狀引腳420。 下球狀引腳410及上球狀引腳420分別包括八個DQ接點 DQL0至DQL7，及八個DQ接點DQU0至DQU7。因此，該 X16封裝球狀引腳組態400包括總共十六個DQ接點。 X4封裝球狀引腳組態440包括四個DQ接點，DQ0至 DQ3。 122335.doc 13 200818216 X8封裝球狀引腳組態470包括八個DQ接點，DQ0至 DQ7 〇 在此點，X4封裝球狀引腳組態440之DQ接點DQ0至 DQ3，X8封裝球狀引腳組態470的DQ接點DQ0至DQ7，及 X16封裝球狀引腳組態400之下球狀引腳410的DQ接點 DQL0至DQL7具有相同配置。 XI 6 DDR3 SDRAM可藉由僅使用下球狀引腳組態410之 DQ 接點 DQL0 至 DQL7，而操作為 X8 或 X4 DDR3 SDRAM。 〈表1>

產品 X4PAD X8 PAD XI6 PAD X4產品 VDD VSS VSS X8產品 VSS VDD VSS X16產品 VSS VSS VDD TMX4產品 VDD Π VSS VDD TMX8產品 VSS VDD VDD 如從表1可見，在使用在晶圓層級具有X16資料I/O接點 之晶片封裝半導體記億體裝置後，根據哪一功率係施加作 為選項之額外接點X4 PAD、X8 PAD或X16 PAD，相同晶 片可用於乂4、又8及又16模式。額外接點乂4?八0、又81>八0 或X16 PAD係先前在一封裝層級設定。 即，即使半導體記憶體裝置係依X16組織封裝，操作模 式可使用熔絲選擇或晶片内之額外接點X4 PAD、X8 PAD 或X16 PAD來改變。 因為表1中之TM X4產品及TM X8產品係在本發明中具 有優勢，其將稍後詳盡描述。 122335.doc • 14- 200818216 第一 DIMM 200之操作將相對於圖3及4描述於下。 第一 DIMM 200之複數個DRAM 220係經組態在X16封裝 中。 X16 封裝 DRAM 之上 DQ 接點 UDM、UDQS、UDQSB 及 UDQ0至UDQ7，係連接至測試模式控制器250及用以輸入/ 輸出測試信號TEST_SIGNAL(N位元）。 此外，X16封裝記憶體之下DQ接點LDM、LDQS、 LDQS.B及LDQ0至LDQ7，係連接至記憶體控制器260及用 以輸入/輸出正常資料NORMALP_D ATA(N位元）。 即，第一DIMM 200之複數個DRAM 220係封裝在X16組 織中，其在正常模式及測試模式中操作為X8。 表1中之TM X4產品表示產品係依X16組織封裝，但在 X4模式中操作。 複數個DRAM 220使用測試模式控制器250及上DQ接點 之 DQ 接點 UDM、UDQS、UDQSB 及 UDQ0 至 UDQ3 輸入 / 輪 出測試信號TEST-SIGNAL(N位元），且使用記憶體控制器 260 及下 DQ接點之 DQ接點 LDM、LDQS、LDQSB 及 LDQ0 至LDQ3，輸入/輸出正常資料NORMALP—DATA(N位元)。 表1中的TM X8產品表示產品係依X16組織封裝，但在 X8模式中操作。 複數個DRAM 220使用測試模式控制器250及上DQ接點 UDM、UDQS、UDQSB及UDQ0至UDQ7輸入/輸出測試信 號TEST—SIGNAL(N位元），且使用記憶體控制器260及下 DQ接點 LDM、LDQS、LDQSB 及 LDQ0 至 LDQ3，輸入 /輸 122335.doc 15 200818216 出正常資料NORMALP—DΑΤΑ(Ν位元）。 圖5係包括在圖3中所示之第一 DIMM的DRAM中之測試 信號I/O單元240的方塊圖。 參考圖5 ’測試信號I/O單元240將測試信號 TEST_SIGNAL分成一測試命令TEST—CMD(N位元）及1 試資料TESTP—DATA(N位元）。 將測試信號TEST—SIGNAL(N位元）分成測試命令 • TEST一CMD(N位元）及測試資料TESTP一DATA(N位元）之過 程將會描述於下。 測試命令TEST—CMD(N位元）指自該測試模式控制器25〇 產生且輸入DRAM 220之記憶體控制器228的測試信號 TEST_SIGNAL(N位元）。 此原因係回應於自測試模式控制器250產生之測試信號 TEST—SIGNAL(N位元），複數個DRAM 220可執行測試模 式操作。 • 測試資料TESTP—DATA(N位元）指自DRAM 220之記憶體 單元陣列224輸出至測試模式控制器250的測試信號 TEST—SIGNAL(N位元）。 ’ 此原因係儲存在DRAM 220之記憶體單元陣列224中，且 - 在測試模式操作中輸出至測試模式控制器250的資料，係 藉由測試模式操作產生。 更明確言之，測試信號I/O單元240包括DQ接點UDM、 UDQS、UDQSB及UDQ0至UDQ7，其係用於將測試信號 TEST—SIGNAL(N位元）（包括測試命令test—Cmd(N位元） 122335.doc -16- 200818216 及測試資料TESTP_DATA(N位元））對於測試模式控制器25〇 進行輸入/輸出。 DQ 接點 UDM、UDQS、UDQSB 及 UDQ0 至 UDQ7，係透 過設置在DIMM中之I/O接針204，連接至測試模式控制器 250。 此外，測試信號I/O單元240包括一測試信號1/〇路徑 242，其係用於將測試信號TEST—SIGNAL(N位元）之測試 φ 命令TEST—CMD(N位元）（其係透過DQ接點UDM、UDQS、 UDQSB及UDQ0至UDQ7輸入），轉移至DRAM 220之測試 控制器228，或將測試資料TEST—DATA(N位元）從DRAM 220之記憶體單元陣列224，轉移至DQ接點UDM、UDQS、 UDQSB及 UDQ0至 UDQ7。 測試信號I/O單元240進一步包括一緩衝單元244，用於 緩衝在DQ接點UDM、UDQS、UDQSB及UDQ0至UDQT及 測試信號I/O路徑242間輸入/輸出之測試信號 • TEST_SIGNAL(N位元）。 測試信號I/O路徑242包括一命令解碼單元2422及一測試 資料轉換單元2424。命令解碼單元2422將透過DQ接點 - UDM、UDQS、UDQSB及UDQ0至UDQ7輸入之測t式命令 • TEST—CMD(N位元）解碼，以產生一測試模式選擇信號 TEST一MD—SEL(N位元）。測試資料轉換單元2424將來自 DRAM 220之記憶體單元陣列224的串列測試資料 TESTS_DATA(N位元），轉換成並列測試資料 TESTP_DATA(N位元）。 122335.doc -17- 200818216 圖6係包括於第一DIMM 200中之DRAM的測試命令解碼 單元2422之電路圖。 參考圖6，測試命令解碼單元2422將測試命令 TEST一CMD(N位元）分成一透過DQ接點UDQS輸入的測試 選通信號UPD—STROBE、一透過DQ接點UDM輸入之測試 模式遮罩信號UPD—MASK、及複數個根據其用途透過DQ 接點UDQ0至UDQ7輸入之操作信號UPDO、UPD1、 UPD2、…、UPD7 〇 當輸入複數個測試操作信號UPDO、UPD1、UPD2及 UPD2至UPD7時，測試選通信號UPD_SROBE作為輸入單 元之一參考。每一次當一雙態觸變（toggling)發生時，複數 個測試操作信號UPDO、UPD1、UPD2、…、UPD77會輸入 一次。 測試模式遮罩信號UPD—MASK係一影響測試模式操作週 期的信號。在其中測試模式遮罩信號UPD—MASK被啟動之 情況中，當具有一預定邏輯位準之複數個測試操作信號 UPDO、UPD1、UPD2、…、UPD7被輸入時，DIMM進入測 試模式。當在測試模式遮罩信號UPD_MASK停用之情況 下，測試命令解碼單元2422從測試模式離開。 複數個測試操作信號UPDO、UPD1、UPD2、…、UPD7 係用於在測試模式中透過邏輯位準轉變來控制測試操作的 信號。 更明確言之’測試命令解碼單元2422包括一測試操作時 脈產生電路2422A及一測試模式選擇信號輸出電路 122335.doc -18- 200818216 2422B。回應於測試選通信號UPD_STROBE及測試模式遮 罩信號UPD—MASK，測試操作時脈產生電路2422A產生一 测試操作時脈TCLK，且回應於該測試操作時脈TCLK，該 測試模式選擇信號輸出電路2422B輸出複數個測試操作信 號UPDO、UPD1、UPD2、...、UPD7，作為測試模式選擇 信號 TEST—MD—SEL(N位元）。 測試操作時脈產生電路2422A包括一反相器INV1，其係 經組態用以使測試模式遮罩信號UPD_MASK反轉；及複數 個反及閘（NAND gate)NANDl、NAND2、NAND3、···、 NAND8，其係經組態用以接收已反轉之測試模式遮罩信號 UPD—MASK及測試選通信號UPD—STROBE，以輸出測試操 作時脈TCLK。 測試模式選擇信號輸出電路2422B包括複數個D正反器 D-FF1、D-FF2、D-FF3、…、D-FF8，其分別具有接收測 試操作時脈TCLK的時脈輸入終端CLK、接收測試操作信 號UPDO、UPD1、UPD2、…、UPD7之資料輸入終端D，及 輸出測試模式選擇資料信號TEST—MD_SEL(N位元）的資料 輸出終端Q 〇 圖7係說明依據本發明之具體實施例，進入測試模式之 過程、選擇該測試操作的過程及該測試操作在DIMM中完 成後之輸出測試資料的過程之時序圖。 首先，將相對於圖7(A)描述進入測試模式之過程。在此 一狀態中，測試命令TEST—CMD(N位元）之測試遮罩信號 UPD MASK被啟動至一邏輯高位準，當回應於測試選通信 122335.doc -19- 200818216 號UPD—STRQBE之雙態觸發，測試操作信號UPDO、 UPD1、UPD2、…、UPD7具有一對應於測試模式進入之邏 輯位準時，DIMM進入測試模式。 在此一狀態中，測試命令TEST一CMD(N位元）之測試遮 罩信號UPD-MASK被啟動至一邏輯高，當回應於测試選通 信號UPD一STROBE之雙態觸發，測試操作信號UPD0、 UPD1、UPD2、…、UPD7具有一對應於測試操作之邏輯位 準時，測試操作被選定。 測試操作必須在測試模式進入後選擇。若用於選擇測試 操作之測試操作信號UPDO、UPD1、UPD2、...、UPD7， 係在DIMM未進入測試模式的一狀態中輸入，則無法執行 正常測試操作。 其中來自DRAM 220之記憶體單元陣列224的測試資料 TESTS_DATA，在測試操作完成後通過測試信號I/O單元 240的過程，係類似進入測試模式之過程及選擇測試操作, 的過程，但具有以下差別。 如測試命令TEST—CMD(N位元），測試資料丁ESTS_DATA 使用透過DQ接點UDM輸出之測試遮罩信號UPD—MASK， 及自DQ接點UDQS輸出的測試選通信號UPD_STROBE。 在測試命令TEST—CMD(N位元）之情況下，複數個測試 操作信號UPDO、UPD1、UPD2、...、UPD7係透過DQ接點 ϋDQ0至UDQ7接收。然而，在測試資料TESTS一DATA之情 況下，複數個測試資料UPTD0至UPTD7被輸出。 因此，當測試資料TESTS_DATA係透過測試信號I/O單元 122335.doc •20- 200818216 ⑽輸出時’回應測試選通信號upd_str〇be的雙能觸 t ’由測試資料UPTD〇iUPTD7之邏輯位準決定的資㈣ 被輪出，其係在測試資料TESTS—DATA之測試遮 UPD—MASK被停用成-邏輯低位準之狀態。 其次’連續選擇複數値㈣操作之過程將相對於圖7⑻ 描述。 雖_7⑷㈣當進人測試模式之過程時執行的測試操 擇測試操作的過程、及完成賴操作後輸出測試資 枓之過程係連續地執行—次，圖7(b)說明兩測試操作的結 果更月確s之，藉由連續地執行進入測試模式的過程及 選擇測試操作兩次的過程，兩測試操作係連續地選擇，且 輸出測試資料之過程係重覆兩次。 雖然測試操作在圖7(B)中係連續地執行兩次，但測試操 作可連續地執行多於兩次。 如以上描述，因為DIM_用相對於實際操作模式具有 較大數量之Ϊ/Ο接點的DRA_經組態，故設置在細财 之dram可透過額外I/C)接點同時連接至記憶體控制器及測 試模式控制器，其係設置在DIMM外部。 即’即使在DIMM上亦可選擇性地進人正常模式 模式。 因此，即使當使用DIMM之環境並非—其中測試係使用 一外部裝置執行之elee環境，以_其中賴係不使用外 部農置執行之安裝環境時，DIMM亦可選擇性地進入測試 模式及正常模式，從而有效地減少測試分析時間。 122335.doc 200818216 在以上所述之具體實施例中，邏輯閘極及電晶體之位置 及：類可根據輪入信號之極性改變。 儘管本發明已相對於特定具體實施例說明，但熟習此項 技術者應瞭解，i / 丁 n/、仏 了在不脫離如以下申請專利範圍所定義之 本發明精諸範訂，進行各種更換、 【圖式簡單說明】 圖1係說明一習知記憶體控制器及一習知m Μ Μ之方塊

圖0 。。圖2係說明依據本發明一具體實施例之一記憶體控制 器、一測試模式控制器、及一DIMM的方塊圖。 圖3係圖2所示之第一以“柯的方塊圖。 圖4 %明X4、X8及χ丨6雙倍資料率（DDR)3同步動態隨機 存取記憶體（SDRAM)之封裝球狀引腳組態。 圖5係包括在圖3中顯示之第一 mMM的dram中之測 信號I/O單元的方塊圖。 、 圖6係圖5所示之測試命令解碼單元的電路圖。 圖7係說明依據本發明之具體實施例，一進入一測試模 式之過程、一選擇測試操作的過程、及一測試操作在 DIMM中完成後輸出一測試資料的過程之時序圖。 【主要元件符號說明】 100 雙直列記憶體模組 160 記憶體控制器 170 雙直列記憶體模組 200 第一雙直列記憶體模.組 122335.doc -22- 200818216

202 I/O接針 204 I/O接針 220 記憶體/DRAM 224 記憶體單元陣列 228 記憶體控制器 230 正常資料I/O單元 232 正常資料I/O路徑 234 文中未說明 23 6 DQ接點 240 測試信號I/O單元 242 測試信號I / 0路徑 244 緩衝單元 246 DQ接點 250 測試模式控制器 260 記憶體控制器 270 第二雙直列記憶體模組 400 XI 6封裝球狀引腳組態 410 下球狀引腳 420 上球狀引腳 440 X4封裝球狀引腳組態 450 文中未說明 47 0 X8封裝球狀引腳組態 480 文中未說明 2422 命令解碼單元 122335.doc -23 - 200818216

2422A 測試操作時脈產生電路 2422B 測試模式選擇信號輸出電路 2424 測試資料轉換單元 CLK 輸入終端 CLK1-2 時脈接針 D 貧料輸入終端 D-FF1 至 D-FF4 D正反器 DQO-7 資料接針 LDM 接點 LDQS 接點 LDQSB 接點 LDQO-7 接點 NANDI-8 反及閘 TCLK 測試操作時脈 Q 資料輸出終端 UDM 接點 UDQS 接點 UDQSB 接點 UDQO-7 接點 1223 3 5‘doc -24-

Claims (1)

1. 200818216 十、申請專利範圍: L種用於—測試之雙直列記憶體模組(mMM)，其包含: 〕己憶體陣列，其具有複數個記憶體； 體中1U輸人/輸出早711，其係設置在該等個別記憶 哭…/用—詩—測試模式操作之外部測試模式控制 -一執行-測試信號之_輸入/輸出操作；及 正常資料輸入/輸出單元，A係訊 ^ i /、係叹置在該等個別記憶 一’以用一用於一正當磁彳 哭，社〜 吊模式輛作之外部記憶體控制 二行正¥資料之一輸入/输出操作。 2·如請求項！之DIMM，豆 之次袓认 /、亥4ϋ體之各者包括2N數目 貝枓輪入/輸出接點，其中 味认 ，…〜正整數，且該測試信 就輸入/輪出單元及該常 吊貝枓輪入/輸出單元之各者使 “的資料輸入/輸出接點，其係彼此不共用。 3. 如請求項2之DIMM，其中N之值係4。，.， 4. 如請求項1之DIMM，其中該m式信號包括： -測試命令，其係從該測試模式控制器產生，且輸入 至设置在該等個別記憶體中之該記憶體控制器；及 測δ式資料’其係從該兮障麟 — 〇 6肢早兀陣列輸出至該測試 模式控制器。 I 月求項4之DIMM，其中該測試輸入/輸出單元包括： DQ接點，其係連接至該測試模式控制器； "ί口號輸入/輸出路徑，並蔣4¾ πι0^ ^ T\r\ 、心人 仫其將透過该DQ接點輸入之該 轉移至該記憶體控制器，或將從該記憶體單元 車列輸出的該測試貢料轉移至該DQ接點；及 122335.doc 200818216 入緩衝單元，其係用於緩衝在該DQ接點及該測試信號 輸入/輪出路徑間輸入/輸出的該測試命令及該測^ 料。 、 6.如求項5之DIMM，其中該測試信號輸入/輪出路徑包 一掷試命令解碼單元，其係用於解碼透過該〇〇接點輸 入:該夠試命令’以產生_測試模式選擇信號；及

   一測試資料轉換單元，其係用於將來自該記憶體單元 陣歹j之串列測試資料轉換成並列測試資料。 如請求項6之DIMM，其中該測試命令包括： —測試選通信號； 其係用於控制一測試模式進 一測試模式遮罩信號 入；及 作 複數個測試操作錢，其係用於選擇一測試模式操 8. 如請求項7之麵M，其巾該職命令解碼單^括. 一測試操作時脈產生單元，其係用於回應於該測試， 通信號及該職模式遮罩信號，產生_測試操作時脈；及 一K模式選擇信號輸出單元，其係用於回應於該淨 試拓作時脈而輸出該複數個測試操作信號作為_》 式選擇信號。 ~ ^ 9.如請求項62DIMM，其中該緩衝單元包括： 一輸入緩衝器，其係用於緩衝透過該DQ接點之該測, 命令及將該已緩衝測試命令轉移至該測試命令解瑪; 122335.doc 200818216 元；及 一輸出緩衝器， 輸出之該測試資料 接點。 糸用於緩衝從該测試資料轉換單亓 ，且將該已緩衝測試資料轉= 10·如請求項1 2DIMM， 括： 其中該正常資料輪 入/輸出單元包 Q接點，其係連接至該記憶體控制器，·

   之路徑’其將透過該_點輸人 Λ吊貝广轉私至叹置在該等個別記憶體中之爷 陣列，或將從該記憶體單元陣列輸出之該：常; 斜轉移至該DQ接點；及 、 11.

   於—緩衝單元’其係用於緩衝在該DQ接點及該正常資料 剧入/輸出路徑間輸入/輸出之該正常資料。 一種已封裝記憶體測試系統，其包含： 、/己體控制器，其係用於控制_記憶體之_正常模 一測試模式控制器，其剌於控制該記憶體之一測 模式操作；及 雙直列記憶體模組（DIMM)，其包括複數個連接至 :L體k制g之第_接針，複數個連接至該測試模式 ㈣器的第二接針，該D_經組態用以選擇性地執行 一正常操作及-測試操作，該等第—接針及該等第二接 針係彼此不共用。 12.如請求頊η夕p 、 、放5己憶體測試系統，其中該DIMM包 122335.doc 200818216 括： 匕體陣列’其具有複 ，信號輸入/輪出單…/體’ 體中，以用一用於嗲、係設置在該等個別記憶 哭 41 ; '則试模式操作之外邻測4 态，執行一測t 卜邛劂成拉式控制 n測心虎之-輪入/輸出操作，·及 正吊貧料輪入/輪出單元，並 體中，以用一用於發 ，、係叹置在該等個別記憶 器，執行-正常資科:正：杈式#作之外部記憶體控制 13.如言主來 枓之一輸入/輸出操作。 :、項12之已封裝記憶體測試 之各者舍枯憶體 整數…… 育料輸入/輸出接點，其中N係一正 且故測試信號輪入/輸出單 輸出單元之各者使用〜的資J :貢料輸入/ 係彼此不共用。 數目的貝枓輸入/輸出接點，其 Π::項η之已封裳記憶體測試系統，其中N之值係“ .包^項以已封裝記憶體測試“，其中該測試信號 測4命令，其係從該測試模式控制器產生，且輸入 至言二置在該等個別記憶體中之該記憶體控制器；及’ ^試資料’其係從該記憶體單元陣列輸出至該測試 杈式控制器。 16.如請求項15之已封裝記憶體測試系統，其中該測試輸入/ 輪出單元包括： —DQ接點，其係連接至該測試模式控制器； 一信號輸入/輸出路徑，其係用於將透過該DQ接點輸 122335.doc 200818216 入之該測試命令轉移至該記憶體控制器，或將從 體=元陣列輸出的該測試資料轉移至該DQ接點；及…愚 於-緩衝單元，其係用於緩衝在該叫接點及該測試作就 二’輸出路徑間輸入/輸出的該測試命令及該測試; 1 7.二請二項丨6之已封裝記憶體測試系統，其中該測 輸入/輪出路徑包括： 就 Up切碼，錢料解料 入之該測試命令，以產生一測試模式選擇信號；及輪 =資料轉換單元，其係用於將來自該記憶體單元 J之串列測試資料轉換成並列測試資料。 1 8.如請求項17之已 包括： 衣4體測武糸統，其中該測試命令 一測試選通信號； 一測試模式遮罩信號，其 入；及你用於控制一測試模式進 複數個測試操作传辦， 作。 " ，、係用於選擇一測試模式操 19·如明求項18之已封裝記憶體 解碼單元包括·· 糸統，其中該測試命令 一測試操作時脈產生單元， 通信號及該測試模式遮罩信號，^用於二應於該測試選 成^式杈式選擇信號輸出 汉 試操作時脈^ ^ 早70，其係用於回應於該測 脈，輸出該複數個_操作㈣作為該測試模 122335.doc 200818216 式選擇信號丨 2°:求項17之已封裝記憶體測試系統，其中該緩衝單元 入二輸人緩衝器，其係用於緩衝透過該叫接點之該測試 ^ ’及㈣已緩彳_試命令㈣㈣測試命令解碼單 兀，及 一輸出緩衝器，其係用於缕满…/Λ # 輸出之該測試資料，且龄已=資料轉換單元 接點。 絲6亥已、㈣測試資料轉移至該DQ 21.如請求項12之已封裝記憶體測試系 資 輸入/輪出單元包括： ^ -DQ接點’其係連接至該記憶體控制器； 資料輸人/輸出路徑，其將透過該叫接點輸入 =正0料轉移至設置在該等個別記憶體十之該記憶 體單元陣列，或將從該記情I*屋-击 思 早凡陣列輸出之該正常資 枓轉私至該DQ接點；及 、 卜入2単元’其係用於緩衝在該DQ接點及該正常資料 輸入/輸出路徑間輸入/輸出之該正常資料。 22·7_操作—測試用之雙直列記憶體模組（mMM)的方 1 占的:咖包括複數個具有”數目之資料輸入/輸出接 …々:己fe體，其中_一正整數，該方法包含： :::婁:個記憶體處，用一外部測試模式控制器透過 執行模式操作的^數目之資料輸入/輸出接點， •執仃一測式信號的一輸入/輸出操作；及 122335.doc 200818216 外部記憶體控制器透過用 在該複數個 =常模式操作之2、資料輸入/輸出接點，：過用 正：貧料的一輸入/輸出操作，用於該正 =丁 — /輸出操作的該等2n-i個資 、之该輪入 該測試Μ之什入出接點，係不與用於 U叙《人/輸出操作的該等2 Ν _,個資 出接點共用。 、升輸入/輸 23.如請求項22之方法，其中Ν之值係4。

   24·如請求項22之方法，其中該測試信號包括： -測試命令，其係從該測試模式控制器產生 至設置在該等個別記憶體中之該記憶體控制[及則入 一測試資料，其係從該記憶體單元陣列輸出 模式控制器。 "而武 25·如請求項24之方法，其中執行該測試信號之該輸 操作包括： j出 解碼自該測試模式控制器輸入之該測試命令以產生_ 測试板式選擇信號’及將該已產生測試模式選擇信號轉 移至設置在該複數記憶體中之該記憶體控制器；及 將來自設置在該複數記憶體中之該記憶體單元陣列的 串列測試資料轉換成並列測試資料，及將該並列測試資 料轉移至該測試模式控制器。 、 122335.doc