TW200527592A - Circuit carrier process - Google Patents
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Description
200527592 12584twf.doc/006 玖、發明說明： 【發明所屬之技術領域】 本發明是有關於一種線路載板製程，且特別是有關 於一種線路載板製程，其應用由導電材質所製成之支撐基 板（support substrate)作爲製程初始層，並利用支撑基板 來製作出許多導電接點。 【先前技術】 覆晶連線技術（Flip Chip Interconnect Technology， 簡稱FC)是一種將晶片（die)電性連接至承載器（carrier) 的封裝方法。覆晶連線技術（FC)主要是利用面陣列（area array)的方式，將多個晶片墊（die pad)配置於晶片之主 動表面（active surface )上，並在晶片墊上形成凸塊 (bump)，接著將晶片翻覆（flip)之後，再利用這些凸塊 來分別電性及結構性連接晶片之晶片墊至承載器上的凸塊 墊（brnnp pad)，使得晶片可經由這些凸塊而電性連接至 承載器，並經由承載器之內部線路而電性連接至外界之電 子裝置。値得注意的是，由於覆晶連線技術（FC)可適用 於高腳數（High Pin Count)之晶片封裝體，並同時具有 縮小晶片封裝面積及縮短訊號傳輸路徑等諸多優點’使得 覆晶連線技術目前已廣泛地應用於晶片封裝領域，常I應、 用覆晶接合技術之晶片封裝結構例如有覆晶球格陣列型 (Flip Chip / Ball Grid Array，FC/BGA)及覆晶針格陣歹丨』 型（Flip Chip / Pin Grid Array，FC/PGA)等型態之晶片 封裝結構。 200527592 12584twf.doc/006 請參考第l圖，其繪示習知之一種覆晶球格陣列型 之電子封裝體的剖面示意圖。電子封裝體100包括線路載 板（circuit carrier) 110、多個凸塊120、晶片130及多個 銲球140。線路載板110具有一頂面112及對應之一底面 114，且線路載板110更具有多個凸塊墊（bump pad) 116a 及多個銲球墊（ball pad) 116b。此外，晶片130具有一主 動表面（active surface) 132及對應之一背面134，其中晶 片130之主動表面132係泛指晶片130之具有主動元件 (active device)(未繪示）的一面，並且晶片130更具有 多個晶片墊136，其配置於晶片130之主動表面132，用 以作爲晶片130之訊號輸出入的媒介，而這些凸塊墊116a 之位置係分別對應於這些晶片墊136之位置。另外，這些 凸塊120則分別電性及結構性連接這些晶片墊136之一至 其所對應之這些凸塊墊116a之一。並且，這些銲球140 則分別配置於這些銲球墊116b上，用以電性及結構性地 連接至外界之電子裝置。 請同樣參考第1圖，習知之電子封裝製程乃是在完 成線路載板110之內部線路及接點116a、116b之後，再 將晶片130組裝於線路載板11〇之表面上，接著將一底膠 (underfill )150塡充於線路載板11〇之頂面112及晶片130 之主動表面132所圍成的空間，用以保護這些凸塊墊U6a、 這些晶片墊136及這些凸塊120，並同時緩衝線路載板11〇 與晶片130在受熱時，線路載板110與晶片130之間所產 生熱應變（thermal strain)之不匹配的現象。因此’晶片 130之晶片墊136將可經由凸塊120而電性及結構性連接 200527592 12584twf.doc/006 至線路載板lio之凸塊墊116a \再經由線路載板110之內 部線路而向下繞線（routing)至線路載板110之底面114 的銲球墊116b，最後經由銲球墊116b上之銲球140而電 性及結構性連接至外界之電子裝置。 就高密度線路佈線之線路載板的製程而言’習知技 術通常是利用增層法（build_uP Process)在一介電芯層 (dielectric core)之兩面分別形成一單一線路層，或是依 序形成多重線路層，並且利用鍍通孔道（plated Through Hole，PTH)來電性連接兩個分別位於介電芯層之兩面的 線路層。然而，由於使用厚度較薄之介電芯層的線路載板 很容易受熱而發生翹曲（warP)的現象，所以線路載板之 介電芯層必須具有足夠的厚度’如此才能相對提供足夠的 結構強度，但這也導致介電芯層之厚度無法進一步地降 低。 除此之外，爲了在介電芯層上製作鍍通孔道（PTH)， 習知通常是利用鑽孔（drilling)的方式，在介電芯層上形 成微細尺寸的貫孔，接著電鍍一金屬層於貫孔之內壁’用 以電性連接兩個分別位於介電芯層之兩面的線路層。然 而，由於習知之鍍通孔道（PTH)的製程通常是利用鑽孔 來形成微細尺寸的貫孔，如此將導致線路載板之整體製作 成本的提高。此外，由於習知之鍍通孔道（PTH)的製程 已經無法有效降低鍍通孔道（PTH)之外徑，但是具有較 大外徑之鍍通孔道（PTH)將在電性上產生負面的影響’ 使得習知之鍍通孔道（PTH)已儼然成爲目前高佈線密度 (high layout density )之線路載板的設計瓶頸。 200527592 12584twf.doc/006 【發明內容】 因此，本發明之目的就是在提供一種線路載板製程’ 用以製作出一具有高佈線密度的線路載板，並可有效地降 低線路載板之製作成本。 爲了達到本發明之目的，本發明提出一種線路載板 製程，包括：提供一支撐基板，其係由導電材質所製成， 而支撐基板係劃分爲一第一結構層及相互重疊之一第二結 構層；圖案化第一結構層，以形成一第一導電圖案，其具 有多個以陣列方式排列之第一導電接點；形成一絕緣圖案 於第二結構層及第一導電圖案之間所圍成的空間；形成一 多層內連線結構於絕緣圖案及第一導電圖案上，而多層內 連線結構具有一高密度內部線路，其連接於這些第一導電 接點，且內部線路具有多個接合墊，其位於多層內連線結 構之較遠離第一導電圖案的表面；最後移除至少局部之該 第二結構層。 由於本發明之線路載板製程乃是在一具有導電性、 高硬質性（high stiffness)、低熱膨脹係數（l〇w CTE)及 高熱導性（high thermal conductivity)之支撐基板上製作 一具有高密度線路之多層內連線結構，接著移除局部之支 撐基板，而直接利用剩餘之支撐基板來形成多個導電接點 於線路載板之底部，而成爲一具有高密度線路但無介電芯 層之線路載板。此外’本發明無須鍍通孔道、電鍍線及銲 罩層之製作，故可有效地降低線路載板之製作成本。 爲讓本發明之上述和其他目的、特徵和優點能更明 200527592 12584twf.doc/006 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下。 【實施方式】 請參照第2A〜2E圖，其依序繪示依照本發明〜較佳 實施例之線路載板製程的剖面示意圖。 如第2A圖所示，提供一支撐基板202，其本身具有 可導電性、高硬質性（high stiffness)、低熱膨脹係數（1〇w CTE)及高熱導性（high thermal conductivity)等特性， 因此，支撐基板202之材質例如爲鐵、鈷、鎳、銅、錦、 欽、鎢、锆、鉻及該等之合金等，並且支撑基板202之表 面必須具有較高等級的平坦度（co-planarity )，以利於後 續製程在支撐基板202之表面上製作微細線路之多層內連 線結構（如第2D圖之標號214)。此外，爲了有助於淸楚 地說明本實施例，支撐基板202可劃分爲一第一結構層204 及相互重疊之一第二結構層206。 如第2B圖所示，例如以微影（photolithography)等 方式’圖案化支撐基板202之第一結構層204 (見於第2A 圖）’以形成一第一導電圖案（conductive pattern) 208， 其中第一導電圖案208係可構成多個第一導電接點210, 其例如以陣列方式排列。 如第2C圖所示，例如以印刷（print)等方式，將絕 緣材料塡入第二結構層206及第一導電圖案208之間，因 而开/成絕緣圖案（dielectric pattern ) 212。在本實施例 中’可將絕緣材料塡入第二結構層206及第一導電圖案208 200527592 12584twf.doc/006 之間所圍成的空間，以形成一絕緣圖案212，其係爲第一 導電圖案208之負片圖案，並與第一導電圖案208相互嵌 合’其中絕緣材料係可採用具有高玻璃轉換溫度（Tg)及 低熱膨脹係數（CTE)等之材料，例如環氧樹脂（epoxy resin)、聚醯胺樹脂（PI resin)、bt樹脂、苯（並）環丁 烯（BenzoCycloButene ， BCB )、聚矽酸鹽 (poly(silsequioxane))、聚對二甲苯基（parylene )、聚芳 醚（poly(aryl ether)s)、聚降冰片烯（poly(norbornene))、 聚苯基唆喔晰（poly(phenyl quinoxaline)s)。 如第2D圖所示，例如以增層法（build-up process )， 形成一多層內連線結構214於第一導電圖案208及絕緣圖 案212上。多層內連線結構214包括圖案化之多個導線層 214a、至少一介電層214b及多個導電盲孔214c，其中這 些導線層214a係依序重疊於第一導電圖案208及絕緣圖 案212之上，而每一介電層214b則配置於兩相鄰之導線 層214a之間，且這些導電盲孔214c係分別貫穿這些介電 層214b之一，而電性連接至少二導線層214a，且這些導 線層214a及這些導電肓孔214c係共同構成一內部線路， 其係形成多個接合墊216於多層內連線結構214之表面， 其中這些接合墊216係可由導線層214a所形成，或是由 導電盲孔214c所形成，而第2D圖之接合墊216係以後者 作爲代表，即以導電盲孔214c來作爲接合墊216。此外， 導線層214 a之材質例如爲銅、錦及該等之合金，而介電 層214b之材質係可爲氮化砂（siliC0I1 nitride)及氧化石夕 (silicon oxide)等，或是具有高玻璃轉換溫度（Tg)及 200527592 12584twf.doc/006 低熱膨脹係數（low CTE)的材料，例如環氧樹脂、聚醯 胺樹脂（PI resin )、BT樹脂、苯（並）環丁烯 (BenzoCycloButene ， BCB ) 聚石夕酸鹽 (poly(silsequioxane))、聚對二甲苯基（paryiene )、聚芳 醚（poly(aryl ether)s)、聚降冰片烯（poly(norb〇rnene))、 聚苯基畦喔♦ ( p〇ly(phenyl quinoxaline)s )。 如第2D圖所示，例如以硏磨（p〇nsh )或蝕刻 (etching)等方式，移除第二結構層206，因而暴露出這 些第一導電接點210，而完成線路載板200之製作。 請參考第3圖，其繪示第2E圖之線路載板應用於接 合一晶片的剖面示意圖。在本實施例中，晶片302係經由 覆晶接合（flip chip bonding)的方式，即經由多個導電凸 塊304而連接至線路載板200之這些接合墊216，並塡入 一底膠306至線路載板200及晶片302之間，而成爲一晶 片封裝體。値得注意的是，晶片302除了經由覆晶接合方 式電性連接至線路載板200以外，亦可經由打線接合（wire bonding)的方式電性連接至線路載板200，但後者並未繪 示於實施例之圖式。此外，爲了提高晶片封裝體之散熱效 能及增加其結構強度，更可額外地增加一支撐層（stiffner) 308於線路載板200上並環繞晶片302，並且將一散熱片 (heat spreader) 310貼附在晶片302及支撐層308上。 爲了便於1C晶片或其他電子兀件以表面黏著技術 (Surface Mount Technology，SMT)之方式組裝至本貫施 例之線路載板200，或是便於線路載板200以表面黏著技 術（SMT)之方式組裝至下一層級之線路載板（未繪示）， 200527592 12584twf.doc/006 請參考第4A〜4C圖及下文，其中第4A〜4C圖依序繪示 本發明較佳實施例之線路載板，其接合墊及導電接點之表 面上額外形成金屬層的剖面示意圖。 如第4A圖所示，其係接續第2D圖，爲了提供後續 電鍍第一金屬層222之用，可移除局部之第二結構層206 (見於第2D圖），而形成一電鍍種子層218。値得注意的 是，此處亦可直接完全移除第二結構層206，接著再例如 以電鍍的方式，全面地形成一導電層於第一導電圖案208 及絕緣圖案212之表面來作爲上述之電鍍種子層218。 如第4B圖所示，形成一罩幕圖案402於電鍍種子層 上218，其暴露出這些第一導電接點210，並經由電鍍種 子層218分別在這些第一導電接點210之表面上電鍍形成 一第一金屬層222，其中第一金屬層222例如是一辉料層 (solder layer)或鎳金層（Ni/Au layer)。値得注意的是， 在本實施例中，於形成第一金屬層222的同時，亦可經由 電鍍種子層218及多層內連線結構214之電性相連的內部 線路，而分別在這些接合墊216之表面上電鍍形成第二金 屬層224，其中第二金屬層224亦例如是一銲料層或鎳金 層。 如第4C圖所示，在形成這些第一金屬層222及這些 第二金屬層224之後，移除罩幕圖案402及暴露出之電鍍 種子層218。 爲了讓第2E圖之第一導電接點210可以向下突出， 請參考第5A、5B圖，其繪示本發明較佳實施例之線路載 板，其導電接點製作成向下突出的剖面示意圖。 12 200527592 12584twf.doc/006 如第5A圖所示，接續第2D圖，形成一罩幕圖案226 於第二結構層206之較遠離多層內連線結構214的一面， 而罩幕圖案226具有多個罩幕層228，其中這些罩幕層228 之位置係分別對應於這些第一導電接點210之位置。 如第5B圖所示，例如以蝕刻的方式，移除第二結構 層206之未受到罩幕圖案226所覆蓋的部分，而形成一第 二導電圖案230，其具有多個第二導電接點232，而這些 第二導電接點232分別連接對應之第一導電接點210，使 得這些第一導電接點210可分別經由這些第二導電接點 232而結構性地向外延伸，並且這些第一導電接點210及 這些第二導電接點232更可分別構成一類似球狀之導電接 點，用以提供作爲連接下一層級之電子載板的接點。値得 注意的是’爲了在這些第二導電接點232之底部形成表面 保護層，可直接利用先前之罩幕層228 (即殘留之罩幕圖 案226)來作爲表面保護層，因而省略掉習知之許多道製 作表面保護層之步驟。
爲了提供電路設計上的彈性，或符合電路設計上的 需求，如第2B圖所示，可在形成第一導電圖案208之後， 更選擇性地將一或多個埋設式被動元件（embedded passive component) 240，其例如以其背面來黏著至第二結構層2〇6 的方式，配置於第二結構層206及這些第一導電接點210 之間所圍成的空間。接著，如第2C圖所示，在形成絕緣 圖案212於第二結構層206及第一導電圖案2〇8之間所圍 成的空間時，絕緣圖案212將包覆埋設式被動元件240， 但暴露出埋設式被動元件24〇之多數個接點，其將在第2D 13 200527592 12584twf.doc/006 圖之步驟中，電性連接至多層內連線結構214之內部線路。 因此，如第3圖所示，埋設式被動元件240將存在於圖式 之晶片封裝結構內。 綜上所述，本發明之線路載板製程具有下列優點： (1) 本發明乃是利用較薄及剛性較高的支撐基板來 取代習知之介電芯層，故可有效地薄化線路載板之整體厚 度，並直接利用支撐基板來製作導電接點，以製作出一無 介電芯層之線路載板。 (2) 本發明係可以增層法（build-up process)形成 一多層內連線結構於支撐基板之一表面，故可獲得較高密 度線路及接點之線路載板。 (3) 相較於習知之在介電芯層的兩面分別形成--多 層內連線結構，本發明僅僅形成單一多層內連線結構於支 撐基板之一表面，故可有效地減少線路之繞線長度，以增 加電氣性能。 (4) 相較於習知之利用電鍍線（piating iine)來電 鍍形成微間距凸塊、銲料層或金屬表面保護層（例如鎳金 層）於線路載板之接合墊上，本發明可於製程中可直接利 用具導電性之支撐基板來作爲電鍍種子層，故可提升線路 載板之內部線路的線路密度。 (5) 如第5A、5B圖所示，本發明更可直接利用這 些罩幕層228來作爲這些第二導電接點之表面保護層，而 無須額外地形成表面保護層之相關製程。 (6) 當本發明經由第二導電接點來延伸第一導電接 點時，可直接利用這些第二導電接點來將線路載板連接至 14 200527592 12584twf.doc/006 下一層級之線路載板，例如一印刷電路板，而無須再額外 地製作導電球或導電凸塊於這些第一導電接點之表面。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 【圖式簡單說明】 第1圖繪示習知之一種覆晶球格陣列型之電子封裝 體的剖面示意圖。 第2A〜2E圖依序繪示依照本發明一較佳實施例之線 路載板製程的剖面示意圖。 第3圖繪示第2E圖之線路載板應用於接合一晶片的 剖面示意圖。 第4A〜4C圖依序繪示本發明較佳實施例之線路載 板’其接合墊及導電接點之表面上額外形成金屬層的剖面 示意圖。 第5A、5B圖繪示本發明較佳實施例之線路載板，其 導電接點製作成向下突出的剖面示意圖。 【圖式標示說明】 100 :電子封裝體 :線路載板 112 :頂面 :底面 15 200527592 12584twf.doc/006 116a :凸塊塾 116b :舞球墊 120 :凸塊 130 :晶片 132 :主動表面 134 :背面 - 136 :晶片墊 140 :靜球 150 :底膠 _ 200 :線路載板 202 :支撐基板 204 :第一結構層 206 :第二結構層 208 :第一導電圖案 210 :第一導電接點 212 :絕緣圖案 214 :多層內連線結構 _ 214a :導線層 214b :介電層 — 214c :導電盲孔 - 216 :接合墊 218 :電鍍種子層 220 :罩幕圖案 222 :第一金屬層 224 :第二金屬層 16 200527592 12584twf.doc/006 226 ： 罩幕圖案 228 ： 罩幕層 230 ： 第二導電圖案 232 ： 第二導電接點 240 ： 埋設式被動元件 302 ： 晶片 304 ： 導電凸塊 306 ： 底膠 308 ： 支撐層 310 ： 散熱片 17
Claims (1)
- 200527592 12584twf.doc/006 拾、申請專利範圍： 1. 一種線路載板製程，包括= 提供一支撐基板，其係由導電材質所製成，而該支 撐基板係劃分爲一第一結構層及相互重疊之一第二結構 層； 圖案化該第一結構層，以形成一第一導電圖案，而 該導電圖案包括多數個第一導電接點； 形成一絕緣圖案於該第二結構層及該第一導電圖案 之間所圍成的空間； 形成一多層內連線結構於該絕緣圖案及該第一導電 圖案上，而該多層內連線結構具有一內部線路，其連接於 該些第一導電接點，且該內部線路具有多個接合墊，其位 於該多層內連線結構之較遠離該第一導電圖案的表面；以 及 移除至少局部之該第二結構層。 2. 如申請專利範圍第1項所述之線路載板製程，其中 移除至少局部之該第二結構層的步驟包括完全移除該第二 結構層。 3. 如申請專利範圍第2項所述之線路載板製程，更包 括形成一電鍍種子層於該絕緣圖案及該第一導電圖案上， 然後形成一罩幕圖案於該第二結構層上，接著經由該電鍍 種子層而分別電鑛形成一第一金屬層於每一該些第一導電 接點上，最後移除該罩幕圖案及暴露出之局部的該電鍍種 子層。 4. 如申請專利範圍第3項所述之線路載板製程，其中 18 200527592 12584twf.doc/006 在電鍍形成該些第一金屬層時，更包括經由該電鑛種子層 及該內部線路，而同時電鍍形成一第二金屬層於每一該些 接合墊上。 5. 如申請專利範圍第1項所述之線路載板製程，其中 移除局部之該第二結構層的步驟包括薄化該第二結構層， 以形成一電鍍種子層。 6. 如申請專利範圍第5項所述之線路載板製程，更包 括形成一罩幕圖案於該第二結構層l·，接著經由該電鍍種 子層而分別電鍍形成一第一金屬層於每一該些第一導電接 點上，接著移除該罩幕圖案及暴露出之局部的該電鍍種子 層。 7. 如申請專利範圍第6項所述之線路載板製程，其中 在電鍍形成該些第一金屬層時，更包括經由該電鍍種子層 及該內部線路，而同時電鑛形成一第二金屬層於每一該些 接合墊上。 8. 如申請專利範圍第1項所述之線路載板製程，其中 移除至少局部之該第二結構層的步驟包括圖案化該第二結 構層，以形成一第二導電圖案，其具有多數個第二導電接 點，其分別連接於該些第一導電接點。 9. 如申請專利範圍第8項所述之線路載板製程，其中 圖案化該第二結構層的步驟包括形成一罩幕圖案於該第二 結構層上，並以該罩幕圖案爲罩幕來蝕刻移除局部之該第 二結構層，且殘留於該些第二導電接點上之該罩幕圖案係 形成多數個表面保護層。 10.如申請專利範圍第1項所述之線路載板製程，更包 19 200527592 12584twf.doc/006 括經由該第二結構層及該內部線路來電鍍形成一第二金屬 層於每一該些接合墊上。 11. 如申請專利範圍第1項所述之線路載板製程，在形 成該第一導電圖案以後，更包括配置至少一埋設式被動元 件於該第二結構層及該第一導電圖案之間所圍成的空間， 接著在形成該絕緣圖案於該第二結構層及該第一導電圖案 之間所圍成的空間時，該絕緣圖案將包覆該埋設式被動元 件，但暴露出該埋設式被動元件之多數個接點。 12. 如申請專利範圍第1項所述之線路載板製程，其中 該些第一導電接點係以陣列方式排列。 13. —種晶片封裝結構，包括： 一線路載板，包括： 一導電圖案，具有多數個第一導電接點； 一絕緣圖案，係爲該導電圖案之負片圖案，並 與該導電圖案相互嵌合；以及 一多層內連線結構，配置於該導電圖案及該絕 緣圖案上，並具有一內部線路，其連接於該些導電接點； 以及 至少一晶片，配置於該多層內連線結構上，並電性 連接至該多層內連線結構之該內部線路。 14. 如申請專利範圍第13項所述之晶片封裝結構，更 包括至少一埋設式被動元件，其埋設於該絕緣圖案之內， 並電性連接至該多層內連線結構之該內部線路。 15. 如申請專利範圍第13項所述之晶片封裝結構，其 中該些第一導電接點係以陣列方式排列。 20 200527592 12584twf.doc/006 16. 如申請專利範圍第13項所述之晶片封裝結構，更 包括多數個金屬層，其分別配置於該些第一導電接點之表 面。 17. 如申請專利範圍第13項所述之晶片封裝結構，更 包括多數個第二導電接點，其分別連接該些第一導電接 點，用以分別結構性地延伸出該些第一導電接點。 18. 如申請專利範圍第17項所述之晶片封裝結構，更 包括多數個金屬層，其分別配置於該些第二導電接點之局 部表面。 19. 如申請專利範圍第13項所述之晶片封裝結構，其 中該晶片係以覆晶接合方式及打線接合方式其中之一來電 性連接至該多層內連線結構之該內部線路。 20. —種線路載板結構，以下列步驟所製成，包括： 提供一支撐基板，其係由導電材質所製成，而該支 撐基板係劃分爲一第一結構層及相互重疊之一第二結構 層； 圖案化該第一結構層，以形成一第一導電圖案，而 該導電圖案包括多數個第一導電接點； 形成一絕緣圖案於該第二結構層及該第一導電圖案 之間所圍成的空間； 形成一多層內連線結構於該絕緣圖案及該第一導電 圖案上，而該多層內連線結構具有一內部線路，其連接於 該些第一導電接點，且該內部線路具有多個接合墊，其位 於該多層內連線結構之較遠離該第一導電圖案的表面；以 及 21 200527592 12584twf.doc/006 移除至少局部之該第二結構層。 21. 如申請專利範圍第20項所述之線路載板結構，其 中移除至少局部之該第二結構層的步驟包括完全移除該第 二結構層。 22. 如申請專利範圍第21項所述之線路載板結構，更 包括形成一電鍍種子層於該絕緣圖案及該第一導電圖案 上，然後形成一罩幕圖案於該第二結構層上，接著經由該 電鍍種子層而分別電鍍形成一第一金屬層於每一該些第一 導電接點上，最後移除該罩幕圖案及暴露出之局部的該電 鑛種子層。 23. 如申請專利範圍第22項所述之線路載板結構，其 中在電鑛形成該些第一金屬層時，更包括經由該電鐽種子 層及該內部線路，而同時電鑛形成一第二金屬層於每一該 些接合墊上。 24. 如申請專利範圍第20項所述之線路載板結構，其 中移除局部之該第二結構層的步驟包括薄化該第二結構 層，以形成一電鍍種子層。 25. 如申請專利範圍第24項所述之線路載板結構，更 包括形成一罩幕圖案於該第二結構層上，接著經由該電鑛 種子層而分別電鍍形成一第一金屬層於每一該些第一導電 接點上，接著移除該罩幕圖案及暴露出之局部的該電鍍種 子層。 26. 如申請專利範圍第25項所述之線路載板結構，其 中在電鍍形成該些第一金屬層時，更包括經由該電鍍種子 層及該內部線路，而同時電鑛形成一第二金屬層於每一該 22 200527592 12584twf.doc/006 些接合墊上。- 27. 如申請專利範圍第20項所述之線路載板結構，其 中移除至少局部之該第二結構層的步驟包括圖案化該第二 結構層，以形成一第二導電圖案，其具有多數個第二導電 接點，其分別連接於該些第一導電接點。 28. 如申請專利範圍第27項所述之線路載板結構，其 中圖案化該第二結構層的步驟包括形成一罩幕圖案於該第 二結構層上，並以該罩幕圖案爲罩幕來蝕刻移除局部之該 第二結構層，且殘留於該些第二導電接點上之該罩幕圖案 係形成多數個表面保護層。 29. 如申請專利範圍第20項所述之線路載板結構，更 包括經由該第二結構層及該內部線路來電鍍形成一第二金 屬層於每一該些接合墊上。 30. 如申請專利範圍第20項所述之線路載板結構，在 形成該第一導電圖案以後，更包括配置至少一埋設式被動 元件於該第二結構層及該第一導電圖案之間所圍成的空 間，接著在形成該絕緣圖案於該第二結構層及該第一導電 圖案之間所圍成的空間時，該絕緣圖案將包覆該埋設式被 動元件，但暴露出該埋設式被動元件之多數個接點。 31. 如申請專利範圍第20項所述之線路載板結構，其 中該些第一導電接點係以陣列方式排列。 23
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| TW93103451A TWI240368B (en) | 2004-02-13 | 2004-02-13 | Circuit carrier process |
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| TW200527592A true TW200527592A (en) | 2005-08-16 |
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| TWI581394B (zh) * | 2015-10-20 | 2017-05-01 | 力成科技股份有限公司 | 載板 |
-
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- 2004-02-13 TW TW93103451A patent/TWI240368B/zh not_active IP Right Cessation
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