TW200406853A - Silicon-rich oxide for copper damascene interconnect incorporating low dielectric constant dielectrics - Google Patents

Silicon-rich oxide for copper damascene interconnect incorporating low dielectric constant dielectrics Download PDF

Info

Publication number
TW200406853A
TW200406853A TW092112661A TW92112661A TW200406853A TW 200406853 A TW200406853 A TW 200406853A TW 092112661 A TW092112661 A TW 092112661A TW 92112661 A TW92112661 A TW 92112661A TW 200406853 A TW200406853 A TW 200406853A
Authority
TW
Taiwan
Prior art keywords
layer
dielectric
low
scope
item
Prior art date
Application number
TW092112661A
Other languages
English (en)
Inventor
Liu Huang
John Sodijono
Simon Chooi
Original Assignee
Chartered Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chartered Semiconductor Mfg filed Critical Chartered Semiconductor Mfg
Publication of TW200406853A publication Critical patent/TW200406853A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

200406853
(一）、【發明所屬之技術領域】 本發明係有關一種丰遂掷一 M ^ ^ rU牛導體兀件的製造，特別是關於 種+導體①件製程中㈣刻阻障層（咖咖 (二）、【先前技術】 ή 夕(siN)或矽氧氮化物(si〇N)隔離層係 、為銅（cu)單/雙鑲嵌内連線製程中的摻雜氣⑴及 ^低介電承數（i〇w-k)介電材料的蝕刻阻障層或硬 質罩幕層，其中低介電常數材料係如FS(J、coraltm、black
D漏，或，《等；然而，已有報告指出不管使用㈣ (其介電常數約7.0)或Si0N(其介電常數約5 5)都會因光阻 與胺物種產生交互作用而導致罩幕足跡（masUng footing)效應以及導孔毒害（via p〇is〇ning)問題。更進 步一地，SiN或Si 0N的高介電常數（k)會補償半導體製造過 程中本欲引進之低介電常數效果，而產生一高效介電常數 的金屬層間介電層（lntermetal dielectric，IMD)。 美國專利U S 6，2 0 7，5 56 B1揭露一多矽氧化物層 (silicon-rich oxide layer，SR0 layer)204 及低介電常 數層。
美國專利US 6，1 74,797 B1揭露一 SR0阻障層16。 美國專利US 6, 228, 756 B1揭露一低介電常數層106的多石夕 氧化物層11 4。 美國專利 US 6,1 66,427 B1、US 6，133，143 及 US 5,976,984均揭露内連線製程中之SR0層。
200406853 五、發明說明（2) (三） 、【發明内容】 有鏗於此，本發 一種製造鑲嵌結構之 SR0蝕刻阻障層及/或 其他目的將於後 為達到上述及其 開孔之方法包括下列 出之導電結構，接著 該露出之導電結構之 該介電質阻障層之上 介電常數介電層之上 形成在該上、下介電 硬質罩幕層係形成在 至少該上、下低介電 以露出至少一部份該 層係具有高蝕刻選擇 底下藉由具體實 容易瞭解本發明之目 效。 (四） 、【實施方式】 初始結構 明之一個或多個實施例之目的係提供 改良方法，其係藉由使用一中間物的 一最上層的SR0硬質罩幕層。 敘述。 他目的，本發明一種製造至少一鑲後 步驟·提供一結構，其含有至少一露 形成一介電質阻障層覆蓋於該結構及 上，一下低介電常數介電層係形成在 ’ 一上低介電常數介電層形成在下低 ’ 一多矽氧化物（SR0 )蝕刻阻障層係 層之間，以及/或一多矽氧化物（SR〇) 該上低介電常數介電層之上；圖案化 常數介電層，以形成至少一鑲嵌開孔 導電結構，其中至少一該多矽氧化物 性相對於下、上低介電常數介電層。 施例配合所附的圖式詳加說明，當更 的、技術内谷、特點及其所達成之功 第 圖所示為一結構1〇的 剖視圖’在結構10内形成有
3-8 S·
第8頁 200406853 五、發明說明（3) 數個露出的導電結構12，導電結構12可為金屬栓塞（metal Plugs)或金屬線，亦可為各包含一金屬阻礙層（metal barrier layerOU者，導電結構12之材料通常為銅（Cu)、 紹U1)、鎢U)或金（Au)，較佳者為係由銅所組成。 結構1 0通常為一矽基板，且已公知係可包含一半導體 晶圓或基板、形成在晶圓内之主動及被動元件、覆設於晶 圓表面的導電層及介電層及金屬層間介電f(Intermetal d^lectric，IMD)等，其中介電層係例如為複晶層間氧化 物（inter-poly oxide，Ip〇)。"半導體結構"此名詞係指 包含形成於半導體晶圓内的元件以及疊設於晶圓上的數 二介電質阻障層（dielectric barrier layer)ll 係形 巧覆蓋在結構10及導電結構12之上，厚度約2〇〇至7〇〇埃， 較佳者為300至500埃’介電質阻障層u通常係由㈣、 S i 0 N或S i C所組成。 、一下介電層1 6係形成在介電質阻障層11之上，厚度約 為1 500至6000埃，較佳者為25〇〇至5〇〇〇埃，該下介電層 ϋ常為金屬層間介電質層。下介電層a通常係由低介i ^ 0I—k)的介電材料所組成，例如無機低介電常數介 故質=氫矽倍半氧烷（hydrogen silsesquioxane，hsq); =雜氟或摻雜碳的低介電常數介電材料，如NVLS公司所生 七之FSG、CORALTM ; AMAT 公司所生產之BLACK DIAM〇NDTM ; =⑽chemical所生產iSiLK，或其他有機低介電常數材
第9頁 200406853 五、發明說明（4) —^— SR0蝕刻阻障層18的形成 一多矽氧化物（silicon-rich，SR0)蝕刻阻障層18係 形成覆設於下介電層16之上，厚度約為200至1〇〇〇埃，^ 佳者為300至700埃，SR0蝕刻阻障層18將使用作為雙鑲又嵌 内連線（dual damascene interconnect)製程中溝槽開孔 (trench opening)的蝕刻阻絕之用，且非為用於導孔 (v i a )的餘刻開孔。 SR0钱刻阻障層1 8通常係在無胺（amine-f ree)的環境 中形成，其形成方法如下方法（丨）或方法（2)。 兄 方法（1):使用電漿增強式化學氣相沈積（plasma enhanced chemical vapor depostion，PEVCD)方法藉由 四氧乙基矽（丁61:『&61:1^1-〇]：1:11€^1“&16，1£08)與氧氣 (〇2 )反應而形成，製程條件詳列於下： TE0S氣體流量：通常約為5〇至2000 mgm，較佳者為 100 至1500 mgm ; 〇2氣體流量：通常約為50至2000 seem，較佳者為1〇〇 至1500 seem ; 氦氣（He)氣體流量：通常約為100至5000 sccin，較佳 者為 500 至 3000 seem ; 壓力··通常約為2至15托耳（Torr)，較佳者為4至7 Torr ; 溫度：通常約為300至450 °C，較佳者為350至400。(：； 高頻射頻功率··通常約為1〇〇至1 200瓦（w)，較佳者為 200至700W ;以及 _ 200406853 五、發明說明（5) " ^^---- 低頻射頻功率：通常約為50至1 000 W，較佳者為7〇 5 0 0W。 …、 方法（2):使用高密度電漿化學氣相沉積（11丨211 density plasma chemical vapor deposition，HDPVCD)方法藉由 矽烷（silane，即SiH4)與氧氣（〇2)反應而形成，製程^ 詳列於下： ”
Sil氣體流篁·通常約為2〇至i〇〇sccin，較佳者為至 50sccm ； seem，較佳者為4〇至 〇2氣體流量：通常約為3〇至150 80sccm ; [S1 H4 : 02 ]比：通常約為1 : 2至1 : 1，較佳者為j : 壓力：通常約為2至7毫托耳（mTorr)，較佳者為3至6 mTorr ； 溫度：通常約為250至50(TC，較佳者為300至4〇(TC . 低頻射頻功率：通常約為2〇〇〇至5〇〇〇 為2500至4500W ;以及 ^ 校住# ，壓射頻（bias RF)功率：通常約為〇至2〇〇〇 w， 佳者為0至1000W。 SR0餘刻阻障層1 8且女 ..6... PTx # & 早 具有一折射率（refract ive index， KI)’車父佳者為1 5251 0 Η . 雷舍奴m二 至丨·75，且具有一約從4.0至4.2之介 電吊數（k) 〇SR〇姓刻阻暗爲iq从夕 姑祖仏古μ往 〗阻障層1 8的多矽特性提供比其他低k 障声Γ密度,及較大之硬度，此使得在SR0 #刻阻 ^ /、 材料間具有高蝕刻選擇性，低k材料如下
200406853 五、發明說明（6) 介電層16及上介電層2〇(參下）。 一上介電層20係形成覆蓋於SR〇蝕刻阻障層18之上， 厚度約2000至8000埃，較佳者係3〇〇〇至6〇〇〇埃，且上介 電層20通常亦為一金屬層間介電質（internietai dielectric，IMD)層。上介電層2〇係由低介電常數（low一 k )的介電材料所組成，例如無機低介電常數介電質如氫矽 倍半氧烧（hydrogen silsesquioxane，HSQ);摻雜氟或摻 雜碳的低介電常數介電材料，如NVLS公司所生產之FSG、 C0RALTM ;AMAT公司所生產之BLACK DIAM0NDTM ;或Dow
Chemical所生產之Si LKTM，或有機低介電常數材料。 SR0硬質罩幕層22的形成 一多石夕氧化物（SR0)硬質罩幕層22係形成在上介電層 20之上，其厚度約200至1000埃，較佳者係3〇〇至7〇〇埃 之間。 SR0硬質罩幕層22通常係在無胺的環境中形成，其形 成方法如下方法（1)或方法（2)。 方法（1):使用電漿增強式化學氣相沈積（PEVCD)方法藉由 TE0S與氧氣（02)反應而形成，製程條件詳列於下： 9 TE0S氣體流量··通常約為50至2000 mgm，較佳者為 100 至1500mgm ; 〇2氣體流量：通常約為50至2000 seem，較佳者為1〇〇 至1500sccm ; 氦氣（He)氣體流量：通常約為1〇〇至5000 sccm，較佳 者為 50 0 至300 0 seem ;
200406853 五、發明說明（7) 壓力：通常約為2至15托耳（Torr)，較佳者為4至7 Torr ； 溫度：通常約為300至450 °C，較佳者為350至400 t · 高頻射頻功率：通常約為1〇〇至1 200瓦（W)，較佳’ 為200至700W ;以及 # 低頻射頻功率：通常約為50至1 000 W，較佳者為7() 方法（2):使用高密度電漿化學氣相沉積（HDpvcD)方法 由矽烷（SiH4)與氧氣（op反應而形成，製程條件詳列於9
SiH4氣體流量：通常約為2〇至i〇〇SCCID，較佳者 50sccm ； · 至 〇2氣體流量：通常約為30至150 seem，較佳者為4 80sccm ; · i [S i H4 ·· 02 ]比：通常約為1 : 2至1 ·· 1，較佳者為工· 1 · 5 ; * 壓力.通常約為2至7毫托耳（mTorr)，較佳者為3 mTorr ； -、16 溫度：通常約為250至400 °C，較佳者為3〇〇至35(rc · 低頻射頻功率：通常約為2〇〇〇至5〇〇〇瓦（ ， 為2500至4500W ;以及 早父佳者 偏壓射頻功率：通常約為〇至2〇〇〇 w， 。 可馬0至 SR0硬質罩幕層22具有一約l 52至丨· 75之較佳折射 200406853
率’及一介電常數（k)約從4·〇至4·2 cSRO硬質罩幕層22的 多矽特性提供比其他低k材料有較高的薄膜密度及較大之 硬度，此使得在SR0硬質罩幕層22與其他低k材料間具有高 餘刻選擇性，低k材料如該上介電層2 〇。 必須注意的是，本發明所揭露之技術，在雙鑲嵌内連 線之形成製程中，（1)只有一SR0蝕刻阻障層18可以被形 成，（2)只有一SR0硬質罩幕層22係被形成；或（3)SR〇蝕刻 阻障層18與SR0硬質罩幕層22二者均形成，如圖中所示。 上、下介電層20、16之圖案化 如 以形成 於第二 係組成 在雙鑲 溝槽開 如 化，例 化，以 例 成。若 除，從 上覆設 開孔如 一開孔 第二圖所示，上、下介電質層2 〇、丨6係被圖案化， 如圖所示之通孔24、25及溝槽開孔26(僅部分顯示 圖及第三圖中），其中通孔24及各別之溝槽開孔26 雙鑲嵌開孔28(僅部分顯示於第二圖及第三圖中）。 嵌開孔28的形成過程中，SR〇蝕刻阻障層18係作為 孔2 6形成過程中之钱刻阻障層之用。 ' 第二圖所示，上、下介電質層2〇、16係可被圖案 如使用圖案化光阻層；而介電質阻障層丨丨亦被圖案 露出至少一部份的導電結構1 2。 如’中央通孔25係貫穿過上、下介電層2〇、16而形 僅有通孔25被形成’則SR0蝕刻阻障層18可被省 而上、下介電層20、16可成為一單一介電層，且盆 有一SR0硬質罩幕層22。通孔25不需要相對於其他、 雙鎮嵌開孔28而形成於中央’且可以係所形成 ;同理，雙㈣開孔28不需相對於任何中央通鶴
200406853 五、發明說明（9) 而形成於其末端，且可以係所形成之唯一開孔。 平坦化之雙鑲嵌結構36及導孔結構38的形成 如第三圖所示，若有需要的話，光阻層3〇係被可移 除’且平坦化之雙鑲嵌結構36係形成於雙鑲嵌開孔28内， 且有一平坦化之導孔（via)結構/栓塞38係被形成於中央通 孔25内，該雙鑲嵌結構36及導孔結構38係藉由習知之方法 及製程所形成。其中，在雙鑲嵌開孔28及中央通孔25内係 可先分別形成阻障金屬層（barrier metal layers)32及 34 〇 雙鑲嵌結構36及導孔結構38係為平坦化之金屬結構， 其通常係由銅、鋁、鎢或金所組成，較佳者係由銅所組 成。 本發明之優點 本發明之一個或多個實施例之優點包括： (1) 鑲嵌結構之形成係可免除罩幕足跡（masking f()()ting：) 或導孔毒害（via poisoning)之問題； (2) 降低金屬層間介電質（IMD)層之高效介電常數（k)效 ， (3) SR0層18、22可防止水氣吸附於FSG或低介電常數介電 薄膜如IMD層上。 (4) SR0層18、22可防止氣體從FSG或低介電常數介電薄膜 如IMD層釋出（outgasing);以及 (5) SR0層18、22相對於FSG或低k介電薄膜如IMD層係建立 一足夠之高蝕刻選擇性。 200406853 五、發明說明（ίο) 以上所述係藉由實施例說明本發明之特點，其目的在 使熟習該技術者能暸解本發明之内容並據以實施，而非限 定本發明之專利範圍，故，凡其他未脫離本發明所揭示之 精神所完成之等效修飾或修改，仍應包含在以下所述之申 請專利範圍中。 圖號說明：
10 結構 11 介電質阻障層 12 導電結構 14 金屬阻障層 16 下介電層 18 多矽氧化物（SRO)钱刻阻障層 20 上介電層 22 多矽氧化物（SRO)硬質罩幕層 24 通孔 25 通孔 26 溝槽開孔 28 雙鑲嵌開孔 30 光阻層 32 阻障金屬層 34 38 阻障金屬層 導孔結構 36 雙鑲嵌結構
第16頁 200406853 圖式簡單說明 本發明之特性與優點，可由下一節之較佳實例之詳細說明 中得到完全的了解，較佳實例之詳細說明可藉由附圖的内 容獲得進一步的了解，附圖則顯示本發明之實體部份，其 中： 第一圖至第三圖為本發明之一較佳實施例之剖視圖。
第17頁

Claims (1)

  1. 200406853 六、申請專利範圍 1. 一種製造至少一鑲欲開孔之方法，包括下列步 提供一結構，其係含有至少一露出之導電結構· 形成一介電質阻障層覆蓋於該結構及該露出°之導電結 之上， 、10 形成一下低介電常數介電層覆蓋在該介電質阻障声 上； 曰< 層=了上低介電常數介電層覆蓋於該下低介電常數介電 形成至少： a 一多矽氧化物（SR0)蝕刻阻障層於該上、下 吊數介電層之間；或 -^丨電 一多矽氧化物（SR0)硬質罩幕層於該上低介電H 介電層之上；以及 瓜”電吊數 圖：：至少該上、下低介電常數介電層及該介電質阻 少一鑲嵌開孔以露出至少-部份該導電結構 低介“數Π。層層係具有高钱刻選擇性相對於該下、上 自銅、紹、鎢及：i f: Ϊ金屬組成’該金屬係選 介雷芦之知二 斤、，且成之群組；且該上、下低介電常數 低：iiC選自無機低介電常數材料、摻雜說的 常數材料所έ ;、摻雜碳的低介電常數材料及有機低介電 吊數材枓所組成之群組的其中之—者。 |電 3·如申°月專利範圍第1項所述之方法，其中，該結構係為
    ΙΜΙ
    18 200406853 六、申請專利範圍 ' ---- 一半導體矽基板；該導電結構係由銅所組成；且該上、下 低介電常數介電層之組成材料係選自摻雜氟的低介電常數 材料、摻雜碳的低介電常數材料及有機低介電常數材料所 組成之群組。 ^如申請專利範圍第1項所述之方法，其中，該介電質阻 P早層之厚度為200至700埃，該下低介電常數介電層之厚度 為1500至6〇〇〇埃，該上低介電常數介電層之厚度為2〇〇〇至 8000埃，任一形成之該SRO蝕刻阻障層之厚度為2〇〇至丨000 埃’且任一形成之該SRO硬質罩幕層的厚度係為2〇〇至1〇〇〇 埃。 5·如申請專利範圍第1項所述之方法，其中，該介電質阻 障層之厚度係為30〇至500埃，該下低介電常數介電層之厚 度係為2500至5000埃，該上低介電常數介電層之厚度係為 3000至60 00埃，任一形成之該SRO蝕刻阻障層之厚度係為 300至700埃，且任一形成之SRO硬質罩幕層的厚度係為 至700埃。 6·如申請專利範圍第1項所述之方法，其中，任一該sr〇蝕 刻阻障層及任一該SRO硬質罩幕層係各藉由以下方法形 成： (a) 使用電漿增強式化學氣相沈積（PEVCD)方法藉由四 氧乙基矽（TEOS)與氧氣反應而形成；或 (b) 使用高密度電漿化學氣相沉積（HDPVCD)方法藉由 S i H4與氧氣反應而形成。 7.如申請專利範圍第1項所述之方法’其中，任一該sr〇蝕
    第19頁 200406853 六、申請專利範圍 刻阻障層及任一該SR〇硬質罩幕層係各藉由pEVC])方法且以 下列條件形成： TE0S氣體流量：從50至2000 mgm ; 〇2氣體流量：從50至2000 seem ; 氦氣氣體流量··從100至5000 seem ; 壓力··從2至15托耳（Torr); 溫度：從300至450 °C ; 高頻射頻功率：從100至1200 瓦；以及 低頻射頻功率：從50至1 000 瓦。
    8·如申請專利範圍第1項所述之方法，其中，任一該別〇餘 刻阻障層及任一該SR0硬質罩幕層係各藉由PEVCD方法且以 下列條件形成： TE0S氣體流量：從1〇〇至1 500 mgm ; 〇2氣體流量：從1〇〇至1 500 seem ; 氦氣氣體流量：從500至3000 seem ; 壓力：從4至7托耳； 溫度··從350至400 °C ;
    而頻射頻功率：從2 0 0至7 0 0瓦；以及 低頻射頻功率··從7 0至5 0 0瓦。 9·如申請專利範圍第1項所述之方法，其中，任一該^〇蝕 刻阻障層及任一該SR〇硬質罩幕層係各使用HDpvCD方法且 以下列條件形成： SiH4氣體流量：從2〇至i〇〇sccm ; 〇2氣體流量：從30至150 seem ;
    第20頁 200406853 六、申請專利範圍 [S i H4 ·· 〇2 ]比：從 1 : 2 至 1 : 1 ; 壓力·從2至7毫托耳（mTorr); 溫度：從250至500 °C ; 低頻射頻功率：從2000至5000瓦；以及 偏壓射頻功率：從〇至2〇〇〇瓦。 10·如申請專利範圍第1項所述之方法，其中，任一該”〇 姓刻阻障層及任一該SR0硬質罩幕層係各使用HDPVCD方法 且以下列條件形成： SiH4氣體流量：從3〇至5〇sccm ; 〇2氣體流量：從40至80 seem ; [s i H4 : 〇2 ]比：1 : 1 · 5 ; 壓力：從3至6毫托耳； 溫度：從3 0 〇至4 0 0 °C ; 低頻射頻功率：從2500至4500瓦；以及 偏壓射頻功率：從〇至1〇〇〇瓦。 11 ·如申請專利範圍第1項所述之方法，其中，該介電質陴 障層之組成材料係選自s i N、S i ON及S i C所組成之群組。 12·如申請專利範圍第1項所述之方法，其中，任一該別〇 触刻阻障層及任一該SR0硬質罩幕層係各具有一 1 · 52至 1 · 7 5之折射率。 1 3·如申請專利範圍第1項所述之方法，其中，係僅形成一 SR0钱刻阻障層在該下低介電常數介電層與該上低介電常 數介電層之間，且該鑲嵌開孔係為一雙鑲嵌開孔。 14·如申請專利範圍第1項所述之方法，其中，係僅形成一
    200406853 六 申請專利範圍 SR0硬質罩幕層在該上低介電常數介電層之上 1 5·如申請專利範圍第1項所述之方法，其中，\ y 、 SR0蝕刻阻障層在該下低介電常數介、’係形成一 數介電層之間，且形成一 SR〇硬質罩幕 低；丨冤吊 數介電層之上。 皁幕層在該上低介電常 16. —種製造至少一鑲嵌開孔之方法，包括下列 提供一結構，其係含有至少一露出之導電釺 ” Τ成-介電質阻障層覆蓋於該結構及該露：之導電結構 〈上 ， 形成一下低介電常數介電層覆蓋在該介電質阻障層之 JL·， 形成一SR0 #刻阻障層覆蓋於該下低介電常數介電層之 JL， 形成一上低介電常數介電層覆蓋於該卯〇蝕刻阻障層之 形成一SR0硬質罩幕層於該上低介電常數介電層之上； 以及 θ ， 圖案化至少該上、下低介電常數介電層以形成至少一鎮 嵌開孔以露出至少一部份該導電結構，其中該SR〇蝕刻阻 障層及該SR0硬質罩幕層係各具有高蝕刻選擇性相對於該 下、上低介電常數介電層。 、^ 17·如申請專利範圍第16項所述之方法，其中，該結構係 為一半導體基板；該導電結構係由一金屬組成，該金屬係 選自銅、銘、鶴及金所組成之群組；且該上、下低介電常 200406853 六、申請專利範圍 -- 數介電層之組成材料係選自無機低介電常數材料、摻雜氣 的低介電常數材料、摻雜碳的低介電常數材料及有機低介 電常數材料所組成之群組的其中之一者。 1 8·如申請專利範圍第1 6項所述之方法，其中，該結構係 為一半導體石夕基板；該導電結構係由鋼所組成；且該上'、 下低介電常數介電層之組成材料係選自摻雜氟的低介電常 數材料、摻雜碳的低介電常數材料及有機低介電常數材料 所組成之群組。
    19·如申請專利範圍第16項所述之方法，其中，該介電質 阻障層之厚度係從200至700埃，該下低介電常數介電層之 厚度係從1500至6000埃，該上低介電常數介電層之厚度係 從2000至8000埃，該SRO蝕刻阻障層之厚度係從200至1〇〇〇 埃，且該SRO硬質罩幕層的厚度係從200至1〇〇〇埃。 20·如申請專利範圍第16項所述之方法，其中，該介電質 阻障層之厚度係從300至500埃，該下低介電常數介電層之 厚度係從2500至5000埃，該上低介電常數介電層之厚度係 從300 0至6000埃，該SRO蝕刻阻障層之厚度係從300至700 埃，且該SRO硬質罩幕層的厚度係從300至700埃。
    21·如申請專利範圍第16項所述之方法，其中，該SRO蝕刻 阻障層及該SRO硬質罩幕層係各藉由以下方法形成： (a) 使用電漿增強式化學氣相沈積（PEVCD)方法藉由四 氧乙基矽（TEOS)與氧氣反應而形成；或 (b) 使用高密度電漿化學氣相沉積（HDPVCD)方法藉由 S i H4與氧氣反應而形成。
    第23頁 200406853 六、申請專利範圍 22·如申請專利範圍第16項所述之方法，其中，該SR〇钱刻 阻障層及該SR0硬質罩幕層係各藉由PEVCD方法且以下列條 件形成： TE0S氣體流量：從50至2000 mgm ; 〇2氣體流量：從50至2000 seem ; 氦氣氣體流量：從1〇〇至5000 seem ; 壓力：從2至15托耳（Torr); 溫度：從300至450 °C ;
    高頻射頻功率：從1〇〇至1200瓦（W);以及 低頻射頻功率：從5 0至1 0 〇 〇 W。 23·如申請專利範圍第16項所述之方法，其中，該餘刻 阻障層及該SR〇硬質罩幕層係各藉由PEVCD方法且以下列條 件形成： TE0S氣體流量：從1〇〇至1 500 mgm ; 〇2氣體流量：從1〇〇至1 500 seem ; 氦氣氣體流量：從500至3000 seem ; 壓力：從4至7托耳； 溫度：從350至400。(：；
    高頻射頻功率：從200至700 瓦；以及 低頻射頻功率··從7 0至5 0 0瓦。 24·如申請專利範圍第16項所述之方法，其中，該SR〇蝕刻 阻障層及該SR0硬質罩幕層係各使用HDPVCD方法且以下列 條件形成： SiH4氣體流量··從2〇至i〇〇sccm ;
    第24頁 200406853 六、申請專利範圍 〇2氣體流量··從30至150 sccm ; [S i H4 ·· 02 ]比··從 1 ·· 2 至 1 ·· 1 ; 壓力·從2至7宅托耳（mTorr); 溫度··從2 5 0至5 0 0。(：； 低頻射頻功率：從2000至5000瓦；以及 偏壓射頻功率：通常為〇至2〇〇〇瓦。 25·如申請專利範圍第丨6項所述之方法，其中，該SR〇蝕刻 阻障層及該SR0硬質罩幕層係各使用HDPVCD方法且以下列 條件形成： SiH4氣體流量：從3〇至5〇sccm ; 〇2氣體流量：從40至80 seem ; [S i H4 : 02 ]比：1 : 1 · 5 ; 壓力··從3至6毫托耳； 溫度：從3 0 0至4 0 0 °C ; 瓦；以及
    低頻射頻功率：從2 5 0 0至4 5 0 0 偏壓射頻功率：從〇至1〇〇〇瓦 2·夂如目申/專利範圍第16項所述之方法，其中，該等s， 係各具有一 1·52至1.75之折射率。
    27· —種製造至少一鑲嵌開孔之方法，包括下列 提供一半導體基板，其係、含有至少一露出之銅 形成一介電質阻障層覆蓋於該半導體 結構之上； 卞导體基板及該露出之: 形成一 上； 下低介 電常數介電層覆蓋在該介 電質阻障層之
    第25頁 200406853 六、申請專利範圍 一~1— 形成一SR0姓刻阻障層覆蓋於該下低介電常數介電層之 上 ， 形成一上低介電常數介電層覆蓋於該^〇蝕刻阻障層之 上 ， 形成一SR0硬質罩幕層於該上低介電常數介電層之上· 以及 ’ 圖案化至少該上、下低介電常數介電層以形成至少一 嵌開孔以露出至少一部份該銅結構，其中該SR0蝕刻阻障 層及該SR0硬質罩幕層係各具有高蝕刻選擇性相對於該 下、上低介電常數介電層。 28·如申請專利範圍第27項所述之方法，其中，該上、下 低”電#數介電層之組成材料係選自無機低介電常數材 料、摻雜敦的低介電常數材料、摻雜碳的低介電常數材料 及有機低介電常數材料所組成之群組的其中之一者。 29·如申請專利範圍第27項所述之方法，其中，該介電質 阻障層之厚度係從200至700埃，該下低介電常數介電層之 厚度係從1500至6 000埃，該上低介電常數介電層之厚度係 從2000至8000埃，該SR〇蝕刻阻障層之厚度係從2〇〇至^〇〇 埃’且該SRO硬質罩幕層的厚度係從2〇〇至丨00 0埃。 30·如申請專利範圍第27項所述之方法，其中，該介電質 阻障層之厚度係從3〇〇至5〇〇埃，該下低介電常數介電層之 厚度係從2500至5000埃，該上低介電常數介電層之厚度係 從3000至6000埃，該SRO餘刻阻障層之厚度係從30Q至7〇〇 埃，且該SRO硬質罩幕層的厚度係從3〇〇至7〇〇埃。
    第26頁 200406853 六、申請專利範圍 31·如申請專利範圍第27項所述之方法，其中，該SR〇蝕刻 阻障層及該SR〇硬質罩幕層係各藉由以下方法形成： (a) 使用電漿增強式化學氣相沈積（PEVCD)方法藉由四 氧乙基石夕（TE0S)與氧氣反應而形成；或 (b) 使用高密度電漿化學氣相沉積（HDPVCD)方法藉由 Si H4與氧氣反應而形成。 32·如申請專利範圍第27項所述之方法，其中，該SR〇餘刻 阻障層及該SR〇硬質罩幕層係各藉由PEVCD方法且以下列條 件形成： TE0S氣體流量：從5〇至2000 mgm ; 〇2氣體流量：從50至2000 seem ; 氦氣氣體流量：從1〇〇至5000 seem ; 壓力：從2至15托耳（Torr); 溫度：從300至450 °C ; 高頻射頻功率：從1〇〇至1 200瓦（W);以及 低頻射頻功率：從5 0至1 0 0 0瓦。 33·如申請專利範圍第27項所述之方法，其中，該SR〇蝕刻 阻障層及該SR0硬質罩幕層係各藉由PEVCD方法且以下列條 件形成： TE0S氣體流量：從1〇〇至15〇〇 mgm ; 〇2氣體流量：從1〇〇至1 500 seem ; 乱氣氣體流量：從500至3000 seem ; 壓力：從4至7托耳； 溫度：從350至400 °C ;
    第27頁 200406853 六、申請專利範圍 高頻射頻功率：從200至700瓦；以及 低頻射頻功率：從7 〇至5 0 0瓦。 34·^申請專利範圍第27項所述之方法，其中，該SR〇蝕刻 阻障層及該SR〇硬質罩幕層係各使用HDPVCD方法且以下列 條件形成： SiH4氣體流量：從2〇至i〇〇sccm ; 〇2氣體流量：從30至150 seem ; [S i H4 : 〇2 ]比：從 1 : 2 至 1 : 1 ; 壓力：從2至7毫托耳（mTorr); 溫度：從2 5 0至5 0 0 °C ; 低頻射頻功率：從2 〇 〇 〇至5 0 0 0 瓦；以及 偏壓射頻功率：通常為〇至2000瓦。 35·如申請專利範圍第27項所述之方法，其中，該SR0蝕刻 阻障層及該SR0硬質罩幕層係各使用HDPVCD方法且以下列 條件形成： SiH4氣體流量：從30至50sccm ; 02氣體流量：從40至80 seem ; [S i H4 : 02 ]比：1 : 1 · 5 ; 壓力：從3至6毫托耳； 溫度：從300至400 °C ; 低頻射頻功率：從2500至4500瓦；以及 偏壓射頻功率：從〇至1 0 0 0瓦。 3 6 ·如申請專利範圍第2 7項所述之方法，其中，該等SR0層 係各具有一 1. 5 2至1. 7 5之折射率。
    第28頁 200406853 ^申請專利範圍 *法，其中，在形成該 # _如申請專利範圍第27項所述之彡成至少一平坦化金屬 鑲，開孔之後，更包括一步驟，孫形成 鑲嵌結構於該鑲嵌開孔内。 ϋ中，在开彡戒該 8 ·如申請專利範圍第2 7項所述之方法 、 ，嵌開孔之後，更包括一步驟，係形成至少一平坦化銅鑲 嵌結構於該鑲嵌開孔内。 39·如申請專利範圍第27項所述 孔係為一雙鑲嵌開孔，且更包括一 /，>、中，該鑲嵌開 坦化金屬雙鑲嵌結構於該雙鑲嵌開孔驟，係形成至少一平
TW092112661A 2002-06-20 2003-05-09 Silicon-rich oxide for copper damascene interconnect incorporating low dielectric constant dielectrics TW200406853A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/177,855 US7186640B2 (en) 2002-06-20 2002-06-20 Silicon-rich oxide for copper damascene interconnect incorporating low dielectric constant dielectrics

Publications (1)

Publication Number Publication Date
TW200406853A true TW200406853A (en) 2004-05-01

Family

ID=29720386

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092112661A TW200406853A (en) 2002-06-20 2003-05-09 Silicon-rich oxide for copper damascene interconnect incorporating low dielectric constant dielectrics

Country Status (4)

Country Link
US (1) US7186640B2 (zh)
EP (1) EP1378937A3 (zh)
SG (1) SG128440A1 (zh)
TW (1) TW200406853A (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4015510B2 (ja) * 2002-09-09 2007-11-28 日本エー・エス・エム株式会社 半導体集積回路の多層配線用層間絶縁膜及びその製造方法
US20040185674A1 (en) * 2003-03-17 2004-09-23 Applied Materials, Inc. Nitrogen-free hard mask over low K dielectric
KR100591183B1 (ko) * 2004-12-23 2006-06-19 동부일렉트로닉스 주식회사 구리 다마신 공정을 이용하는 반도체 소자의 층간 절연막형성 방법
KR100680499B1 (ko) * 2005-11-02 2007-02-08 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US20070205516A1 (en) * 2006-03-01 2007-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k dielectric layer, semiconductor device, and method for fabricating the same
TW200742076A (en) * 2006-03-17 2007-11-01 Sumitomo Chemical Co Semiconductor field effect transistor and method of manufacturing the same
US8067292B2 (en) * 2008-01-23 2011-11-29 Macronix International Co., Ltd. Isolation structure, non-volatile memory having the same, and method of fabricating the same
US7863176B2 (en) * 2008-05-13 2011-01-04 Micron Technology, Inc. Low-resistance interconnects and methods of making same
JP5173863B2 (ja) * 2009-01-20 2013-04-03 パナソニック株式会社 半導体装置およびその製造方法
US20170287834A1 (en) * 2016-03-29 2017-10-05 Microchip Technology Incorporated Contact Expose Etch Stop
US11521945B2 (en) 2019-11-05 2022-12-06 Nanya Technology Corporation Semiconductor device with spacer over bonding pad
US12027479B2 (en) * 2019-11-08 2024-07-02 Nanya Technology Corporation Semiconductor device with edge-protecting spacers over bonding pad

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW337608B (en) 1997-10-29 1998-08-01 United Microelectronics Corp Process for producing unlanded via
WO2000002235A1 (en) * 1998-07-06 2000-01-13 Strasbaugh Method of planarizing integrated circuits
TW405223B (en) 1998-07-28 2000-09-11 United Microelectronics Corp Method for avoiding the poisoning at the trench of the dual damascene structure and the dielectric hole
US6166427A (en) 1999-01-15 2000-12-26 Advanced Micro Devices, Inc. Integration of low-K SiOF as inter-layer dielectric for AL-gapfill application
US6133143A (en) 1999-06-28 2000-10-17 United Semiconductor Corp. Method of manufacturing interconnect
US6207556B1 (en) 1999-07-09 2001-03-27 United Microelectronics Corp. Method of fabricating metal interconnect
US6228756B1 (en) 1999-08-10 2001-05-08 United Microelectronics Corp. Method of manufacturing inter-metal dielectric layer
US6727588B1 (en) * 1999-08-19 2004-04-27 Agere Systems Inc. Diffusion preventing barrier layer in integrated circuit inter-metal layer dielectrics
US6365327B1 (en) * 1999-08-30 2002-04-02 Agere Systems Guardian Corp. Process for manufacturing in integrated circuit including a dual-damascene structure and an integrated circuit
US6174797B1 (en) 1999-11-08 2001-01-16 Taiwan Semiconductor Manufacturing Company Silicon oxide dielectric material with excess silicon as diffusion barrier layer
TW439188B (en) 1999-11-18 2001-06-07 Taiwan Semiconductor Mfg Manufacturing method of fluorinated dielectric layer for integrated circuits
JP3464956B2 (ja) * 1999-12-09 2003-11-10 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6541367B1 (en) 2000-01-18 2003-04-01 Applied Materials, Inc. Very low dielectric constant plasma-enhanced CVD films
JP2001223269A (ja) * 2000-02-10 2001-08-17 Nec Corp 半導体装置およびその製造方法
TW501232B (en) * 2000-04-04 2002-09-01 Agere Syst Guardian Corp High density plasma-fluorinated silicon glass process stack and method of manufacture therefor
US6475925B1 (en) * 2000-04-10 2002-11-05 Motorola, Inc. Reduced water adsorption for interlayer dielectric
US6232217B1 (en) * 2000-06-05 2001-05-15 Chartered Semiconductor Manufacturing Ltd. Post treatment of via opening by N-containing plasma or H-containing plasma for elimination of fluorine species in the FSG near the surfaces of the via opening
US6458722B1 (en) 2000-10-25 2002-10-01 Applied Materials, Inc. Controlled method of silicon-rich oxide deposition using HDP-CVD
TW473924B (en) 2000-12-08 2002-01-21 Taiwan Semiconductor Mfg Method for reducing leakage current of interconnect dielectric layer in dual damascene process
TW476106B (en) * 2001-03-26 2002-02-11 Taiwan Semiconductor Mfg Method for removing residual fluorine gas from high density plasma chemical vapor phase deposition chamber
US6696222B2 (en) * 2001-07-24 2004-02-24 Silicon Integrated Systems Corp. Dual damascene process using metal hard mask

Also Published As

Publication number Publication date
US7186640B2 (en) 2007-03-06
EP1378937A3 (en) 2008-03-26
US20030235980A1 (en) 2003-12-25
SG128440A1 (en) 2007-01-30
EP1378937A2 (en) 2004-01-07

Similar Documents

Publication Publication Date Title
US6265321B1 (en) Air bridge process for forming air gaps
TW554442B (en) Low-dielectric silicon nitride film and method of forming the same, semiconductor device and fabrication process thereof
TWI244158B (en) Method to improve adhesion of organic dielectrics in dual damascene interconnects
TWI291742B (en) Reliability improvement of SiOC etch stop with trimethylsilane gas passivation in Cu damascene interconnects
US20090017563A1 (en) Plasma treatment and repair processes for reducing sidewall damage in low-k dielectrics
EP1302981A2 (en) Method of manufacturing semiconductor device having silicon carbide film
TW200406853A (en) Silicon-rich oxide for copper damascene interconnect incorporating low dielectric constant dielectrics
KR20010082057A (ko) 반도체장치 및 그 제조방법
JPH11260815A (ja) 半導体装置の製造方法
US5930677A (en) Method for reducing microloading in an etchback of spin-on-glass or polymer
TWI244507B (en) Method of depositing carbon doped SiO2 films and fabricating metal interconnects
JP4738349B2 (ja) 低ｋのｃｖｄ材料の勾配堆積
JP2011151057A (ja) 半導体装置の製造方法
CN1965397A (zh) 减少低k旋涂介电膜中的裂纹
TWI238490B (en) Heterogeneous low k dielectric
TW200419716A (en) Method of forming an inter-metal dielectric layer in an interconnect structure
JP4034115B2 (ja) 半導体装置の製造方法
TWI235455B (en) Method for manufacturing semiconductor device
CN102148216A (zh) 用于互连工艺的半导体结构及其制造方法
KR20030026809A (ko) 실리콘 함유 절연막을 갖는 반도체 장치의 제조 방법
JPH10116904A (ja) 半導体装置の製造方法
TW200411818A (en) Method of forming a barrier metal in a semiconductor device
TW420848B (en) Method of producing dual damascene structure
US7112530B2 (en) Method of forming contact hole
JPH11111845A (ja) 半導体装置及びその製造方法