TW200405557A - Word and bit line arrangement for a FINFET semiconductor memory - Google Patents

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TW200405557A
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Thomas Schulz
Franz Hofmann
Michael Specht
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Infineon Technologies Ag
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Description

200405557 五、發明說明（1) — 本發明係有關依據申請專利範圍第1項之半導體記情、 體。 〜 傳統非依電性半導體記憶體元件係視應用而定存在於複 數個不同實施例中，如可程式唯讀記憶體（PR0M)，電子式 可抹拭可程式唯讀記憶體（EEPROM)，快閃電子式可抹拭可 程式唯讀記憶體（Flash EEPR0M)及三層介電質（poly
Silicongate-Oxide-Nitride-Oxide-Silicon ； S0N0S ) 〇 這些各種實施例特別不同於抹除選擇，編程式能力及編程 式時間，保留時間，儲存密度及其製造成本項目。特別# 要高密度及便宜之快閃半導體記憶體元件。特別是已知f 施例為俗稱反及（NAND)及ΕΤ0Χ記憶體胞元，但其儲存穷 需大於4F2，其中F為該處理產生之半導體記憶體最小^ ^ 尺寸。 2000年11月電氣和電子工程師學會電子裝置第21冊，n 1 1，Β· Ei tan等人出版” NR0M :最新局部化捕捉，2位元非· 依電性半導體記憶體胞元”，說明藉助可儲存2位元之胞元 促成具有2F2面積尺寸之胞元。然而，具有可構成平面組件 之陷阱層（如俗稱0N0堆疊之氧-氮-氧—陷阱層）之其他傳統 電子式可抹拭可程式唯讀記憶體亦被限制。為了以已知方 式設計該陷阱層，該組件因源極，汲極及閘極觸點之適當 潛在情幵> 而使用從電晶體通道被注入該陷阱層之通道熱電 子（CHE)。上述疋比例問題可藉由具有俗稱之finfeTs(鰭 式％效電晶體）δ己憶體排列來改善，其中該電晶體通道係 以半導體物質製成之網狀鰭狀物形成。此例中更進一步優
第10頁 200405557 五、發明說明（2) 點係記憶體元件之讀取電流可藉由該鰭狀物高度來設定。， 因為閘極從F I NFET記憶體排列三側環繞鰭狀電晶體通道區 域，所以限制定比例能力之短通道效應係可被有效壓縮適 當選擇電晶體參數。 具有平行鰭狀物縱向（鰭狀物方向）運行之字線之FINFET 記憶體排列係特別具有優點地被提出（比較DE 1 0 2 1 1 9 31.7)。其中彼此被分隔及平行排列之矽鰭狀物係彼此相 隔小於50nm(最小特徵尺寸F小於50nm)之F INFET記憶體排 列係被使用該非常高胞元陣列密度之半導體記憶體。然 而，鰭狀物縱軸方向運行於兩鄰接鰭狀物之字線係可以此φ 類尺寸輕易地被短路。 於是，本發明目的係詳細說明可促成高密度胞元陣列而 無以上短路問題之半導體記憶體。 此目的係藉由具有申請專利範圍第1項特徵之半導體記 憶體來達成。附帶申請專利範圍係有關較佳實施例。 依據本發明，半導體記憶體係包含 -複數個彼此被分隔且其鰭狀物彼此平行縱向運行之由 半導體物質製成之網狀鰭狀物，複數個被形成於各鰭狀物 之通道區域及電導摻雜接觸區域，及被替代前後安排於鰭 狀物縱向之通道區域及接觸區域； · -複數個彼此平行之字線係被垂直於鰭狀物縱向排列， 且當作運行於複數個通道區域之上以控制其電導性之閘 極，該字線可被與接觸區域及通道區域作電子絕緣； -複數個被設計用於捕捉及發射電荷載子之儲存層，至
第11頁 200405557 五、發明說明（3) 少一儲存層被以各通道區域及被設計至該通道區域之字線， 間之絕緣層環繞方式來排列；及 -複數個位元線， 1 - -其被以字線縱向傾斜及鰭狀物縱向傾斜排列， —各例中之位元線係包含至少第一及第二位元線區段， --第一位元線區段之縱軸平行於第—位元線方向，而第 二位元線區段之縱軸平行於第二位元線方向，第二位元線 方向係就第一位元線方向以異於零度之角度被旋轉；及 --各位元線係被電子連接至複數個接觸區域，不被連接 至該位元線之接觸區域，係被排列於被連接至該位元線之 一之相同鰭狀物兩接觸區域之間。 響 依據本發明之半導體記憶體係使用俗稱F I n e T s當作，，記 憶體電晶體"。此例中，電晶體通道係以具有鄰接&雜接5 觸區域之網狀鰭式半導體被形成於鰭狀物縱向。電晶體通 道，也就是通道區域之導電率係可藉由（控制）閘極已知方 法之場效應區域來控制。儲存層係被排列於閘極之間，其 構成半導體記憶體字線及通道區域其中之一。儲存層係^ 由薄絕緣層被電子絕緣於其包圍，特別是通道區域及閑 極。然而，給定適當源極，汲極及閘極位能，電荷载子， 如n_通道FINFET例中之電子，係可獲得能量（熱電子）使其修 可克服薄絕緣層而永久被絕緣層捕捉。以此法被引進健^ 層之電荷因為其影響FINFET之特性曲線，特別是門檻電 壓，所以可以非依電性方式被用來儲存”位元"。這些不 門檻電壓可被用來”讀出”記憶體胞元。特別是，被說明於
200405557 五、發明說明（4) - 上述B ° E 11 an等人刊物且同樣被說明於國際專利申請案w〇 ， 9 9 / 9 7 0 0 0之讀取方法係可被用於此連結。因此，有關依據 本發明半導體圮铖體之設計程式，讀取及抹除方法係可參. 考以上該刊物整體，形成本申請案揭示之整體部份。 咼妆度胞兀陣列中，鰭狀物縱向平行運行於兩鄰近鰭狀 物間之字線可被短路之介紹中之上述問題係可藉由字線被 實質垂直於鰭狀物縱向之本發明解決。同時，F丨N F E T s之 高摻雜接觸區域（源極及汲極觸點）可經由被接觸連接之位 元線，係對籍狀物縱向傾斜且同樣針對字線方向傾斜被排 列。因此，具有不同於字線及各位元線間之零度角度。相 同地，具有不同於鰭狀物縱向及位元線縱向間之零度角 度。 可改善半導體記憶體特性之依據本發明更進一步措施係 可從各位元線包含至少兩位元線區段之事實看出。各位元 線之兩位元線區段係可以位元線平面中彼此之角度來旋 轉，使第一位兀線方向不對應第二位元線方向。此避免位 元線間長度差距過大，其可能導致讀出記憶體胞元陣列期 間因不同位元線阻抗，傳播時間效應等因素而造成困難。 若位元線包含對字線縱向及鰭狀物縱向被傾斜排列之單直 區段’則僅電子連接單接觸區域之位元線及沿記憶體胞元籲 陣列全對角沿伸之位元線係產生極端例子。 兩位元線區段彼此係較佳被直接相連於接觸區域，使位 元線之”方向改變”發生於高度摻雜接觸區域，這些”方向 改變”中’位元線區段延伸當做位元線平面中之直線金屬
第13頁
200405557 五、發明說明（5) 執跡。 依據本發明之半導體記憶體之優點係因鰭狀物高度變化 所造成之可變可調讀取電流，其可統合”高效能，，或"低功 率，’應用。FINFET排列之俗稱"雙閘，，效應與平面组件，如 NR0M相較時係允許潛在較佳定比例能力。再者，由於金屬 位疋線，依據本發明之半導體記憶體係因低線電阻而允許 較快之存取時間（驅動寄生電容期間較短電阻電容時間）。 甚至針對小於5 〇奈米之非常小鰭狀物距離（F 5 〇奈米）， 字及位元線最新排列均特別可促成高儲存密度。 較佳是，各位元線均包含複數個具有交替於第一及第二丨 ^ =線方向之位元線區段。&元線較佳具有俗稱鋸齒狀， 2該位兀線係以鋸齒狀或鋸齒段被安排於位元線平面 =例中，被彼此連接之位元線區段之位元線方向係交 替沿苐一及第二位元線方向間之位元線。 元m，纟元線區段係具有相同長度。較佳{，所有位 置：狀物部分相互喷合之規則鑛齒圖案，所以 可能源區域外)均可被完全接觸連接。 被電+、t μ nns係破提供於各記憶體扇區且各位元線區段 ΪΠί”不同鰭狀物之接觸區域最m。，其中連 鄰接位元線方向。因…元線區段僅延伸於 妹狀二5 ^列之小部份’且特別跨越出現於該胞元陣列之 。因此，胞元陣列25“ 2 5 6字及位元線之 物，^估L疋陣列時’鑛齒圖案之"振幅''係小於約2 5鰭狀 物，較佳小於1 〇鰭狀物。
200405557 五、發明說明（6) 各位元線電子連接鋸齒狀外型之胞元陣列中之對角鄰接·-接觸區域之排列係特別較佳。此類位元線排列中，”方向 改變”發生於被電子連接至位元線之各接觸區域上。 較佳是，位元線係具有相同區域輪廓。特別是，位元線 平面之區域輪廓藉由沿字線縱向一鰭狀物間隔（齒距）平行 放置而彼此被轉換。 較佳是，各位元線係被連接至接觸區域至少N m i η及至多 Nmax，戶斤以（Nmax-Nrain)/ Nmax <20%十亙真。位元線被電子 連接至之接觸區域數之相對偏離波動範圍係小於1 0 %。因 此，位元線僅具被電子連接至其之些微不同接觸區域數。修 此僅產生位元線電子特性量，特別是其阻抗之些微變異， 所以被連接至位元線之評價電子可被更簡單統合。理想情 況中，所有位元線均具有被連接至其之相同接觸區域數， 所以位元線具有相同π電子長度π。 較佳是，鰭狀物寬度等於字線寬度，且等於鄰接字線之 垂直距離。鰭狀物寬度，也就是平行之對向鰭狀物側區域 間之垂直區域，係較佳被選擇等於字線寬度及字線距離， 因而產生1 : 1平方胞元陣列格。此類胞元陣列排列可促成 最高儲存密度。 較佳是，兩位元線平面係被提供，且鄰近字線縱向之位着 元線係被排列於不同位元線平面中。如上述，當鰭狀物寬 度，位元線寬度，字線寬度及字線距離對應半導體記憶體 之最小特徵尺寸F時，此類實施例特別具有利益。該例 中，鑛齒狀位元線係產生來自鄰近位元線之距離，其可能
第15頁 200405557 五、發明說明（7) '~ 小於最小特徵尺寸F。此問題可藉由各鄰近位元線被排列 於不同位元線平面中，也就是不同金屬平面之事實來解 決。例如，奇數位元線係被提供於第一位元線平面中，而 偶數位兀f係被提供於第二位元線平面中（被放置更高）， 其進一步遠離半導體基板。較高位元線平面係藉由深接觸 孔被連接至將被連接至FINETs之接觸區域。此類位元線排 列係:f成可儲存兩位元之4F2記憶體胞元。⑽⑽記憶體已 知之没计程式及讀取概念係被用於此例中。 較佳是，位元線方向係對字線及鰭狀物 旋轉及第二位元線方向間之角度為』二Μ 列τI位,：於具有1 : 1正方胞元排列之記憶體胞元陣列 且允鋒位兀線之對稱輪廓。 車乂佳疋儲存層為捕捉層而絕緣層為氧化層。 是μ該捕捉層係為氣化層，特別i氮化矽層， 是二氧化石夕層包圍。（控制）間極及通道 if 氣排列係被稱為〇n〇堆疊。然而，亦可使 用/、他捕捉物質，如俗稱”多矽氧"或其他 其他高電介係數物質。兮插招M &古、& ^雜&石夕物或 二截不（雷+式+ 層具有適用於捕捉及發射電 Γ) 电洞）之高密度缺陷狀態（俗稱"捕捉狀態 因此本么明較佳可提供以每位元2 F2胞元陣列贫 虛擬接地”排列（VGA)之非依電性半導體記 =、度之一 線為錄齒狀且可交替於第一及第二金屬平：(位元、中：-面）。此I優點之可調讀取電流之平面N_s儲存千密度
200405557 五、 發明說明（8) 之 記 憶體排 列， 因 FINETs 排 列 形成 之”雙閘”效應係 具有潛· 在 較 佳定比 例能 力， 且因 金 屬 位元 線而亦具有對各 記憶體 胞 元 較快之 存取 時間 。針 對 甚 至F<50nm之非常緊密 配置' 每 位 元2F2之 高儲 存密 度亦 可 .被 :達成 〇 本 發明係 參考 以下 較佳 實 施 例附 圖做說明。 第 一圖係 顯示 特別 適用 於 依 據本 發明之半導體記 憶體之 第 一 FI NETs排列 簡化 橫斷 面 圖 〇為 了更簡化，位元 線及位 於 較 高位準 之結 構之 描述 係 被 省略 於此橫斷面圖。 被 描繪於 第一 圖之 橫斷 面 圖 係運 行於垂直鰭狀物 FIN縱 向 之 平面中 。此 實施 例中 9 鰭 狀物 F I N具有一鰭狀物上側春 10 及 對向鰭 狀物 側區 域12 之 實 質矩 形橫斷面圖。第 一圖之 截 面 係沿字 線縱 向運 行字 線 〇 字線 縱向係被字線標 示之箭 頭 方 向所描 繪。 儲存 層14係 被 提供 於字線及被形成 於鐘狀 物 FI N中之通道區域之間< >儲存層1 4係較佳由薄氧化層！6 包 圍 之氮化 物組 成。 因 適當前 在情 況被 產生 於 電 晶體 通道中亦被稱為 ’’通道 埶 電 子（CHE)n之 熱電 子， 係 可 克服 氧化層1 8並貫穿 儲存層 14 〇 其於儲 存層 14之 出現 可 以 ”位元’’可被設計程式 之已知 方 法 來實現 FINFET 門 檻電 壓 之 轉變 ° FINFET之定比 例能力 係 因 通道區 域上 ，特 別是 與 平 面组 件相較時來自鰭 狀物側_ 域 1 2之字 線”雙閘” 效應 而 獲 得改 4 °絕緣體上之 矽 CS0I )基板： ，特別是由半導體物質， 特別是矽製成之網狀 鰭 狀 物，係 被排 列於 被敷 在 矽 基板 上之埋入式氧化 層BOX 上 j 其部份 Μ |IJUL| J||ll 1 U· _ 適用 |V f 於製 1 PLIJUIJlIJi.RI 1 造此 μ '^1 類 F I NFET s棑列。鰭狀物F I N係被
第17頁 200405557 五、發明說明（9) 形成於上矽層（主矽層）。 被描繪於第一圖之鰭狀物F I N寬度，也就是對向·讀狀物 側區域1 2間之垂直距離係較佳小於1 〇 〇奈米，特別^佳小 於5 0奈米。整個結構係被絕緣層2 0，特別是氮層包X圍。 第二圖係顯示特別適用於依據本發明之半導體記恨體之 更進一步較佳F I N F E T棑列。此例中，截面方向係對^第一 圖者且相同或類似特色係被提供相同參考符號，所以重新 說明可被省略。 鑑於被描繪於第一圖之FINFET排列例中，儲存層14被氧 化層1 8隔開鰭狀物上側1 0排列，被描繪於第二圖之變異例丨 中，儲存層1 4亦延著鰭狀物側區域1 2延伸。儲存層丨4係以’ 尋常方式被氧化層（1 6，1 8 )隔離鰭狀物F I n及字線（間極） 之接觸區域（無圖示）及通道區域。位於字線WL及鱗狀物 F I N間之儲存層排列係較佳被稱為0N0堆疊，其中^氮層係 被嵌入兩'一氧化砍層之間。依據儲存層14之進程，被描縿 於第二圖之F I NFET變異係被稱為俗稱”環繞”記憶體 F INFET。 第三圖係顯示同樣特別適用於依據本發明之半導體記憶 體之FINFET排列更進一步變異。第三圖之截面係對應第一 及第二圖者。相對於第二圖，被描緣於第三圖之FINFET變 異例中，儲存層1 4僅以被氧化層1 8隔離方式沿鰭狀物側區 域1 2排列。無任何儲存層1 4被提供於狀物上側1 〇上。相 對地，俗稱”兩側0N0”記憶體FINFET係被形成。 第四圖顯示依據本發明之半導體記憶體之第一較佳實施
第18頁 200405557 五、發明說明（ίο) 例簡化平面圖。 · 由半導體物質F I N 1製程之網狀鰭狀物係從圖示平面上部 運行至下部。鰭狀物縱向係藉由（F I N)標示箭頭方向描 繪。第四圖描繪之實施例中，鰭狀物F I N 1，F I N 2係具有對 應半導體記憶體之最小結構寬度之鰭狀物寬度F。高度摻 雜及輕度摻雜半導體扇區係被交替提供於鰭狀物縱向 (F I N )。被第四圖之點圖案強調之高度摻雜扇區係形成電 導接觸區域S/D(FINFETs之源極及汲極區域）。FINFET通道 被形成其中之通道區域係分別被排列於鄰近於鰭狀物縱向 (FIN)之兩接觸區域S/D。 _ 字線WL1，WL2垂直於鰭狀物縱向（FIN)運行。字線方向 係藉由（WL)標示箭頭方向描繪。字線WL1，WL2可形成 FINFETs之（控制）閘極並運行於鰭狀物FIN1，FIN2之通道 區域上。各字線WL1，WL2精確具有各鰭狀物F INI，F IN2之 一交叉點。第四圖所示之實施例中，字線WL1，WL2之寬度 及鄰近字線間之距離，也就是半導體記憶體之最小結構寬 度係為F。位元線BL1，BL2以鋸齒狀運行於被字線WL1， WL2及鰭狀物F I N 1，F I N2形成之矩陣型胞元陣列。 位元線BL1，BL2係由複數個彼此相連之位元線區段2 2， 2 4所組成。第一位元線區段2 2係運行於第一位元線方向 鲁 (BL 1 )，而第二位元線區段2 4係運行於第二位元線方向 (BL2)。位元線方向（BL1)，（BL2)傾斜於字線方向（WL)及 鰭狀物縱向（F I N)運行。第四圖所示之實施例中，位元線 方向（BL1 )，（BL2)對字線方向縱向（WL)及鰭狀物縱向
第19頁 200405557 五、發明說明（11) (F I N )傾斜之角度於各例中約4 5度。較佳是，各位元線 BL1，BL2係以鋸齒狀運行於兩鄰接鰭狀物之間。例如，位 元線BL1係以鋸齒狀運行於鰭狀物F I N1及F I N2之間，各位 元線區段2 2，2 4分別以位元線方向（B L1 )及（B L 2 )延伸於鰭 狀物F I N 1及F I N 2之間。 位元線BL1，BL2運行於被形成於鰭狀物FIN1，FIN2中之 接觸區域S / D。金屬位元線B L係被接觸孔電子連接至基本 接觸區域S/D。第四圖所示之實施例中，位元線BL之寬度 係等於半導體記憶體之最小結構寬度F。此意指位元線平 面中之鄰接位元線BL間之最小距離變成小於最小特徵尺寸· F。該問題係藉由位元線BL被交替形成於第一及第二金屬 平面（第一及第二位元線平面）來解決。例如，位元線BL工 係被形成於第一（最下）金屬平面且被實線描繪於第四圖。 相對地，位元線BL2係被形成於次高第二金屬平面中且被 ，線描繪於第四圖。此促使可儲存兩位元之具有4F記憶體 之高密度記憶體胞元陣列。該4F記憶體胞元係被概略 於第四圖。雖然被描緣於第四圖之錯齒狀位元線進程 =據本發明之半導體記憶體之最佳實施例變異，然而 η用其他傾斜運行之位元線例…只 =接f狀物fini，fin2彼此，而為連接更多者（如小於（ 牵佳小於1〇)之位元線排列係較佳。位元線讥之進程 元線平？中係較佳相同，所以位元線讥具有相同 H 一郭。，特別疋’各位70線可藉由鰭狀物期間（間距； 字線縱向（WL)平订放置而被轉換為鄰接位元線之區
200405557 五、發明說明（12) 域輪廓。 ， 第五圖係顯示延著第四圖線A-A之非常簡化橫斷面圖。 鰭狀物F I N 1，F I N 2，F I N 3僅以簡略型式被描緣。鰭狀物 · FIN1，FIN2，FIN3係被形成於被FIN —E標示之FINFET平 面。FINFET平面上，具有從覆蓋第一金屬平面Ml—E延伸至 FINFETs之接觸區域S/D之接觸孔KL所穿透之接觸孔平面 KL一E。被放置被形成於第一金屬平面（第一位元線平面） Μ1 一 E之兩位元線B L1，B L 3之間者係為位元線b L 2，其運行 於覆蓋第二金屬平面Μ 2 一 Ε。金屬位元線B L 2係經由π深π接 觸孔K L被連接至縛狀物FIN2之接觸區域S / D。位元線£ L因 此交替運行於第一 Ml 一Ε及第二M2一Ε金屬平面，結果平面間 之距離可能小於最小特徵尺寸F。 第六圖顯示依據本發明之半導體記憶體之第一較佳實施 例簡化平面圖。已以第四圖說明之特徵係具有相同參考符 號而不再做說明。相對參考第四圖說明之實施例，第六圖 之記憶體胞元陣列僅具有單金屬平面（位元線平面）中之位 元線BL。因此，給定對應位元線BL寬度之半導體記憶體之 最小結構寬度F，必須選擇不同之鰭狀物F I N 1，F I N 2及字 線WL1，WL2及字線距離之鰭狀物寬度。因為位元線BL對字 線縱向（WL)及鰭狀物縱向（F I N)呈4 5度角運行，所以鰭狀雜 物及字線寬度及字線距離係為F，2。記憶體胞元因此被放 大為2 F / 2 X F / 2 = 8 F2記憶體胞元。被第六圖描繪以”虛 擬接地陣列π排列（V G A)之記憶體胞元陣列積體密度係低於 第四圖者。然而，製程係因僅需一位元線平面而更簡化。
第21頁 200405557 圖式簡單說明 第1圖係顯不特別適用於依據本發明之半導體記憶體之第 ， 一 FINETs排列簡化橫斷面圖； 第2圖係顯示特別適用於依據本發明之半導體記憶體之第 二F I N E T s排列簡化橫斷面圖； 弟3圖係顯不特別適用於依據本發明之半導體記憶體之第 三FINETs排列簡化橫斷面圖； 第4圖係顯示依據本發明之半導體記憶體較佳實施例之記 憶體胞元陣列簡化平面圖，其中鋸齒狀位元線係被交替排 列於第一及第二金屬平面； 第5圖係顯示延著描繪位元線進程之第4圖線A - A之非常簡參 化橫斷面圖； 第6圖係顯示依據本發明之半導體記憶體更進一步較佳實 施例之記憶體胞元陣列簡化平面圖，其中鋸齒狀位元線係 運行於相同金屬平面； 元件符號說明： 1 0鰭狀物上側 12鰭狀物側區域 1 4儲存層（捕捉層），如氮 1 6絕緣層，如氧 1 8鰭狀物上側及儲存層間之絕緣層 2 0絕緣層 2 2第' 一位元線區段 2 4第二位元線區段 BL位元線 （BL1)第一位元線方向 (BL2)第二位元線方向 BOX埋入式氧化層 F I N半導體物質製成之網狀鰭狀物 (FIN)鰭狀物縱向 KL_E接觸孔平面
第22頁 200405557 圖式簡單說明 M1_E第一金屬或位元線平面 M2_E第二金屬或位元線平面 S/D接觸區域 WL字線 (WL)字線方向 ’ • • 1I1BII1 第23頁

Claims (1)

  1. 200405557 六、申請專利範圍 1. 一種半導體記憶體，具有 -複數個半導體物質製成之網狀鰭狀物（F I N )，其被彼 此分隔且其鰭狀物縱向（（F I N))彼此平行運行，複數個被 形成於各鰭狀物（F I N)之通道區域及電導摻雜接觸區域 (S/D)，且該通道區域及該接觸區域被前後交替排列於該 鰭狀物縱向（（F I N )); -複數個字線（WL)，其彼此平行且被垂直該鰭狀物縱 向（（F I N ))排列，且當閘極因控制其該導電率而運行於複 數個該通道區域時，該字線（WL)係被電子絕緣於該接觸區 域及該通道區域； -複數個儲存層（1 4 )，被設計用於捕捉及發射電荷載 子，至少該儲存層（1 4)之一被各該通道區域及被指派至該 通道區域之該字線（WL)間之絕緣層（1 6，1 8 )包圍之方式排 列；及 •複數個位元線（B L)， --其被相對該字線縱向（（W L))傾斜及相對該鰭狀物縱向 ((F I N ))傾斜排列， --各例中之該位元線（BL)係包含至少第一及第二位元區 段（2 2，2 4 )， 、 --該第一位元線區段（22)之縱軸平行於第一位元線方向 ((BL1))運行’而該第二位元線區段（24)之縱軸平行於\ 及
    ::二\:向22^運行，該第二位元線方向((關)係 對该弟一位儿線方向（（BL1))以異於零度之角度被旋轉；
    第24頁 200405557 六、申請專利範圍 - -各該位元線（BL )係被電子連接至複數個該接觸區域 . (S/D) ’不被連接至該位元線之接觸區域（S/D)，係被， 排列於被連接至該位元線（BL)之一之相同鰭狀物（F丨N )之 ’ 兩接觸區域（S / D )之間。 2 ·如申請專利範圍第1項之該半導體記憶體，各該位元線 (BL)係包含複數個具有交替第一（（BL1))及第二（（BL2))位 元線方向之位元線區段（2 2，2 4 )。 3 ·如申請專利範圍先前任一項之該半導體記憶體，該位元 線區段（2 2，2 4 )係具有相同長度。 4 ·如申請專利範圍先前任_項之該半導體記憶體，鰭狀物 (FIN)數Nfins係被提供於各記憶體扇區且各該位元線區段 (22 ’ 24)係被電子連接至不同鰭狀物（FIN)之接觸區域 (S/D )最多Nfins/ 1 0 ’其連接區域係鄰近於該位元線方向 ((BL1) ， （BL2))。 5 ·如申請專利範圍先前任一項之該半導體記憶體，該位元 線（BL)係具有相同區域輪廓。 6 ·如申請專利範圍先前任一項之該半導體記憶體，各讀仅 元線（BL)係被連接至該接觸區域（S/D)至少Nmin及至多 Nmax ，所以（Nmax-Nmin)/ Nmax <20%恆真。 7 ·如申請專利範圍先前任一項之該半導體記憶體，該鳍狀· 物寬度係等於該字線寬度且等於鄰接字線（WL)間之該愛| * 距離。 8 ·如申請專利範圍先前任一項之該半導體記憶體，兩仅& 線平面（M1_E，M2 —E)係被提供，而鄰接字線縱向（（WL))气
    第25頁 200405557 六、申請專利範圍 位元線（BL)係被排列於不同位元線平面（M1_E，M2_E)。 9.如申請專利範圍先前任一項之該半導體記憶體，該位元 線方向（（BL1)，（BL2))係相對該字線及鰭狀物縱向約45度 角旋轉，且該第一（（BL1))與該第二（（BL2))位元線方向間 之角度為90度。 1 0.如申請專利範圍先前任一項之該半導體記憶體，該儲 存層（1 4 )係為捕捉層，而該絕緣層（1 6，1 8 )係為氧化層。 1 1.如申請專利範圍第9項之該半導體記憶體，該半導體物 質為矽，該捕捉層為氮化矽層，而該氧化層為二氧化矽
    第26頁
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