CN116096068A - 一种半导体结构及其制作方法 - Google Patents

一种半导体结构及其制作方法 Download PDF

Info

Publication number
CN116096068A
CN116096068A CN202111269832.XA CN202111269832A CN116096068A CN 116096068 A CN116096068 A CN 116096068A CN 202111269832 A CN202111269832 A CN 202111269832A CN 116096068 A CN116096068 A CN 116096068A
Authority
CN
China
Prior art keywords
line
lines
bit
forming
word
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111269832.XA
Other languages
English (en)
Inventor
韩清华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202111269832.XA priority Critical patent/CN116096068A/zh
Priority to PCT/CN2022/092200 priority patent/WO2023071141A1/zh
Priority to US18/164,586 priority patent/US20230189509A1/en
Publication of CN116096068A publication Critical patent/CN116096068A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请公开了一种半导体结构及其制作方法，将半导体结构中字线与位线交叉，且将位线设置呈锯齿形弯折线，使得交叉位置设置的垂直晶体管呈六角密堆排布，降低了无用面积的占比，避免了面积浪费，解决了现有技术的制造方法中形成的四方结构的交叉阵列，在制作存储电容时并不具备最高面积效率的问题。

Description

一种半导体结构及其制作方法
技术领域
本申请涉及半导体制造技术领域，具体来说，涉及一种半导体结构及其制作方法。
背景技术
目前垂直晶体管的4F2 DRAM制造方法中字线与位线互相垂直交叉，在交叉点形成硅柱并在此上制作晶体管和存储电容，交叉形成的阵列是一种四方结构，然而四方结构在制作存储电容时并不具备最高的面积效率。
发明内容
本申请实施例提供一种半导体结构及其制作方法，将半导体结构中字线与位线交叉以提高存储密度。
本申请实施例第一方面提供了一种半导体结构，包括：
衬底；
位于所述衬底上的多个互相平行的字线以及多个互相平行的位线；
其中，所述位线为弯折的锯齿状，各个相邻的弯折线段之间具有第一角度，每个所述位线至少具有一个所述第一角度，所述位线与所述字线交叉形成第二角度。
在一示例性实施例中，所述第二角度的范围为50～70度。
在一示例性实施例中，所述第二角度的为60度。
在一示例性实施例中，每个所述弯折线段所交叉的所述字线条数为L，所述L大于等于2且小于等于10。
在一示例性实施例中，所述字线的周期为35nm～45nm，所述L等于10。
在一示例性实施例中，还包括：垂直晶体管，所述垂直晶体管设置在所述字线与所述位线的交叉处，所述垂直晶体管的低端与所述位线相连，所述垂直晶体管的沟道区与所述字线相连。
本申请实施例第二方面提供了一种半导体结构的制作方法，包括：
包括：
提供衬底；
于所述衬底上形成多个互相平行的字线以及多个互相平行的位线；
其中，所述位线为弯折的锯齿状，各个相邻的弯折线段之间具有第一角度，每个所述位线至少具有一个所述第一角度，所述位线与所述字线交叉形成第二角度。
在一示例性实施例中，所述于所述衬底上形成多个互相平行的位线，包括：
在所述衬底上形成位线叠层；
利用光刻工艺在所述位线叠层上形成弯折的锯齿状的光刻胶位线图案；
利用所述光刻胶位线图案以及SADP或SAQP工艺形成所述位线。
在一示例性实施例中，所述字线的周期为35nm～45nm，每个所述弯折线段所交叉的所述字线条数大于等于10。
在一示例性实施例中，所述于所述衬底上形成多个互相平行的位线，包括：
在所述字线上形成位线叠层；
在所述位线叠层上形成掩模层；
在所述掩模层上形成第一掩膜图案；
所述第一掩膜图案和所述字线交叉形成第二角度；
在所述掩膜层上形成第二掩膜图案，所述第二掩膜图案和所述字线交叉形成第二角度，且所述第一掩膜图案和所述第二掩膜图案相交呈第一角度。
在一示例性实施例中，所述第一掩膜图案包括多个互相平行的第一线段；
所述第二掩膜图案包括多个互相平行的第二线段；
其中，所述第一线段和所述第二线段的尺寸和周期(Pitch)均相同。
在一示例性实施例中，所述第一线段的形成方法，包括：
在所述掩膜层上形成第一初始掩膜图案，所述第一初始掩膜图案包括多个互相平行的第一线条；
在所述第一初始掩膜图案上形成第一修剪掩膜层，所述第一修剪掩膜层包括多个互相平行的第一修剪线条，且所述第一修剪线条的延伸方向与所述字线的延伸方向相同；
利用所述第一修剪线条刻蚀所述第一线条以将所述第一线条修剪为多个所述第一线段。
在一示例性实施例中，所述第二线段的形成方法，包括：
在所述第一线段上形成第二初始掩膜图案，所述第二初始掩膜图案包括多个互相平行的第二线条；
在所述第二初始掩膜图案上形成第二修剪掩膜层，所述第二修剪掩膜层包括多个互相平行的第二修剪线条，且所述第二修剪线条的延伸方向与所述字线的延伸方向相同；
利用所述第二修剪线条刻蚀所述第二线条以将所述第二线条修剪为多个所述第二线段。
在一示例性实施例中，所述第一修剪线条和所述第二修剪线条的尺寸和周期(Pitch)均相同。
在一示例性实施例中，利用SADP或SAQP工艺形成所述第一线条或所述第二线条。
在一示例性实施例中，所述位线形成在所述字线之前；还包括：在所述衬底上形成垂直晶体管，所述垂直晶体管设置在所述字线与所述位线的交叉处，所述垂直晶体管的底端与所述位线相连，所述垂直晶体管的沟道区与所述字线相连。
本申请实施例通过形成弯折的锯齿状的位线，降低了无用面积的占比，避免了面积浪费。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。
图1是一示例中四方阵列结构与六角密堆排布结构存储单元面积的对比示意图；
图2是一示例中位线与字线交叉60度形成的六角密堆排布结构示意图；
图3是本申请实施例中位线与字线交叉第二角度且位线为弯折的锯齿状结构示意图；
图4是本申请实施例中半导体结构的制作方法流程图；
图5是一示例性实施例中位线的形成方法；
图6-图10是另一示例性实施例中位线的形成方法。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本申请进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。
显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在半导体结构的制作过程中，例如，DRAM存储单元阵列区的垂直晶体管往往采用四方排布结构，然而四方排布结构并不具备最高的面积效率，如图1(a)所示，采用四方排布结构的垂直晶体管的单元面积为垂直晶体管周期(Pitch)P的平方。在一些实施例中，可以采用如图1(b)所示的六角密堆排布，采用六角密堆排布的垂直晶体管的单元面积为垂直晶体管周期(Pitch)P*P*sin60°,相比四方排布结构，可以减少约14％的面积占用，提高存储器的密度。可以通过调整位线的角度，使得位线与字线交叉形成第二角度，例如60度。垂直晶体管可以设置在字线与位线的交叉处以形成六角密堆排布结构。然而，单纯使位线与字线交叉形成60度的角度，可能造成更大的面积浪费。图2示出了位线与字线交叉60度形成的六角密堆排布结构示意图，如图2所示，示出4个存储阵列，每个存储阵列中的字线和字线驱动器相连，位线和读出放大器相连。箭头所指向的区域，即字线和位线没有形成交叉的区域为无用面积，该无用面积S可以通过下式计算：
S＝1/2*tan30*(Pwl*Nwl)2
其中，Pwl为字线的周期(Pitch)，Nwl为字线的个数。该无用面积S占据单个存储阵列的面积比为：
tan30*(Pwl*Nwl)/(Pbl*Nbl)
其中，Pbl为位线的周期(Pitch)，Nbl为位线的个数。设假如字线和位线的周期(Pitch)相等，个数也相等，则上述无用面积S的占比约为58％。如此高的无用面积占比，在半导体存储器的设计中是不能被接受的。
因此，在本申请实施例中，不仅需要调整位线的角度，还需要将位线的走线调整为弯折的锯齿状以改善上述问题。
根据本申请的第一个实施例，如图3所示，图3示出了本申请实施例中位线与字线直接交叉第二角度且位线为弯折的锯齿状形成的六角密堆排布结构示意图。本申请的实施例提供了一种半导体结构，包括：
衬底；
位于所述衬底上的多个互相平行的字线以及多个互相平行的位线；
其中，所述位线为弯折的锯齿状，各个相邻的弯折线段之间具有第一角度，每个所述位线至少具有一个所述第一角度，所述位线与所述字线交叉形成第二角度。
在一些实施例中，如图5所示，衬底(图中未示出)可以包括硅衬底，锗衬底，砷化镓衬底、碳化镓衬底、绝缘体上硅(SOI)衬底等。示例的，可以先衬底上形成多个互相平行的位线50，其中，位线50为弯折的锯齿状，各个相邻的弯折线段之间具有第一角度70，每个位线50至少具有一个第一角度70，位线50与字线60交叉形成第二角度71。
示例的，在位线50上可以设置多个垂直晶体管，所述垂直晶体管可以呈六角密堆排布，垂直晶体管的低端与位线50相连。
示例的，可以设置多个互相平行的字线60，每个字线60可以将多个位线50上的所述垂直晶体管的沟道区相连，即垂直晶体管可以设置在字线50和位线60的交叉处。
示例的，所述垂直晶体管的顶端可以与存储器电连接，例如，电容存储器，磁存储器，电阻存储器，相变存储器等。
在一些实施例中，第二角度71的范围为50～70度，例如，第二角度71为60度，以利于实现六角密堆排布。
在一些实施例中，位线50中每个弯折线段所交叉的字线60个数为L，所述L大于等于2且小于等于10。图3示出了位线与字线交叉60度且位线为弯折的锯齿状形成的六角密堆排布的结构示意图。在此种情况下，无用区域的面积占比为：
[m/L*1/2*L*Pwl*(tan30*1/2*L*Pwl)*2]/(m*n*Pwl*Pbl)
其中，m是字线的总数目，n是位线的总数目，L是单节折形线交叉的字线数目，Pwl为字线的间距，Pbl为位线的间距。设若Pbl＝Pwl,则无用区域的占比为：
1/2*tan30*L/n
例如，n为1080,L＝10时,则无用区域占比仅为0.2％,L越小无用区域占比越小，此时设计可以大大降低无用区域的面积占比。
在一些实施例中，字线60的周期(Pitch)为35nm～45nm，此时L可以等于10。在此情况下，单个弯折线段的长度可以足够长使得可以利用单次光刻工艺形成形成弯折的位线图案，由此降低工艺制作难度。
根据本申请的第二个实施例，提供了一种半导体结构的制作方法，该制作方法的流程图如图4所示，所述制作方法包括步骤：
提供衬底；
于所述衬底上形成多个互相平行的字线以及多个互相平行的位线；
其中，所述位线为弯折的锯齿状，各个相邻的弯折线段之间具有第一角度，每个所述位线至少具有一个所述第一角度，所述位线与所述字线交叉形成第二角度。
在一些实施例中，于衬底上形成多个互相平行的位线，包括：在衬底上形成位线叠层，示例的，位线叠层可以包括在衬底上依次形成的金属钨、氮化钛和多晶硅等层；利用光刻工艺在位线叠层上形成弯折的锯齿状的光刻胶位线图案；利用光刻胶位线图案以及SADP(Self-aligned double patterning)或SAQP(Self-aligned quadruple patterning)工艺形成所述位线。如图5(a)-图5(e)所示，在字线的周期(Pitch)为35nm～45nm，每个弯折线段所交叉的字线条数大于等于10时，可以采用单次光刻工艺形成如图5(a)所示的光刻胶图案10，利用原子层沉积等工艺在光刻胶图案10的侧壁形成第一侧壁层11，去除光刻胶图案10，利用第一侧壁层11刻蚀位线叠层以形成弯折的锯齿装的位线。在其他示例中，可以继续在第一侧壁层11的侧壁上形成第二侧壁层12，然后去除第一侧壁层11，利用第二侧壁层12刻蚀位线叠层以形成弯折的锯齿状的位线。第一侧壁层11和第二侧壁层12的材质可以包括氧化硅等。
在一些实施例中，如图6-图10所示，于衬底上形成多个互相平行的位线，包括：
在衬底上形成位线叠层，例如，在衬底上依次衬底形成包括金属钨、氮化钛和多晶硅层的叠层。
在位线叠层上形成掩模层，例如通过化学气相沉积工艺在位线叠层上形成氮化硅或氧化硅层。
在掩模层上形成第一掩膜图案，第一掩膜图案21和字线交叉形成第二角度。示例的，第一掩膜图案包括多个互相平行的第一线段21，第一线段21可以与后续形成的字线交叉形成第二角度，第二角度可以为60度。此处第二角度可以定义为第一线段21和字线交叉形成的锐角。
在掩膜层上形成第二掩膜图案，第二掩膜图案和字线交叉形成第二角度。示例的，第二掩膜图案包括多个互相平行的第二线段41，第二线段41可以与后续形成的字线交叉形成第二角度，第二角度可以为60度。此处第二角度可以定义为第二线段41和字线交叉形成的锐角。
在一些实施例中，第一线段21和第二线段21的尺寸和周期(Pitch)均相同。
在一些实施例中，第一线段的形成方法，包括：
在掩膜层上形成第一初始掩膜图案，第一初始掩膜图案包括多个互相平行的第一线条20，如图6所示；
在第一初始掩膜图案上形成第一修剪掩膜层，第一修剪掩膜层包括多个互相平行的第一修剪线条30，如图7所示，且第一修剪线条30的延伸方向与字线的延伸方向相同；
利用第一修剪线条30刻蚀第一线条20以将第一线条20修剪为多个第一线段21，如图8所示。
在一些实施例中，如图9所示，第二线段的形成方法，包括：
在第一线段上形成第二修剪掩膜层，第二修剪掩膜层包括多个互相平行的第二修剪线条31，且第二修剪线条31的延伸方向与字线的延伸方向相同；
在第二修剪掩膜层上形成第二初始掩膜图案，第二初始掩膜图案包括多个互相平行的第二线条40；
利用第二修剪线条21将第二线条40修剪为多个第二线段41。
示例的，第二修剪线条21覆盖在第一线段21上方，在利用第二线条40刻蚀时，由于第二修剪线条21的阻挡，第二线条40的部分图案会被转移至掩膜层上形成第二线段41。
在一些实施例中，第一修剪线条30和第二修剪线条31的尺寸和周期(Pitch)均相同。
在一些实施例中，利用SADP或SAQP工艺形成第一线条或第二线条。
在一些实施例中，在位线上可以设置多个垂直晶体管，所述垂直晶体管可以呈六角密堆排布，垂直晶体管的低端与位线相连。
在一些实施例中，，可以设置多个互相平行的字线，每个字线可以将多个位线上的所述垂直晶体管的沟道区相连，即垂直晶体管可以设置在字线和位线的交叉处。
在一些实施例中，，所述垂直晶体管的顶端可以与存储器电连接，例如，电容存储器，磁存储器，电阻存储器，相变存储器等。
综上所述，本申请提供了一种半导体结构及其制作方法，将半导体结构中字线与位线交叉，且将位线设置呈锯齿形弯折线，使得交叉位置设置的垂直晶体管呈六角密堆排布，降低了无用面积的占比，避免了面积浪费。
应当理解的是，本申请的上述具体实施方式仅仅用于示例性说明或解释本申请的原理，而不构成对本申请的限制。因此，在不偏离本申请的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。此外，本申请所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。
本申请实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。本申请实施例设备中的模块可以根据实际需要进行合并、划分和删减。

Claims (16)

1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的多个互相平行的字线以及多个互相平行的位线；
其中，所述位线为弯折的锯齿状，各个相邻的弯折线段之间具有第一角度，每个所述位线至少具有一个所述第一角度，所述位线与所述字线交叉形成第二角度。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二角度的范围为50～70度。
3.根据权利要求2所述的半导体结构，其特征在于，所述第二角度的为60度。
4.根据权利要求3所述的半导体结构，其特征在于，每个所述弯折线段所交叉的所述字线条数为L，所述L大于等于2且小于等于10。
5.根据权利要求4所述的半导体结构，其特征在于，
所述字线的周期为35nm～45nm，所述L等于10。
6.根据权利要求1所述的半导体结构，其特征在于，还包括：
垂直晶体管，所述垂直晶体管设置在所述字线与所述位线的交叉处，所述垂直晶体管的底端与所述位线相连，所述垂直晶体管的沟道区与所述字线相连。
7.一种半导体结构的制作方法，其特征在于，包括：
提供衬底；
于所述衬底上形成多个互相平行的字线以及多个互相平行的位线；
其中，所述位线为弯折的锯齿状，各个相邻的弯折线段之间具有第一角度，每个所述位线至少具有一个所述第一角度，所述位线与所述字线交叉形成第二角度。
8.根据权利要求7所述的制作方法，其特征在于，所述于所述衬底上形成多个互相平行的位线，包括：
在所述衬底上形成位线叠层；
利用光刻工艺在所述位线叠层上形成弯折的锯齿状的光刻胶位线图案；
利用所述光刻胶位线图案以及SADP或SAQP工艺形成所述位线。
9.根据权利要求8所述的制作方法，其特征在于，所述字线的周期为35nm～45nm，每个所述弯折线段所交叉的所述字线条数大于等于10。
10.根据权利要求9所述的制作方法，其特征在于，所述于所述衬底上形成多个互相平行的位线，包括：
在所述字线上形成位线叠层；
在所述位线叠层上形成掩模层；
在所述掩模层上形成第一掩膜图案；
所述第一掩膜图案和所述字线交叉形成第二角度；
在所述掩膜层上形成第二掩膜图案，所述第二掩膜图案和所述字线交叉形成第二角度，且所述第一掩膜图案和所述第二掩膜图案相交呈第一角度。
11.根据权利要求10所述的制作方法，其特征在于，
所述第一掩膜图案包括多个互相平行的第一线段；
所述第二掩膜图案包括多个互相平行的第二线段；
其中，所述第一线段和所述第二线段的尺寸和周期(Pitch)均相同。
12.根据权利要求11所述的制作方法，其特征在于，所述第一线段的形成方法，包括：
在所述掩膜层上形成第一初始掩膜图案，所述第一初始掩膜图案包括多个互相平行的第一线条；
在所述第一初始掩膜图案上形成第一修剪掩膜层，所述第一修剪掩膜层包括多个互相平行的第一修剪线条，且所述第一修剪线条的延伸方向与所述字线的延伸方向相同；
利用所述第一修剪线条刻蚀所述第一线条以将所述第一线条修剪为多个所述第一线段。
13.根据权利要求12所述的制作方法，其特征在于，所述第二线段的形成方法，包括：
在所述第一线段上形成第二修剪掩膜层，所述第二修剪掩膜层包括多个互相平行的第二修剪线条，且所述第二修剪线条的延伸方向与所述字线的延伸方向相同；
在所述第二修剪掩膜层上形成第二初始掩膜图案，所述第二初始掩膜图案包括多个互相平行的第二线条；
利用所述第二修剪线条将所述第二线条修剪维多个所述第二线段。
14.根据权利要求13所述的制作方法，其特征在于，所述第一修剪线条和所述第二修剪线条的尺寸和周期(Pitch)均相同。
15.根据权利要求13所述的制作方法，其特征在于，利用SADP或SAQP工艺形成所述第一线条或所述第二线条。
16.根据权利要求10所述的制作方法，其特征在于，所述位线形成在所述字线之前；
还包括：
在所述衬底上形成垂直晶体管，所述垂直晶体管设置在所述字线与所述位线的交叉处，所述垂直晶体管的底端与所述位线相连，所述垂直晶体管的沟道区与所述字线相连。
CN202111269832.XA 2021-10-29 2021-10-29 一种半导体结构及其制作方法 Pending CN116096068A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202111269832.XA CN116096068A (zh) 2021-10-29 2021-10-29 一种半导体结构及其制作方法
PCT/CN2022/092200 WO2023071141A1 (zh) 2021-10-29 2022-05-11 一种半导体结构及其制作方法
US18/164,586 US20230189509A1 (en) 2021-10-29 2023-02-04 Semiconductor structure and method for manufacturing semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111269832.XA CN116096068A (zh) 2021-10-29 2021-10-29 一种半导体结构及其制作方法

Publications (1)

Publication Number Publication Date
CN116096068A true CN116096068A (zh) 2023-05-09

Family

ID=86160457

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111269832.XA Pending CN116096068A (zh) 2021-10-29 2021-10-29 一种半导体结构及其制作方法

Country Status (3)

Country Link
US (1) US20230189509A1 (zh)
CN (1) CN116096068A (zh)
WO (1) WO2023071141A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10241171A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und Bitleitungsanordnung für einen FINFET-Halbleiterspeicher
CN106935258A (zh) * 2015-12-29 2017-07-07 旺宏电子股份有限公司 存储器装置
CN106847754B (zh) * 2017-03-08 2018-04-03 睿力集成电路有限公司 半导体存储器件及其制作方法
CN112166471B (zh) * 2020-05-12 2022-04-22 长江先进存储产业创新中心有限责任公司 用于4堆叠3d x点存储器的新型分布式阵列和触点架构

Also Published As

Publication number Publication date
US20230189509A1 (en) 2023-06-15
WO2023071141A1 (zh) 2023-05-04

Similar Documents

Publication Publication Date Title
CN111052377B (zh) 包括绝缘材料和存储器单元的垂直交替层的存储器阵列以及形成存储器阵列的方法
US9070640B2 (en) Method of forming fine patterns of semiconductor device
CN113169172A (zh) 存储器阵列
US20210202324A1 (en) Memory Arrays And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
KR102695200B1 (ko) 메모리 디바이스용 백 엔드 오브 라인 선택기
CN113424320B (zh) 存储器阵列及用以形成存储器阵列的方法
US20240107747A1 (en) Array of Memory Cells, Methods Used in Forming an Array of Memory Cells, Methods Used in Forming an Array of Vertical Transistors, Methods Used in Forming an Array of Vertical Transistors, and Methods Used in Forming an Array of Capacitors
US11925031B2 (en) Arrays of capacitors and arrays of memory cells
CN113675210B (zh) 包括存储器单元串的存储器阵列及用于形成存储器阵列的方法
US12087632B2 (en) Integrated circuitry, memory arrays comprising strings of memory cells, methods used in forming integrated circuitry, and methods used in forming a memory array comprising strings of memory cells
CN111183519B (zh) 集成电路的构造及dram的构造
CN116097423A (zh) 竖直晶体管阵列、包括竖直晶体管阵列的存储器单元阵列和用于形成竖直晶体管阵列的方法
CN113345800B (zh) 有源区阵列的形成方法及半导体结构
CN116096068A (zh) 一种半导体结构及其制作方法
US6787843B2 (en) Nonvolatile semiconductor memory cell and associated semiconductor circuit configuration and method for the fabrication of the circuit configuration
WO2022164602A1 (en) Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
US20240284662A1 (en) Semiconductor devices and methods of manufacturing the same
US11557591B2 (en) Transistors, memory arrays, and methods used in forming an array of memory cells individually comprising a transistor
CN108807455B (zh) 存储器单元阵列及形成存储器单元阵列的方法
US20240081053A1 (en) Memory Cell And Method Used In Forming A Memory Cells
KR20090095395A (ko) 플래시 메모리소자의 컨택 형성방법
US20240260256A1 (en) Semiconductor devices and manufacturing methods for the same
US20240038830A1 (en) Semiconductor device
US20220246525A1 (en) Contacts for twisted conductive lines within memory arrays
WO2022216365A1 (en) Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination