SU999045A1 - Устройство дл умножени чисел - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ

1. Изобретение относитс  к вычислитель ной технике и может быть использовано в цифровых вычислительных машинах дл  умножени  чисел в форме плавающей зап той. Известно устройство дл  умножени  чисел, содержащее регистр множимого, регистр множител , регистр результата, сумматор результата, сумматор сомножителей , блок анализа разрадов, сдвигающий регистр элементы И и ИЛИ. Такое устройство позвол ет совмещать во времени поразр дный ввод операндов и их обработку, т.е. получать результаты умножени  на выходе устройства по мер поступлени  операндов старшими разр да ми вперед на его входы fl Однако это устройство не позвол ет выполн ть умножение чисел, представленных в форме с плавающей зап той, что  вл етс  существенным недостатком устройства, поскольку фирма представлени  чисел с плавающей зап той значительно расшир ет диапазон представлени  чисел в машине по сравнению с представлением с фиксированной зап той . Кроме того, така  форма представлени  чисел позвол ет автоматизировать процесс слежени  за положением зап той в числе. Известна система обработки информации , выполн юща  умножение чисел с плавающей зап той, содержаща  устройство вычислени  мантиссы произведени , в состав которого входит блок умножени  мантисс двух чисел и устройство хранени  произведени . Кроме того, система включает устройство суммировани  пор дков операндов и устройство, шализирующее мантиссу произведени  С 2. Однако эта система не позвол ет совмещать во времени процесс поразр дного ввода операндов, формирующихс  вне системы, и их обработку. Крометого , недостатком системы  вл етс  низкое быстродействие, поскольку на прот жении поразр дного поступлени  мантисс операндов на входы такой сиотемы последн   будет простаивать и то ъко после окончани  этого процесса она начинает выполн ть умножение введенных операндов. Наиболее близким к изобретению  вл етс  устройство дл  умножени  чисел, содержащее регистры порадков множимого и множител , сумматор пор дков, вычитатель, регистр пор дка результата, детектор переполнение пор дка результата , блок умножени  мантисс и детектор окончани  операции умножени  С 3 3 . Недостатком этого устройства  вл ет с  низкое быстродействие при умножении . операндов, поступающих на его входы последовательным кодом, начина  со старших разр дов (например, формирующихс  поразраднО вне устройства). В указанном случае это устройство сначала будет находитьс  в режиме приема операндов и очередные разрвды произведени  в нем формироватьс  не будут, по скольку процессы поразр дного вводаи обработки операндов не совмещены во времени. Вычисление произведени  начинаетс  только после ввода операндов в устройство. При использовании, например , такого устройства в контуре управлени  процессами на прот жении всего времени ввода операндов нельз  формировать управл ющее воздействие дл  исполнительного органа системы управлени , работающей в реальном времени. Целью изобретени   вл етс  повыщени быстродействи  устройства. Дл  достижени  поставленной цели устройство, содержащее сумматор порадкод , регистр управлени , блок сравнени  с минимальным пор дком, регистр пор дка результата, сумматор и блок умножени  мантисс, причем выходы сумматора пор дков подключены к первой группе входов сумматора, выходы которого соединены с информационными входами регистра пор дка результата, выходы которого подключены к выходным щинам пор дка результата устройства, выходы блока умножени  мантисс подключены к выходным щинам мантиссы результата устройства, входы блока умножени  мантисс соединены с входными щинами мантисс множимого и .множител  устройства , содержит счетчик нормализации, элемент ИЛИ, триггер и блок анализа разр дов , входы которого соединены с выхо дами блока умножени  мантисс, вход о& нулени  соединен с установочным входом счетчика нормализации и выходом элеме та ИЛИ, первый вход которого соединен 99 54 с выходом блока сравнени  с минимальными пор дком, второй вход элемента ИЛИ соединен с нулевым входом триггера, входом обнулени  регистра пор дка результата и с выходом старщего разр да регистра управлени , вход установки которого соединен с входом блокировки блока сравнени  с минимальным пор дком , входом разрешени  записи регистра пор дка результата и выходом триггера, единичный вход которого соединен с пер-: вым выходом блока анализа разр дов, второй выход которого соединен с счетным входом счетчика нормализации, выходы которого подключены к второй группе входов сумматора, выходы которого подключены к информационным входам блока сравнени  с минимальным пор дком , входь сумматора пор дков подключены к входным щинам пор дков множимого и множител  устройства. Кроме того, блок анализа разр дов , /содержит элемент ИСКЛЮЧАЮШЕЕ ИЛИ и элемент НЕ,вход которого соединен с п рвым выходом блока и выходом элемента ИСР.ЛЮЧАЮШЕЕ ИЛИ, входы которого соединены с входами блока, выход элемента НЕ подключен к второму выходу блока. На фиг. 1 изображена структурна  схема устройства дл  умножени  чисел; на фиг, 2 - структурна  схема блока анализа разр дов. Устройство содержит входные шины 1 и 2 мантиссы множимого, входные шины 3 и 4 мантиссы множител  и блок 5 умножени  мантисс, входы которого соединены со входами 1, 2 и 3, 4. В состав устройства также вход т блок 6 анализа разр дов, к входам которого подключены выходы блока 6 и выходные щины 7 и 8 мантиссы результата устройства , триггер 9, регистр 10 управлени , элемент ИЛИ И, блок 12 сравнени  с минимальным пор дком, регистр 13 пор дка результата. К выходам регистра 13 подключены выходные щины i4 + +14 пор дка результата устройства. Кроме того, в состав устройства включены сумматор 15, счетчик 16 нормализации и сумматор 17 пор дков, к вхощам которого подключены входные щины 18 + tldn пор дка множимого и входные щины 19 nopsuKa множител . Выходы сумматора 17 соединены с первой группой входов сумматора 15, втора  группа входов которого подключена к выходам счетчика 16. Этот счетчик своим установочным входом соединен с выходом элемента ИЛИ 11 и входом обнулени  блока 5. Первый вход элемента ИЛИ 11 соединен с выходом блока 12,а второй вход этого элемента - с нулевым вхбдом триггера,входом обнулени  регист ра 13 и с выходом старшего разр5вда реги ра 10. Вход установки этого регистра под лючен к входу блокировки блока 12, вхо ду рйзрешени  записи регистра 13 и вы Тсоду триггера 9, единичный вход которо го соединен с первым выходом блока 6. Второй выход блока 6 подключен к счет ному входу счетчика 16. Кроме тогр..в лоды сумматора 15 соединены с информационными входами регистра 13 и бло ка 12. Блок 6 анализа разр дов (фиг. 2) содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 2О и элемент НЕ 21, вход которого соединен .с первым выходом блока 6 и выходом элемента ИСКЛЮЧАЮШЕЕ ИЛИ 2. Входы элемента ИСКЛЮЧАЮШЕЕ ИЛИ 20 подключены к входам блока 6, а выход элемента НЕ 21 соединен с вторым выходом того же блока. Дп  представлени  мантисс сомножителей и произведени  используетс  избыточна  двоична  система счислени  с пифрами , О и , Эти 1шфры, в свою очеред.ь, могут быть изо& ражен 1 кодом цифр и О канонической двоичной системы счислени . Так например, цифре - 1 соответствует наличие сигнала логической на выходных шинах 1 или 3, а также на выходной шине 7. Наличие сигнала логичес кой 1 на входных шинах 2 или 4, а также на выходной шине 8 соответствует цифре 1. Дп  цифры О соответствует отсутствие сигналов логической на 1-4 или на выходных входных шинах шинах 7 и 8. Блок 6 анализа разр дов используетс  дл  распознавани  двоичных кодов цифр мантиссы результата, которые в каждом цикле вычислений формирует на своих выходах, блок 5. Это распознавание осуществл етс  блоком 6 по сит налам, синхронизируюшим поступление разр дов мантисс сомножителей и выдач разр дов мантиссы произведени . Блок 5 умножени  мантисс предназначен дл  перемножени  мантисс сомножителей , поступающих поразр дно, нач№на  со старших разр дов, на его входы. Регистр 1О управлени  представл ет собой m -разр дный ( m -разр дность мантиссы) сдвигающей регистр. 9 45.4 Блок 12 сравнени  с минимальным пор дком представл ет собой схему. сра&нени  чисел, выполн ющую сравнение вычисл емого значени  порадка результата с в ичиной минимального пор дка} при котором получаемый результат можно считать равным нулю. .Величина минимального пор дка при П разр дах пор дка равна -2 (один разр д пор дка используетс  дл  представлени  его знака). Счетчик 16 нормализации - это триггёрный П -разр дный двоичный счетчтк, имеющий установочный вход. При подаче на этот вход сигнала логической в триггеры счетчика заноситс  П -разр5щный двоичный обратный код числа -2, что  вл етс  исходным состо нием этого счетчика. Дл  представлени  пор дков сомножителей и произведени  используетс  каноническа  двоична  система счислени  с цифрами и О. Значени  пор дков представл ютс  с помощью дополнительного кода. Сумматоры 15 и 17 - это пераллельные П -разр дные двоичные сумматоры комбинационного типа. Причем сумматор 15 реализует вычитание двух чисел с учетом их знаков, а сумматор 17 - сложение . Дп  осуществлени  операции вычитани  сумматором 15 его втора  группа входов  вл етс  инвертирующей. Устройство работает следующим . Перед выполнением операции все регистры , счетчик и триггеры устанавливаютс  в исходное состо ние. На шины 18 - 18 устройства поступает двоичный код пор дка множимого, а на шины 19 - 19 двоичный код пор дка множител . Сумматор 17 формирует сумму поступивших на его входы пор дков coKfrножителей с учетом их знаков. С выходов сумматора 17 эта сумма порадков подаетс  на сумматор 15 дл  последуют, щих преобразований в соответствии со значением цифр мантиссы произведени , которые в каждом i -м цикле (где i 1, 2, 3. . .) вычислений выдаютс  из блока 5. Одновременно с поступлением порадков сомножителей, на входные шины 1, 2 и 3,4 поступают коды старших разр дов мантисс сомножителей. По каждому i -.му синхронизирующему сигналу блок 5 при поступлении на его входы разр дов мантисс сомножителей с весом 2, формирует разр. ды мантиссы произведени  с весом , т.е. раэрвд дени  получаютс 

два цикла вычислений по отношению ко входным разр дам. Пр  этом обеспечиваетс  совмещение во времени процессов поразр дного ввода мантисс сомножителей и вх обработка. В каждом -м цик .ле вычислений через выходные шины 7 и 8 по синхронизирующему сигналу из устройства Шащаютс  коды разр дов мантиссы произведени , а на входные шины 1,2 и 3,4 устройства поступают очередные коды мантисс сомножителей. Дл  совмещени  во времени процесса ввода и перемножени  с процессом норн ализа ции мантиссы произведени  и вычислени  окончательного пор дка результата блок 6 по каждому i -му синхронизирующему сигналу производит декодирование кодов разрадов мантиссы произведени . Это декодирование кодов разр дов за&лючаетс  в следующем.

Если цифра мантиссы произведени  есть О, блок 6 на своем втором выходе формирует сигнал логической . В случае же, когда эта цифра  вл етс  или -1, блок 6 выдает сигнал логической на свой первый выход. . Этот принцип декодировани  кодов разр дов реализуетс  с помощью структурной схемы, приведенной на фиг. 2.

Нормализаци  мантиссы произведени  и одновременное формирование его окончательного пор дка происходит следующим образом. Начина  с первой старшей 3S ®®

цифры мантиссы произведени , равной нулю, блок 6 выдает сигнал логической на свой второй выход. Этот сигнал поступает на счетный вход счетчика 16 и увеличивает его содержимое на единицу . При этом сумматор 15 производит вычитание содержимого счетчика 16 из числа на выхс е сумматора 17, т.е. уменьшает сумму пор дков сомножителей на единицу. Такой процесс происходит до получени  на выходах блока 5 первой значащей цифры мантиссы произведени , равной или -1. В этом .случае на первом выходе блока 6 по синхронизирующему сигналу по вл етс  сигнал логической , который устанавливает на выходе триггера 9 сигнал логической . В свою очередь этот сигнал будет запрещать работу блока 12 (на его выходе в этом случае будет присутст. вовать сигнал логического О в течение всего времени действи  логической на входе блокировки этого блока) и произведет установку в единицу первы

гистра будут установлены в нуль. Кроме того, логическа  1 от триггера 9

позволит записать в регистр 13 значение вычисленного на сумматоре 15 окончательного пор дка результата. На выходных шинах 14 , - 14 при этом будет установлен пор док еще формируемой,

но уже нормализованной мантиссы результата . Пси действием последующих синхронизирующих сигналов в регистре 10 происхсдит сдвиг единицы от младших разр дов к старшим этого регистра, что позвол ет вести отсчет числа выдаваемых из устройства разр дов нормализованной мантиссы произведени . Вычислени  разр дов мантиссы произведени  прекращаютс , когда единица в регистре 10 перейдет в его старший щ-й .разрад. Через выходные шины 7 и 8 при этом будет выдано m - разр дов нормализованной мантиссы произведени . Логическа  I в m-м разр де регистра

10 установит в исходное состо ние

триггер 9, регистр 13 и через элемент ИЛИ 11 - блок 5 и счетчик 16. Спедующим синхронизирующим Сигналом т-й разрад регистра 1О установитс  в нуль.

0 После этого устройство готово дл  выполнени  операции умножени  над следующей парой операндов.

Если же в процессе одновременного формировани  мантиссы произведени .

тельного.пор дка результата число на выходах сумматора 15 станет равнь1М значению минимального пор дка, блок 12 определит это, установив на своем выходе сигнал логической I. Такой сигнал через элемент ИЛИ 11 приведет в исходное состо ние блок 5 и счетчик 16, подготовив устройство дл  выполнени  операции умножени  над следующей парой операндов.

Claims (3)

1. Таким образом, предлагаемое устройство позвол ет перемножать операнды, представленные в форме с плавающей зап той. При .этетл повыщен е быстро799&04S8 ы мантиссы произве- младший разр д регистра 10, а остальс запаздыванием наные старшие (m-l) разрады этого ренормализации и вычислени  оконча- действи  достигаетс  за счет совмещени  во времени процесса поразр дного ввода операндов с процессом вычислени  в устройстве. Формула изобретени  1, Устройство дл  умножени  чисел, содержащее сумматор порадков, регис.тр управлени , блок срввн« н  с минимаш ным пор гком, регистр п рвдка результата , сумматор и блок умножени  ма тисе, причем выходы сумматора пород ков подключены к группе входов . сумматора, выхо(|Ы KOtoporo. соединены с инфбрмашюннымн входами регистра пор дка результата, выходы ксггорого подключены к выходным шинам порошка результата, устройства, выходы блокд умножени  мантисс подключены к выход ным шинам мантиссы результата устрой ства, входы блока умножени  мантисс соединены с ьхрпными шинами мантисс множимого и множител  устройства, о т п и ч а Ю шее с   тем, что с пе ыо повышени  быстродействи , устройство содержит счетчик нормализаци , элемент ИЛИ, триггер и бпок анализа разр д ж оды которюго соедШ1еш 1 с выходами блока умножени  мантисс, вход ойсуленов которого соединен с установочным входом счетчика нормализации и выхо дом элемента ИЛИ, первый вход кото|юг соединен с выход(( 1$лока сравнени  с минимальным пор дком, вторс вход элемента ИЛИ соединен с нулевым входом триггера, входом обнулени  регис-пра порздка результата и с выход 1 старшего разр5|па регйртра управлени , вход установки которого соединен с вхо дсим бло&ировки блока сравн га  с «лаив мальным nofKtuKOM, входом разреше и  записи р встра порадка результата н выходом триггера, единичный вход которого соеаюв  с первым выходом блока анализа разршст, второй выхш ко- торого соединен с счетным вхопсм счетчика нормалнза в , выходы которого подключены к второй входов сумматора, йыхсаы которого пОДкюсиче ны к иифе|1М|вашо8вь1М . бдока сражени  с ьдавсималькым пфздксм, входы сумматора ( порвщхсю подк1йоче11Ы квходным ш иам пор дков мвожимс ю и кшожител  устройстам. 2. Уа ройство по п. 1, о т д и ч а « ю щ е е с   тец, «го бпрк аиалрэаразрадо элемеог ИРКДШАЮВ Ё ИЛИ и грвменФ НЕ k9r)€a4 сое динен с 1б|1й Щ Ымхофмблока ж Е дом эпеМёвта ИСКЛКЙАШОЗЕ , входы которого соедивены с вх памй блока, выход НВ водкАючеа к вторсму выходу 6noiEa. IKoro iffiiaE ш1ф(чА4а1вга, прин тые ьо вавма ке пр  sKcneptnae 1. свидетешьство СССР № 6О3989, 1Л. с; 06 Р 7/52, 1978.
2. 2.Патент США № 3871578, кл. 235-164, «щуб ик, 1975.
3. 3.Пат ПСША № 3725649, кл. 235-156, опубтос. 1973 (прототип).

   Зо4оJJ

   /Ato.

   Mfon

   ч -o

   10

   f«

   сж

   t s г 1

   ,

   -Ч

   f3

   15

   Фиг. 2