(54) МИКРОПРОЦЕССОР
Изобретение огноситсп к вычислитель ной технике. Известен микропроцессор, содержащий блокуправлени , арифметический блок, пам ть блок регистров, генератор, счетч триггеры, коммутатор регистры Cl . Недостатком известного устройства вл етс большой обьем обрудовани и недостаточное быстродействие. Наиболее близким к предлагаемому вл етс микропроцессор, содержащий блок управлени , арифметический блок, блок регистров, логический коммутатор, буферные регистры адресов и .данных, счетчик, дешифраторы , регистр вектора прерываний, управл ющую пам ть, груп пу регистров, буферный регистр 2 . Известное устройство характеризуетс недостаточной эффективностью из-за потребности специального комплекта больших интегральных схем и большого количества вспомогательньсх интегральных схем. Целью изобретени вл етс повышение коэффициента использовани оборудовани . Поставленна цель достигаетс тем, что в микропроцессор, содержащий генератор , выход которого соединен с первы-ц ми входами блока управлени и синхронизации и первых Элемента И и триггера, выходы которых через счетчик соединены с первым Входом второго триггера, выход которого соединен с вторым входом первого элемента И и первым входом второго элемента И, выход которого соединен с первым входом регистра вектора прерываний , второй вход которого роединен с входом микропроцессора, первый выход регистра вектора прерываний соединен с втo рым входом блока управлени и синхронизации , первый выход которого соединен с первыми входами арифметического бло ка, блока регистров, буферного регистра адресов и буферного регистра данных, выход которого и блока регистров соединены с вторым и третьим входами арифметичес 319743734 КОГО блока, соединенного двустороннейров, буферный регистр 5 адресов, буферсв зью с буферным регистром адресов, ный регистр 6 данних, регистр 7 вектора первый выход которого соединен с входа-прерываний, управл ющую пам ть 8, буми первого и второго дешифраторов и пер-ферный регистр 9, регистр 1О управл ювым выходом микропроцессора, второй sЩего слов , счетчик 11, логический ковыход которого соединен с вторым выхо-ммутатор 12, двунаправленный коммутатор дом буферного регистра адресов и первы-13, триггеры 14 и 15, регистры 16 ми входами пам ти и третьего дешифрато-группы, дешифраторы 17 - 19, элементы ра, выход которого соединен с первымИ 2О-22, элементы И-НЕ 23 и 24, элевходом третьего элемента И, вьгход кото- toмент НЕ 25. рого соединен с третьим входом регистраУстройство работает следующим офавектора прерываний, группа выходов тре-зом. тьего дешифратора соединена с первымиПо сигналам с генератора 3 арифмевходами группы регистров, второй выходтический блок 1 выдает в буферный региблока управлени и Синхронизации и вы- isстр 5 текущий адрес команд или данных, ходы регистра управл ющего слова соеди-хранимый в блоке4, а ,блок 2 вырабанены с входами логического коммутатора, управл ющее слово, которое-юрез первый выход которого соединен g передаетс в регистр 10 и, вторым входом третьего элемента. И, вто-трансформиру сь через логический коммурой выход логического коммутатора сое- татар 12, определ ет направление потока динен с вторым входом упрабл ющейпам -информации. В выборе направлени пототи и первым входом буферного дешифра-ка информации участвуют также старшие о)а соединен с третьим входом управл ю,разр ды регистра 5 и содержимое управшей пам ти, выход которой соединен с вто-л ющей памйти 8, согласно которому упрым входом буферного регистра, двуна - . jjравл ютс соответствук циерегистры 16. .правленный коммутатор, соединённый шигБуферный регистр 9 перадает информацию ной св зи с входами буферного регистра. от управл кмцей пйм ти 8 в буферный ре т данных, регистра управл 1рщего слова, сгистр 6 по сигналу с элемента НЕ и - четвертьм входом управл ющей пам ти,сигналу с логического коммутатора 1.2 при вторыми входами регистров группы, вы-срабативании детлифратора 17. Это позходом буферного регистра и вторым вы-вол ет исключить одновременную работу ходом вектора прерываний, выход второ-арифметического блока 1 с регистром 9 го дешифратора соединен с вторым вхо-и с одним из регистров 16. дом третьего дешифратора, выходы регист-При наличии указанного слова в ynpasров группы соединены с грутшой выходовл ю1щей пам ти 8 и срабатывании дешифмикропроцессора , введены два элемента раторов 18 и 19 по сигналу с логичесИ-НЕ , элемент НЕ, причем, третий выходкого коммутатора 12 через элемент И логического коммутатора соединен с тре-22 устанавливаетс в соответствующее тьими входами регистров группы и с пер-состо ние регистр 7. Обмен управл к дей вым входом первого элемента И-НЕ, вто- блока 2 с помошьк) двунаправленного корой вход и выкод которого соединены со-ммутатора 13, регистров 16 и элемента ответственно с вторым выходом логичес-И-НЕ 23 и 24. кого коммутатора и с первым входом дву-Обслуживание затребованных прерыва- направленного коммутатора, второй входний осуществл етс , с помощью одного из которого соединен с выходом второгорегистров 16, сигнал с которого устанавэлемента И-НЕ, входы которого соедине--ливает триггер 14 в единичное состо кы с Выходами первого и второго дешиф- .цие и разрешает работу счетчика 11. раторов, выход первого дешифратора черезПри этом триггер 15 устанавливаетс элемент НЕ соединен с третьим входомв нулевое состо ние и через элемент И буферного регистра, выход одного из ре-2О пропускает импульсы счета на счетгистров группы соединен с входами второ- чик 11. По окончании счета выходной сигго элемента И и первого триггера, одиннал со счетчика 11 устанавливает тригиз выходов которого соединен с вторымгер 15 в единичное состо ние и просмотр входом второго триггера.(обработка прерываний) заканчиваетс , о На чертеже приведена блок-схема мик-чем сигнализиг гет регистр 7 в блок 2. ропррцесеора. . Изобретение позвол ет сократить ко .Ми1фопро«ессор содержит арифмети-личество примен емьсх интегральных схем блок 1, блок 2 управлени и син-и повысить эффектив ность использовани хронизадин, генератор 3, блок 4 регист-оборудовани .
5974373«