KR960009906Y1 - 할당 메모리 사용 시스템 - Google Patents

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KR960009906Y1
KR960009906Y1 KR92012312U KR920012312U KR960009906Y1 KR 960009906 Y1 KR960009906 Y1 KR 960009906Y1 KR 92012312 U KR92012312 U KR 92012312U KR 920012312 U KR920012312 U KR 920012312U KR 960009906 Y1 KR960009906 Y1 KR 960009906Y1
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Abstract

내용 없음.

Description

할당 메모리 사용 시스템
제1도는 종래의 할당 메모리 사용 시스템의 블록회로도.
제2도는 본 고안의 할당 메모리 사용 시스템의 블럭회로도.
* 도면의 주요부분에 대한 부호의 설명
M1-M3: 버스 마스터 AL1,AL2: 어드레스 래치회로
DB1,DB2: 데이터 버퍼 1 : 할당메모리
2 : 버스 어비터 3 : 할당 메모리 콘트롤 로직
본 고안은 시스템의 효율을 향상 시킨 할당 메모리 콘트롤 로직에 관한 것으로, 특히 다수의 버스 마스터가 할당 메모리를 사용하여 데이타 전송을 행할때 할당메모리를 액서스(Access)하지 않는 버스 마스터는 버스 사용권을 포기하지 않고 자기 고유의 타스크(Task)를 처리할 수 있도록 함으로써 시스템 효율의 향상을 꾀할 수 있도록 하는 것이다.
종래의 할당 메모리 사용 시스템은 도면 제1도에서와 같이 다수의 바스 마스터(M1)(M2)에 하나의 버스 어비터(Arbitor:2)를 사용하여 할당 메모리의 사용권을 어느 하나의 버스 마스터에 주어지면 이때 다른 버스 마스터들은 홀딩된 상태에서 자신의 임무수행을 멈추고 상기 버스 어비터(2)로 부터 버스 사용 허가가 오기를 기다리도록 할당 메모리 사용 로직이 구성되었으므로 어느 하나의 버스 마스터가 할당 메모리를 사용하고 있더라도 다른 버스 마스터들은 자신의 고유 업무를 처리할 수 있게 하는 할당 메모리 사용콘트롤 고직과, 다수의 버스 마스터가 동시에 할당 메모리를 사용하고 있더라도 다른 버스 마스터들은 자신의 고유 업무를 처리할 수 있게 하는 할당 메모리 사용 콘트롤 고직과, 다수의 버스 마스터가 동시에 할당 메모리를 사용하고자 하는 경우 상기 할당 메모리 사용 콘트롤 로직에 의해 그중 한개의 버스 마스터가 할당 메모리를 사용하여 데이터를 전송할때 다른 버스 마스터의 데이터 전송사이클에서 출력된 메모리 어드레스를 임시 저장하는 어드레스 래치 및 데이터 버퍼를 구비시켜 할당 메모리의 사용이 가능해지면 래치에 저장되어 있던 어드레스에 의해 곧 바로 데이터 전송이 가능하게 하는 것을 특징으로 하는 것으로 이를 첨부도면에 의해 상세히 설명하면 다음과 같다.
즉, 도면 제2도에서와 같이 데이타를 처리할 수 있는 제1-제3의 버스 마스터(M1-M3)와 각 데이타를 저장하기 위한 할당 메모리(1) 및 상기 제1, 제2버스 마스터들의 할당 메모리 사용 중재를 위한 버스 어비터(2)가 구비된 시스템에 있어서,
상기 각 버스 마스터(M1-M3)들의 할당 메모리(1) 사용 및 고유 업무 처리를 제어하기 위한 할당 메모리 콘트롤 로직(3)을 구비시키고, 제1,제2버스 마스터(M1)(M2)와 제3버스 마스터(M3)에서 출력된 어드레스 및 데이타를 임시로 저장하기 위한 각각의 어드레스 래치 회로(AL1)(AL2)와 각각의 데이터 버퍼(DB1)(DB2)를 구비시켜서 구성하며, 상기의 할당 메모리 콘트롤 로직(3)은 코토롤 버스(CTL BUS1)(CTL BUS2)를 통해 제1버스 마스터(M1) 로컬 버스 어비터(2)와 제3버스 마스터(M3)로 연결하고 버터 콘트롤 버스(BUFCTL BUS)를 통해 데이타 버퍼(DB1)(DB2)와 어드레스 래치 회로(AL1)(AL2)로 연결하며 메모리 콘트롤 버스(MEM CTL BUS)를 통해 할당 메모리(1)로 연결하고, 상기 제1,제2버스 마스터(M1)(M2)들은 로컬 어드레스 버스(LOCADDR BUS)와 로컬 데이타 버스(LOC DATA BUS)를 통해 각각 어드레스 래치 회로(AL1)와 데이터 버퍼(DB1)로 연결하며, 제3버스 마스터(M3)는 어드레스 버스(ADDR BUS)와 데이터 버스(DATA BUS)를 통해 각각 어드레스 래치 회로(AL2)와 데이터 버퍼(DB2)로 연결하여 구성한다.
이와 같이 구성되는 본 고안의 동작을 보면 먼저 제1버스 마스터(M1) 혹은 제2버스 마스터(M2)가 로컬 버스를 사용하기 위해서 로컬 버스 어비터(Local Bus Arbitor: 2)에게 버스 사용권을 요구하는 경우 로컬 버스 어비터(2)는 둘중 어느 하나의버스 마스터에게 버스 사용 허가를 주고, 버스 사용 허가를 받은 로컬 버스 마스터(제1 혹은 제2버스 마스터)는 할당 메모리 콘트롤 로직(3)의 콘트롤 버스(CTL BUS1)를 통해 제어되면서 자신의 타스크를 수행할 수 있게 되고, 동시에 제3버스 마스터(M3)도 상기 로컬 버스 마스터와는 별도의 할당 메모리 큰트롤 로직(3)의 콘트롤 버스(CTL BUS2)를 통해 제어되면서 자신의 업무를 수행할 수 있게 된다.
즉, 상기 로컬 버스 마스터(제1 혹은 제2버스 마스터)중 하나의 디바이스가 로컬 버스 어비터(2)의 중재로 콘트롤 버스(CTL BUS1)를 통해 할당 메모리 콘트롤 로직(3)의 제어를 받아서 할당 메모리(1)를 사용하여 데이타를 전송하고 있는 상태에 있더라고 제3버스 마스터(M3)는 상기 로컬 버스 마스터(M1,M2)에 관계하지 않고 별도의 콘트롤 버스(CTL BUS2)를 통해 할당 메모리 콘트롤 로직(3)의 제어를 받아 자신의 해당 업무를 수행할 수 있게 되며, 반대로 제3버스 마스터(M3)가 할당 메모리 콘트롤 로직(3)의 제어를 받아 할당 메모리(1)를 사용하여 데이타를 전송하고 있는 상태에 있더라도 로컬 버스 마스터(제1 혹은 제2버스 마스터)들은 자신의 로컬 업무처리를 계속할 수 있게 된다.
또한 제3버스 마스터(M3)가 할당 메모리(1)를 사용해서 데이타를 전송하고 있는 상태에서 로컬 버스 어비터(2)로부터 로컬 버스 사용을 허가 받은 로컬 버스 마스터(제1 혹은 제2버스 마스터)가 할당 메모리(1)를 사용하기 위해 로컬 어드레스 버스(LOC ADDR BUS)를 통해 메모리 어드레스를 할당 메모리(1)로 보내게 되면 현재는 제3버스 마스터(M3)가 할당 메모리(1)를 사용하고 있는 상태이므로 로컬 버스 마스터의 메모리 어드레스는 어드레스 래치 회로(AL1)에 홀드되어 있다가 제3버스 마스터(M3)의 메모리 사용이 끝남과 동시에 다시 계속해서 원래의 메모리 사용 동작을 할 수 있게 된다.
따라서 본 고안의 할당 메모리 콘트롤 조직은 하나의 디바이스가 할당 메모리를 사용하고 있더라고 다른 디바이스가 자신의 로컬 타스크를 처리할 수 있도록 설계되므로 시스템의 업무 효율을 향상시킬 수 있게 되며 또 한 두개의 마스터가 동시에 할당 메모리 사용을 요구하더라고 둘중 한개의 마스터는 할당 메모리를 사용하여 데이타를 전송하고, 다른 하나의 마스터는 데이타 전송 사이클에서 메모리 어드레스를 출력한 상태로 어드레스래치회로에 저장시켜 기다리다가 메모리 사용이 가능해지면 바로 래치되어 있던 메모리 어드레스에 의해서 데이타 전송을 재개할 수 있게 되는 유용함이 있다.

Claims (1)

  1. (정정) 시스템의 할당 메모리(1)와, 메모리를 사용하여 데이타를 처리할 수 있는 다수의 버스 마스터(M1-M3) 및 버스 마스터들의 메모리 사용 중재를 위한 로컬 버스 어비터(2)가 구비된 할당 메모리 사용 시스템에 있어서, 상기 각 버스 마스터(M1-M3)들의 할당 메모리(1) 사용 및 고유 업무 처리를 제어하기 위한 할당 메모리 콘트롤 로직(3)을 구비시키고 제1, 제2버스 마스터(M1)(M2)와 제3버스 마스터(M3)에서 출력된 어드레스 및 데이타를 임시로 저장하기 위한 각각의 어드레스 래치 회로(AL1)(AL2)와 각각의 데이타 버퍼(DB1)(DB2)를 구비시켜서 구성하며, 상기의 할당 메모리 콘트롤 로직(3)은 콘트롤 버스(CTL BUS1)(CTL BUS2)를 통해 제1버스 마스터(M1)로컬 버스 어비터(2)와 제3버스 마스터(M3)로 연결하고 버퍼 콘트롤 버스(BUF CTL BUS)를 통해 데이터 버퍼(DB1)(DB2)와 어드레스 래치 회로(AL1)(AL2)로 연결하며 메모리 콘트롤 버스(MEM CTL BUS)를 통해 할당 메모리(1)로 연결하고, 상기 제1, 제2버스 마스터(M1)(M2)들은 로컬 어드레스 버스(LOC ADDR BUS)와 로컬 데이타 버스(LOC DATA BUS)를 통해 각각 어드레스 래치 회로(AL1)와 데이타 버퍼(DB1)로 연결하며, 제3버스 마스터(M3)는 어드레스 버스(ADDR BUS)와 데이타 버스(DATA BUS)를 통해 각각 어드레스 래치 회로(AL2)와 데이타 버퍼(DB2)로 연결하여 구성함을 특징으로 하는 할당 메모리 사용 시스템
KR92012312U 1992-07-04 1992-07-04 할당 메모리 사용 시스템 KR960009906Y1 (ko)

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