SU840871A1 - Устройство дл обмена информацией - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  сопр жени  оконечных устройств с процессором цифровой вычислительной машины. Известны устройства дл  обмена информацией, содержащие коммутатор шин записи, коммутатор шин адреса записи, формирователи направлени  обмена, информационный регистр и регистр адреса, узел приоритета, дв триггера, регистры требований, номе ра устройства и выдачи 1. Недостаток этих устройств - боль шие аппаратурные затраты. Наиболее близким к предлагаемому по технической сущности  вл етсй устройство дл  сопр жени , содержащее два выходных коммутатора данных , входной коммутатор данных, вхо ные коммутаторы команд и адреса, вы ходные коммутаторы состо ни  и адреса , входной и выходной преобразо ватели , блок сравнени  адресов, дешифратор команд, буферный регистр, регистры управл ющего слова и слова состо ни , дешифратор адреса регистров , причем первый выход дешифратора управл ющих сигналов соединен с управл ющим входом первого выходного коммутатора данных, второй и третий выходы - соответственно с управл ющими входами выходных коммутаторов данных и адреса и коммутатора слова состо ни , выходы которых подключены ко входу выходного преобразовател , а вторые входы - к первому выходу блока управлени ,входы входных коммутаторов адреса и дан-, ных и коммутатора команд подключены к соответствующим выходамiвходногоi преобразЬвател , а выходы - соответственно к первым входам блока сравнени  адресов, первого выходного коммутатора данных и дешифратора команд 2. Недостаток этохчз устройства состоит в больших аппаратурных затратах . Цель изобретени  - сокращение аппаратурных затрат. Поставленна  цель достигаетс  тем, что в устройство, содержащее первый входной коммутатор, первый и второй выходные коммутаторы, группы выходов которых  вл ютс  соответственно первой и второй группами информационных выходов устройства, и дешифратор управл ющих сигналов, выходом соединенный с управл ющим

входом второго выходного коммутатора введены второй входной коммутатор, блок формировани  контрольного разр да , блок контрол , тактовый распределитель , шифратор управл ющих сигналов, три группы линейных элементов согласовани  и. два линейных элемента согласовани , причем группы входов первого и второго входных коммутаторов  вл ютс  соответственно первой и второй группой информационных входов устройства, а группы выходов соединены соответственно через первую и вторую группу линейных элементов согласовани  с группами входов первого и второго выходных коммутаторов, перва  и втора  группы входов блока формировани  контрольного разр да соединены соответственно с группой входов второго выходного коммутатора и группой вы.г ходов второго входного коммутатора, вход - с управл ющим входом второго выходного коммутатора и выходом д шифратора управл ющих сигналов, группа информационных входов которого через третью группу линейных элементов согласовани  подключена к группе выходов шифратора управл ющих сигналов, группа входов которого соединена с группой выходов тактового распределител , вход которого  вл етс  входом пуска устройства , выход блока формировани  контрольного разр да соединен через первый линейный элемент согласовани с первым входом блока контрол , вторым входом подключенного к первому выходу тйктового распределител , третьим входом - к соответствующему выходу из группы выходов тактового распределител , а первыйи второй группами входов - соответственно к группе выходов первого входного коммутатора и группе входов первого выходного кокмутатора, управл ющие входил которых соедн ены с соответствун дами выходами из группы выхо ов тактового распределител , вторым ВЫ1ЮДОМ подключенного через второй линейный эле1у|ент сог; асовани к управл ющему вхрду дешифратора управл ющих сигналов, выход блока контрол   вл етс  выходом контрольного разр да устройства..

Блок формировани -контрольного разр да содержит коммутатор, две группы входов и вход которого  вл ютс  соответственно первой и втог рой группами входов и входом блока, и узел свертки, вход и выход которого соединены соответственно с выходом коммутатора и выходом блока.

Блок контрол  содержит коммутато две группы входов и вход которого  вл ютс  соответственно первой и второй группами входов и третьим ,входом блока, триггер, первым входом соединенный через узел свертки

с выходом коммутатора, а вторым со вторым входом блока и элемент ЭКВИВАЛЕНТНОСТЬ, первым и вторым входами подключенный соответственно к выходу триггера и первому входу блока, а выходом - к выходу блока.

Линейный элемент согласовани  содержит транзистор, оптронный элемент и резистор,причем вход оптронного элемента соединен через резистор с шиной положительного источника питани , управл юпщй выход через транзистор с шиной отрицательного потенцигша источника питани , а линейный выход - с выходом линейного элемента согласовани , база транзистора  вл етс  входом линейного элемента согласовани .

На чертеже представлена блоксхема устройства.

Устройство содержит линейные элементы 1, 2 и 3 согласовани  групп линейные элементы 4 и 5 согласо ни , включающие транзистор б, оптронный элемент 7 и резистор 8, шифратор 9 управл ющих сигналов, дешифратор 10 управл ющих сигналов, входные коммутаторы 11 и 12, выходные коммутаторы 13 и 14, блок 15 контрол  и блок 16 формировани  контрольного разр да, состо щие из коммутатора 17,.узла 18 свертки, триггера 19 и элемента 20 ЭКВИВАЛЕНТНОСТЬ , тактовый распределитель 21, шины 22 и 23 первых групп информационных входов и выходов устройст шины 24 и 25 вторых групп информационных входов и выходов устройства , шина 26 выхода контрольного разр да устройства и шина 27 входа пуска устройства.

Устройство работает следунвдим образом.

Обмен осуществл етс  под управлением процессора, задающего на первом этапе адрес приемника или источника и нгшравление обмена. На этапе передаютс  данные.

Claims (2)

1. На п€фвом этапе щюцессор выставл ет на шины 22 адрес источникаили приемника и запускает по ш не 27 тактовый распределитель 21, сигналами которого стробируетс  входной коммутатор 11 дл  выдачи через линейный элемент 1 и выходной коммутатор 14 в оконечное устройство. При зтом слово на шинах 22 передаетс  несколькими посылками, дл  каждой из которых формируютс  контроль ный разр д в блоках 15 и 16, причем на шине 26 по вл етс  сигнал, подтверждающий правильность передачи посылки. Кажда  посылка сопровождаес  сигнгшом с тактового распределител  21, каждое состо ние котсфого кодируетс  шифратором 9, передаетс  через линейные элементы 3 и декодируетс  . деши атором 10, стробирующим выходной коитутатор 14 и блок 1 На втором этапе передаетс  слово данных с шин 22 на шины 24, если вызывалс  приемник, или с шин 25 на шины 23, если вызывгшс  источник . Передачи несколькими посылками осуществл ютс  аналогично передаче адреса. Таким образом Предлагаемое изоб ретение по сравнению с известным устройством позвол ет ocsIaecтвл ть обмен информации при меньших аппаратурных затратах. Формула изобретени  1. Устройство дл  обмена информ цией, содержащее первый входной ко мутатор, первый и второй выходные коммутаторы, группы выходов которы  вл ютс  соответственно первой и второй группами информационных выходов устройства, и дешифратор, управл ющих сигналов, выходом соедин ный с управл ющим входом второго выходного коммутатора, отлича ющеес  тем, что, с целью сокращени  аппаратурных затрат устрой ства, в него введены второй входно коммутатор, блок формировани  контрольного разр да, блок контрол , тактовый распределитель, шифратор управл ющих сигналов, три группы линейных элементов согласовани  и два линейных элемента согласовани  причем группы входов первого и втор го входных коммутаторов  вл ютс  соответственно первой и второй груп Ьой информационных входов устройств h группы выходов соединены соответственно через первую и вторую группу линейных элементов согласовани  с группами входов первого и второго выходных коммутаторов перва  и втора  группы входов блока формироВсши  контрольного разр да соединены соответственно с группой входов второго выходного коммутатора и группой выходов второго входного коммутатора, вход - с управл ющим входом второго выходного коммутатор d выходом дешифратора управл ющих сигналов/группа информационных вход которого через третью группу линейн . элементов согласовани  подключена к группе выходов шифратора управл ющих сигналов,.группа входов которого соединена с группой:выходов тактового распределител , вход которого  вл етс  входом пуска устройства выход блока формировани  контрольного разр да соединен через первый линейный элемент согласовани  с первым входом блока контрол , вторы входом подключенного к первому выходу тактового распределител , третьим входом - к соответствующему выходу из группы выходов тактового распределител , а первой и второй группами входов - соответственно к группе выходов первого входного коммутатора и группе входов первого выходного коммутатора, управл ющие входы которых соединены с соответ- ствующими выходами из группы выходов тактового распределител , вторым выходом подключенного через второй линейный элемент согласовани  к управл ющему входу дешифратора управл ющих сигналов, выход блока контрол   вл етс  выходом контрольного разр да устройства. 2.Устройство по п. 1, о т л ичающеес   тем, что блок формировани  контрольного разр да со- держит коммутатор,две группы входов и вход которого  вл ютс  соответственно первой и второй группами входов и входом блока, и узел свертки , вход и выход которого соединены соответственно с выходом коммутатора и выходом блока.. 3.Устройство по п. 1, отличающеес  тем, что блок контрол  содержит коммутатор, две группы входов и вход которого  вл ютс  соответственно первой и второй групПс1ми входов и третьим входом блока, триггер,первым входом соединенный через узел свертки с выходом- коммутатора , а вторым - со вторым входом блока и элемент ЭКВИВАЛЕНТНОСТЬ,. первым и вторым входс1ми подключенный соответственно к выходу триггера и первому входу блока, а выходом-- к выходу блока. 4.Устройство по п. 1, о т л ичающеес  тем, что линейный элемент согласовани  содержит транзистор , оптронный элемент и резистор, причем вход оптронного элемента соединен через резистор с шиной положительного потенциала источника питани , управл ющий выход - через транзистор с шиной отрицательного потенциала источника питани , а линейный выходс выходом линейного элемента согласовани , база транзистора  вл етс  выходом линейного элемента согласовани . Источники .информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР по за вке № 2634340/18-24, кл. G 06 F 3/04, 1978.
2. 2. Авторское свидетельство СССР 608151, кл. G 06 F 3/04, 1976 (прототип).