SU966702A1 - Устройство дл решени системы алгебраических уравнений - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМЫ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ

1

изобретение относитс  к вычислительной технике, в частности к специализированным цифровым вычислительным устройствам дл  решени  систем алгебраических уравнений и задач линейного программировани , Оно может быть использовано как автономно, так и в составе цифровых и аналого-цифровых вычислительных комплексов.

Известно цифровое устройство дл  ю решени  систем алгебраических уравнений .

Известное устройство характеризуетс  тем, что содержит блоки формировани  коэффициентов, сумматоры, регистры , цифровые интеграторы, коммутатор и элементы И | 1 .

Недостатками этого устройства  вл ютс  низкие скорости обработки информ ции , большое количество оборудова- 20 ниА и низка  технологичность.

Наиболее близким к предлагаемому  вл етс  циЛровое устройство дл  решени  систем алгебраических уравнений .

Это устройство характеризуетс  те, что содержит блок уравновешивани , блок синхронизации, блок ввода-вывода , блок индикации и (м+2 ) вычислительных блоков, каждый из которых состоит из арифметико-логического узла, группы регистров и формировател  адресов (где hi - число уравнений решаемой системы алгебраических уравнений).

R устройстве формирование вектора .-п Ътроизводитс  суммированием арифметико-логическими узлами коэффициентов исходной матрицы, умноженных на знаки нев зок и извлеченных из групп регистров, а результаты суммировани  выдаютс  на выход вычислительных блоков за один такт. Выбор коэффициентов из групп регистров осуществл етс  Лормирогаателем адресов. В устройстве также осуществл етс  покомпонентное вычисление вектора переменных L 2.. 396 Недостатком устройства  вл етс  ограниченный класс задач, решаемых устройством, в частности отсутствует возмсжность решени  задач линейного программировани . Цель изобретени  - расширение функциональных возможностей данного устройства путем решени  задач линеиного программировани . Поставленна  цель достигаетс  тем, что устройство дл  решени  системы ал гебраических уравнений, содержащее блок ввода-вывода, блок синхронизации , блок уравновешивани  и(+2) вычислительных блоков (где hi- число уравнений),причем управл ющий вход блока ввода-вывода соединен )-H входом блока уравновешивани , выход синхронизации блока ввода-вывода соединен с входом блока синхронизации, выход которого соединен со входом синхронизации блока уравновешивани , информационный выход блока ввода-.вывода соединен с информационным входом первого вычислительного блока, первый выход i-ro (где 1 1,2,,..,гт +3) вычислительного блока соединен с информационным входом (i+l)-ro вычислитель иого блока, второй выход 1-го вычислительного блока соединен с i-м ийформационным входом блока уравновешивани , i-й выход которого соединен с управл ющим входом i-ro вычислительного блока, дополнительно введен (т+З) вычислительный блок, причем информационный вход этого блока подключен к первому выходу (т+2)-го вычисли тельного блока, управл ющий вход данного блока соединен с (ггн-3)м выходом блока уравновешивани , первый выход (т+3)го вычислительного блока соединен с информационным входом блока вво да-вывода, второй выход которого соединен , с (т+3)м входом блока уравновешивани . Кроме того, (п+3) вычислительный блок содержит арифметико-логический узел, группу регистров данных, регистр адресов и счетчик адреса, причем первый информационный вход арифметико-логического узла  вл етс  информпционным входом блока, второй информационный вход этого узла соединен с выходом группы регистров данных который  вл етс  также вторым выходом блока, выход счетчика адресов соединен с входом регистра адресов, выход которого соединен с информационным входом группы регистров данных, выход арифметико-логического узла  вл етс  первым выходом блока, вход счетчика адресов, управл ющие входы арифметико-логического узла и группы регистров данных подключены к управл ющему входу блока. На фиг. 1 представлена блок-схема цифрового вычислительного устройства; на фиг . 2 - блок-схема блока ввог да-вывода; на фиг. 3 - блок-схема одного из микроавтоматов блока ур.авновеширэани ; на фиг. 4 - блок-схема арифметико-логического узла. Устройство, предназначенное дл  решени  систем алгебраических уравнений и задач линейного программировани , содержит блок ввода-вывода 1, блок индикации 2, блок синхронизации 3,ёлок уравновешивани  k, (гп+З) вычир-. лительных блоков 5, причем каждый из ( уп+3} Х вычислительных блоков 5 содержит арифметико-логический узел 6, группу регистров 7 и формирователь адресов 8, а(п+3)-ый вычислительный блок 5, кроме арифметико-логического узла 6 и группы регистров 7 данных, содержит счетчик 9 и регистр адресов 10 (везде на чертежах цифрами в скобках обоз начены пор дковые номера одинаковых по техническому выполнению блоков. Вычислительные блоки 5 соединены последовательно, причем первый вход первого вычислительного блока 5 соединен с первым выходом блока ввода-вывода 1, а первый выход(И1+3 вычислительного блока 5 с вторым входом блока ввода-вывода 1. Второй выХОД блока ввода-вывода 1 соединен с входами блока индикации 2, а третий выход - с входом блока синхронизации 3 выход которого соединен с соответствующим входом блока уравновешивани  4, a( ) выход блока уравновеиивани  соединен с первым входом блока ввода-вывода 1. Группы () вторых выходов блока уравновешивани  k соединены с вторыми входа- . ми (управлени ) вычислительных блоков ), а группа (.V4+3 ) входов - с вторыми выходами (условий) вычислительных блоков 5. Первые входы и выходы вычислительных блоков 5  вл ютс  входами и выходами арифметико-логических узлов 6 соответственно, выходы условий - вторыми выходами групп регистров 7, первые входы-выходы которых соединены с первыми входами-рыходами узла арифметико-логических ус59667 ловий 6. в вычислительных блоках 5 с номерами от 1-го no(w +2)-го вторые входы (управлени ) вл ютс  входами peiгистров адресов 8, первые выходы которых соединены с входами управлени  арифметико-логических узлов 6 и вхо .дами адресов групп регистров 7. В вы числите ьном блоке 5 с номером (1+3 -счетчик 9 и регистр адресов 10 соедин ены последовательно, выход регистра ад-® ресов 10 соединен с входом адреса группы регистров 7, а вход управле ,.ни  (Wi+3)-ro бычислительного блока 5  вл етс  входом управлени  арифметико-логического узла 6, входом счетчи- ка 9 и входом управлени  группы регистров 7. Блок ввода-вывода 1 представл ет собой интерфейс ввода-вывода, состо щий из подканалов ручного и автомати-20 ческого ввода-вывода информации, и предназначен дл  ввода информации и команд, вывода информации, а также дл  организации обмена информацией командами при неавтономном /систем НОМ} использовании предлагаемого уст ройства. Пример одного из возможных вариантов выполнени  блока ввода-вывода 1 приведен на фиг. 2. Он содержит клавиатуру 11, преобразователь дес тичного кода в двоичный 12,.,муль типлексоры 13 и Il, узел управлени  генератор синхро-импульсов 16, входной регистр 17, пам ть 18, узел регистров 19, выходной регистр 20, ком мутатор 21, преобразователь двоичног кода в двоично-дес тичный 22 и мультиплексор 23. Блок уравновешивани  представл ет собой управл ющий автомат дл  задани пор дка выполнени  всех подпрограмм вычислительными блоками 5. Он состоит из 1W-3 микроавтоматов. Каждый вычислительный блок 5 управл етс  свои микроавтоматом. Пример-схема одного микроавтоматов - показан на фиг. 3. Такой микроавтомат состоит из узла л гических условий 2, элемента И 25, пам ти 26, дешифратора 27, счетчика 28, элемента ИЛИ 29, коммутаторов 30 и 31., схемы сравнени  32 и эл мента И 33 В пам ть 26 в определенном пор дке записаны подпрограммы оп раций, выполн емые вычислительными блоками 5. Узел логических условий 2 осуществл ет анализ результатов операций , выполн емых вычислительными блоками 5. 2 Блок индикации 2 представл ет собой устройство отображени  алфавитноцифровой информации и может быть выполнен в виде экранного пульта с клавиатурой 13 по любой из известных схем. Блок синхронизации 3 представл ет собой устройство организации серий адресных и управл ющих синхро-импульсов и может быть выполнен в виде формировател  импульсных сигналов по любой из известных схем. Арифметико-логические узлы 6 предназначены дл  выполнени  арифметических и логических операций и могут быть выполнены по любой из известных схем. Пример выполнени  арифметико-логического узла 6 приведен на фиг. k. Он содер жит сумматор 3, регистры 35-38, мультиплексоры 39 и ЦО, Сумматор З выполн ет арифметические операции. Регистр 38 служит буфером дл  совмещени  выборки из группы регистров 7 нового операнда с выполнением в арифметико-логическом узле текущей операции. В регистрах Зб и 37 хран тс  операнды текущей операции, а в регистре 35 хра-. н тс  операнды результатов. Мультиплексор 39 служит дл  подключени  на вход сумматора 3 или выходную шину t1 регистров 35j 36 и 37. Мультиплексор +0 служит дл  подключени  регистРов 35 и Зб к входам группы регистров 7. Входы регистров 35, Зб и 37 соединены с входной шиной (2. К шине k2 подключен также выход сумматора 3. Св зь арифметико-ло- гического узла 6 с группой регистров 7 осуществл етс  по шинам 3 и kk. Узел управлени  15 представл ет со;бой управл ющий автомат и может быть выполнен по любой из известных схем. Узел логических условий 2 и схема сравнени  32 представл ют собой схемы сравнени  значений двух слов на равенство. За вл емое цифровое вычислительное устройство решает системы алгебраического уравнени  А.Х В, матрица коэффициентов ; вектор правь1х частей Ъ ; BeKTjop переменных Х-, i 1 j 1,n; число уравнений (строк А); число переменных (столбцов А), или задачи линейного программировани  с целевой функцией, заданной в виде с .51 с где С.- - коэффициент целевой функции и с системой ограничений, заданный в виде ХрП, j ,1.п В основу алгоритма решени  предлагаемого устройства положен з аково-градиентный метод минимизации функционала VM :Р Д(г,(, 2 а -«)(. -Ь. - элемент ве 1 тора нев зки . Предлагаемое устройство работает следующим образом. Перед началом решени  в устройстве устанавливаетс  режим работы и че рез С)лок ввода-вывода 1 осуществл ет с  ввод исходной информации. Установ ка режима работы производитс  клавиатурой 11 блока ввода-вывода 1. Ввод исходной, информации осуществл етс  либо клавиатурой 11 при автоном ном использовании устройства, либо ч рез блок ввода-вывода 1 при системно использовании устройства. Ввод исходной информации осуществл етс  в такой последовательности: ввод коэффициентов целевой функции; ввод вектора начальных значений неизвестных переменных; посто нный вво коэффициентов матрицы, вектора правы частей системы алгебраических уравнений . Процедура ввода исходной информации выполн етс  следующим образом. Блок ввода-вывода 1 выдает управл ющие сигналы на блок синхронизации 3 и через него на блок уравновешивани  5, начинает выдавать по одному значению исходные данные, которые поступают на первый вход первого вычислительного блока 5. Блок уравновешивани  k выдает на (т+2) вычислительных блока 5 команды Передача данных, на (т +3)й вычислительный блок 5 команду Запись,. Значени  ко эффициентов целевой функции проход т арифметико-логические узлы 6 вычисли тельных блоков 5 с номерами от перво го до (т +2)-го и поступают на вход арифметико-логического узла 6 {ггн-3)вычислительного блока 5, а затем занос тс  в группу регистров 7 данного вычислительного блока 5. Блоки вводавывода 1 и уравновешивани  k анализируют завершение записи коэффициентов целевой функции, а блок ввода-вывода 1 переводит устройство дл  записи вектора начальных значений неизвестных переменных. Аналогично процедуре ввода коэффициентов целевой функции выполн етс  процедура ввода вектора начальных значений неизвестных переменных , которые занос тс  в группу регистров 7 (wf+2)-ro вычислительного блока 5. Затем в группы регистров 7 ()то вычислительных блоков IJ построчно занос тс  значени  коэффициентов матрицы () и значени  правых частей {Ь ) . После записи исходной информации устройство по команде блоков ввода-вывода 1 и уравновешени  k переходит к решению системы алгебраических уравнений или задачи линейного программировани . Итерационный процесс решени  начинаетс  с вычислени  начальных значений вектора нев зки вектора градиента (индекс в скобках указывает номер итерации). Вычислени  вектора нев зки i осуществл ютс  в (l+vyt)-M вычислительных блоках 5 параллельно и независимо,дострочно по формуле f.)-. ia-X-) jz. . элемент начального вектора нев зки; )((р) - элемент начального вектора неизвестных переменных; - коэффициент исходной матрицы; Ь - элемент вектора правых частей . По команде блоков ввода-вывода 1 и уравновешивани  k по одному значению переменных перевод тс  из (и7+2)-го вычислительного блока 5 через блок ввода-вывода 1 в регистры 36, а значени  коэффициентов матрицы групп регистров 7 в регистр 38 арифметико-логических узлов 6 .()-го вычислительных блоков 5, где происходит .их умножение. Операци  умноксени  осуществл етс  путем анализа блоком уравновешивани  k значений разр дов переменных X с последующим суммированием значений коэффициентов. После завершени  процедуры умножени  ayj и по команде блока уравновешивани  4 значени  переменных Х перевод тс  из i-тых в ( + )-ые вычислительные блоки 5, а из групп регистров 7 в арифметико-логические узлы 6 значени  сле дующих коэффициентов а- и процедура умно)чени  повтор етс . Результаты у|Мно ; ени  суммируютс  с величиной Ь и занос тс  в группы регистров J, Вычисление вектора завершаетс  занесением в группы регистров 7 значений , а значени  функций Sgn блок уравновешивани  4. Затем блок уравновешивани  k переводит устройство дл  вычислени  начальных значени вектора градиента, элемент которого вычисл етс  по формуле (о) W j 1 ,п 1 при / О , где Sgn ) О при О. Вычисление элементов начального значени  вектора градиента осуществл етс  в вычислительных блоках По команде блока уравновешивани  i значени  коэффициентов а. со знаком соответствующим его знаку, умноженно му на знак функции Sgn ff,поступают из группы регистров 7 в арифметикологические узлы 6, где происходит суммирование со значени ми коэффициентов a,j, поступающими на их входы Данна  процедура завершаетс  по команде блока уравновешивани  4 занесе нием значений элементов начального вектора градиента в группу регистров 7 (т+1)-го вычислительного блока 5 и значений функций в блок уравновешивани  Ц, где функци  . Блок уравновешивани  k фикси 5ует завершение вычислени  начальных значений гХ.( )и переводит устройство в подре им итерационного решени . 1йтерационный процесс решени  наминаетс  с-вычислени  приращени  нев зки по формуле ) ,- .-гг. .,лх,,н,. -hTtSgnV/ i , j 1,n - п ращени ;j-тогоэлементе вектора пере менных на к-том шаге итерационного процесса; шаг приращени  j-того элемента вектора переменных. По команде блока ввода-вывода 1, дока синхронизации 3 и блока уравно вешивани  k в ( Т + уй}-том вы числительных блоках 5 из групп регистров 7 в арифметико-логические узлы 6 передаютс  коэффициенты а., где выполн етс  процедура умножени  на ikXf, котора  осуществл етс  путем многократного суммировани  коэффициентов н-.. Величины приращений Л Х), paBHfcie шагу приращени  4ii,. и знаки приращений , противоположные знак;зм элементов вектора градиентаг V/(iV устанавливаютс  в блоке уравновешивани  4. Полученное произведение по команде блока уравновешивани  переводитс  в группы регистров 7- Затем передаютс  следующие коэффициенты а vj из групп регистров 7 в арифметикологические узлы 6, в которых выполн етс  умнонение этих коэффициентов на приращени  полученные произведени  .д-Х. суммируютс  с предыду Л . Завершение вычислени  щими а. приращени  вектора нев зки л . анализируетс  блоком уравновешивани  А, который переводит устройство дл  решени  новых значений вектора переX и нев зки . менних В1.1числение новых значений векторов U хСк и Е выполн ютс  суммированием предыдущих значений векторов Х и . с приращени ми т.е. Xf , j (Т;, Вычисление новых значений векторов выполн етс  в (1+ш)-их вычислительных (5локах 5, а вектора - в (т+2)-м вычислительном блоке 5 .параллельно. После выполнени  данных вычислений . значени  элементов занос тс  в группы |эегистров 7 (1 +гп)-го вычислительных блоков 5, значени  - в группу регистров 7 (гп+2)-го вычислительного .блока 5, а значени  бункций . Sgn f в блок уравновешивани  t, который переводит устройство дл  вычислени  вектора градиента V/ . Процедура вычислени  вектора градиента выполн етс  аналогично процедуре вычислени  начального вектора градиенTa , Блок уравновешивани  h анализирует завершение вычислени  вектора градиента V 1, значение которого заноситс  в группу регистров 7 (m+l) -го вычислительного блока 5, фиксирует значени  функций ВдпГЛТи переводит устройство дл  выполнени  следующего шага итерационного процесса, ко119 то|5ый начинаетс  с вычислени  приращени  вектора нев зки. При решении задач Л11 нейного программировани  на каждом шаге итерационного процесса после вычислени  вектора нев зки t блок уравновешивани  анализирует значени  вектора нев , переменной . По результатам этого анализа блок уравновешивани  k выдает команды вычислени  VK) VX по формуле градиента вектора ,1,) ги ()v(J,xr,;;,.,;S,H« где 5 °-Т4 1 i Л O-K/ju.XlivO i (0«/ги. Если на данном итерационном шаге зна чени  элементов векторов нев зки С и переменной удовлетвор ют необзначение эл ходимым ограничени м, то вычи ментов вектора градиента v л етс  по значению коэффициентов целевой функции С) . Если значение векторов нев зки Е. и переменной не удовлетвор ют необходимым ограничени м , то значени  элементов градиента вычисл ютс  аналогично вычислению значений элементов вектора градиента дл  систем алгебраических уравнений. Итерационный процесс решени  завершаетс  по команде блока ввода-вывода 1 и блока уравновешивани  4. Блок уравновешивани  k на каждом шаге итерационного процесса анализируе критерии остановки итерационного про цесса. Если эти критерии не выполн ютс , то итерационный процесс продолжаетс . В случае, если критерии остановки выполн ютс  то блок уравновешивани  выдает на блок ввода-вывода 1 сигнал остановки итерационног процесса, который инициирует сигналы остановки во всех микроавтоматах. По команде блока ввода-вывода 1 блок уравновешивани  k управл ет пер дачей по одному значению результатов решени  по цепочке вычислительных бл ков 5 на вход блока ввода-вывода 1 , который далее передает эти значени  на блок индикации 2. Остановка итерационного процесса и вывод результа тов решени  может также осуи4ествл ть с  с клавиатуры 11 при автономном ис пользовании устройства или по команде узла управлени  15 при системном использовании устройства. 2 Вычислительными блоками 5 управл ет блок уравновешивани  if, который на формирователь адреса 8 выдает управл ющие команды, а формирователь адресов 8 преобразует эти команды. С вы-, хода формировател  адресов 8 на группу регистров 7 поступают команды адреса  чейки пам ти Запись или Чтение , а на арифметико-логический узел 6 - команды операций. Группа регистров 7 по команде формировател  адресоа 8 может записывать информацию, поступающую с ариф/четико-логического узла 6, и выдавать информацию на арифметико-логический узел 6 или на блок уравновешивани  Ц, Арифметико-логический у;зел 6 по командам, поступающим с формировател  адресов 8, выполн ет команды над информацией, поступающей на вход вычислительного блока 5 или с группы регистров 7. Результаты выполненных операций выдаютс  на выход вычислительного блока 5 или на вход группы регистров 7. Последний вычислительный блок 5, кроме арифметикологического узла 6 и группы регистров 7, имеет счетчик 9 и, регистр адресов 10, включенных последовательно. Управление работой арифметико-логическим узлом 6 осуществл етс  непосредственно с блока уравновешивани  . Задание выполнени  операции Запись или Чтени  в группе регистров 7 также осуществл етс  блоком уравновешивани  А, а адресацию определ ют счетчик 9 и регистр адресов 10. На вход счетчика 9 с блока уравновешивани  k поступают счетные импульсы. Счетчик 9 задает команду адреса  чейки пам ти в группе регистров 7, котора  хранитс  в регистре адресов 10 до поступлени  следующего импульса на вход счетчика 9. Арифметико-логические узлы 6 предназначены дл  выполнени  арифметических и логических операций и имеют одинаковую структуру. Арифметико-логический узел 6 работает следующим образом. Операнды, поступающие на вход арифметико-логического узла 6, размещаютс  в одном из регистров 36 или 37. Дл  совмещени  выполнени  текущей операции в арифметико-логическом узле 6 с выборкой операндов из группы регистров 7 служит регистр 38. После выполнени  операции операнд заноситс  в регистр 35. Операнды с регистра 37 непосредственно, а с регистра 36 через мультиплексор 39, поступают на входы сумматора 3, который выполн ет операцию над операндами. Результаты операций хран тс  в регистре 35.В регистрах 35 и 36 осуществл етс  необходимый сдвиг. Вывод результатов вычислени  на группу регистров 7 осуществл етс  через мультиплексор . Вход арифметико-логиче .ского узла 6 совмещен с выходом . сумматора З, а выход - с входом сумматора 3. Управл ющие сигналы поступают с блока уравновешивани  f и на все элементь арифметико-логического узла 6. по шине 5.

Блок ввода-вывода 1 работает следующим образом.

Шины составл ют внешний интерфейс дл  каналом вводавывода . Это пр ма  информационна  шина 47, адресна  шина 48, управление 9. По шине 50 информаци  с блока ввода-вывода 1 через мультиплексор ввода 13 ,и выходного регистра 17 поступает на входы вычислительных блоков 5. Шина 51 используетс  дл  передачи синхроимпульсов с генератора 16 и управл ющего слова из регистра 19 в блок синхронизации 3 и блок уравновешивани  Ц. По шине 52 информаци  с выхода последнего вычислительного блока 5 поступает на выходной регистр 20, а по шине 53 информаци  поступает на блок индикации 3. По шине S сигналы с блока уравновешивани  k поступают на узел управлени  15. Шины 49-5 образуют внутренний интерфейс устройств. При ручном вводе посредством клавиатуры 11 набираетс  вводимое число и его адрес и выдаетс  сигнал переключени  мультиплексоров 1 и I на ручной режим ввода. В узел регистров 19 через мультиплексор I и пам ть 18 вводитс  адресна  информаци . ВводигЮе число с клавиатуры 11 через-преобразователь 12, мультиплексор 13 и входной регистр 17 поступают на шину 50. При автоматическом режиме ввода мультиплексоры 13 и 14 переключаютс  на шины 7 и Л8 соответственно . Информаци  данных с шины 47 через мультиплексор 14 и пам ть 18 поступает в узел регистров 19 а с узла регистров 19 передаетс  на шину 51. Управление работой блока вводавывода 1 осуществл ет узел управлени  15 и генератор синхро-импульсов 16. Выводима  информаци  по сигналам узла управлени  15 и генератора синхро-импульса 16 с шины 52 через выходной регистр 20 поступает либо на преобразователь 22 и далее на шину 53 либо через коммутатор 21 на шину 46. Остановка итерационного процесса и вывод результатов решени  осуществл ютс  по команде узла управлени  15. При автономном использовании предлагаемого устройства сигналы остановок итерационного процесса поступают со всех микроавтоматов блока уравновешивани  4 по шине 54 на узел управлени  15, который через мультиплексор 1 пам ть 18 и узел регистров 19 выдает команду вывода результатов на блок уравновешивани  4 через шину 51. При системном использовании устройства сигнал остановки итерационного процесса поступает на шину 49. Остановка итерационного процесса может осуществл тьс  также клавиатурой 11. Мультиплексор 23 по команде блока управлени  15 осуществл ет передачу информации с последнего на первый вычислительные блоки 5 по шине 50.

Все микроавтоматы блока уравновешивани  4 имеют одинаковую структуру и работают следующим образом.

Сигнал с выхода блока ввода-вывода 1 по шине 55 через коммутатор 31 и элемент ИЛИ 29 запускает счетчик 28 который устанавливает номер команды. Сигнал номера команды с выхода счетчика 28 через дешифратор 27 поступает на вход пам ти 2б. Пам ть 26 выдает На вычислительный блок 5 по шине 5б сигнал кода операции, выполн емой вы4ислительным блоком 5 а на коммутатор 30 номер выполн емой операции. Узел логических условий 24 по шине 57 принимает с вычислительного блока 5 сигнал результатов выполнени  операции и анализирует их.

Claims (2)

1. С выхода узла логических условий 24 сигналы поступают на вход элемента И 26 и через коммутатор 30 и элемент ИЛИ 29 на второй вход сметчика 28. Счетчик 28 по команде элемента ИЛИ 29 и элемента И 25 устанавливает следующий номер подпрограммы. Сигнал с выхода счетчика 28 через дешифратор 27 поступает на вход пам ти 2б, котора  выдает на шину 54 сигнал кода следующей операции и адрес пам ти. При подаче с пам ти 2б на шину 5б сигнала кода операции схема сравнени  32 сравнивает данный с сиг15 96 налом подаваемым на .вход схемы сравнени  33 с шины 55. Если код операции  вл етс  последним в подпрограмме, то схема сравнени  33 выдает на узел логических условий 2k команду перехода анализа следующих условий. После выполнени  каждого шага итерационного процесса узел логических условий 2k анализирует выполнение критериев остановки итерационного процесса. Если критерии не выполн ютс , то узел логических условий 2 выдает на элемент И 25 и элемент ИЛИ 30 сигнал о переходе к следующей операции и итерационный процесс повтор етс . Если критерии выполн ютс , то узел логических условий 2k выдает сигнал на блок ввода-вывода 1 по шине 58. Блок ввода-вывода 1 выдает по шине 55 на элемент И 33 сигнал остановки итерационного процесса. Элемент И 33 переключает счетчик 28, который через дешифратор 27 выдает сигнал на пам ть 2б. Пам ть 26 по шине 56 выдает на вычислительный блок 5 команды подпрограммы вывода информации. В пам ть 2б последнего микроавтомата записаны только команды кода операции, выполн емой арифметико-ло; гическим -узлом 6 и группой регистров / . f ( т+3)-го вычислительного блока 5. Адг рее  чейки пам ти в группе регистров 7 (п-нЗ)-го вычислительного блока 5 определ етс  счетчиком 9 и регистром 10 при подаче с (т+3)-го микроавтомата блока уравновешивани  k по шине 59 с элемента 33 счетчика импульсов . Преимущества предлагаемого устройства в сравнении с известными ранее обусловлены тем, что введение в уст ройство (т+3)-го вычислительного блока , п состав которого вход т счетчик и регистр адресов, соединенных последовательно , позвол ет расширить функциональные возможности предлагаемого устройства в части ре1|;ени  задач линейного программировани . Предполагаемый экономический эффeкt от использовани  вычислительных комплексов, частью которых  вл етс  предлагаемое устройство, составл ет 83,0 тыс,руб. в год, а срок окупаемости D,k года. . Формула изобретени  1. Устройство дл  решени  системы алгебраических уравнений, содержащее блок ввода-вывода, блок синхронизации , блок уравновешивани  и () 2 .16 вычислительных блоков, (где т - число уравнений), причем управл ющий вход блока ввода-вывода соединен с (.Wi+ )-м выходом блока уравновешивани , выход синхронизации блока ввода-вывода соединен с входом блока синхронизации, выход которого соединен с входом синхронизации блока уравновешивани , информационный выход блока ввода-вывода .соединен с информационным входом первого вычислительного блока, первый выход I-ro (где i 1 ,2,.. , ,mf-3) вычислительного блока соединен с информационным входом {. +1)-го вычислительного блока, второй выход i-ro вычислительного блока соединен с i-M информационным входом блока уравновешивани , i-й выход которого соединен с управл юи(им входом 1-го вычислительного блока, о тли чающеес  тем, что, с целью расширени  функциональных возможностей устройства за счет обеспечени  решени  задач линейного программировани , в устройство введен (т+3) вычислительный блок, причем информационный вход этого блока подключен к первому выходу (гт+2)-го вычислительного блока, управл ющий вход которого соединен с (гп+3)-м выходом блока уравновешивани , первый i I-т. ... ВЫХОД (.уп+3)го вычислительного блока соединен с информационным входом блока ввода-вывода, второй выход которого соединен с уун-3 м входом блока уравновешивани  .
2. 2. Устройство по п. 1, о т л и чающеес  тем, что (П1+3)й вычислительный блок содержит арифметико-логический узел, группу регистров Данных, регистр адресов и счетчик адреса ,причем первый информационный вход арифметико-логического узла  вл етс  информационным входом блока, второй информационный вход этого узла соединен с выходом группы регистров данных, который  вл етс  также вторым выходом блока, выход счетчика адресов соединен с входом регистра адресов, выход которого соединен с информационным входом группы регистров данных, выход арифМетико-логического.узгГа  вл етс  первым выходом.вычислительного блока, вход счетчика адресов, управл -ющие входы арифметико-логического узла и группы регистров данных подключены к управл ющему входу блока .

   1796670218

   Источники инйормации,2. Авторское свидетельство СССР

   .прин тые во внимание при экспертизе по за вке I 2753317/18-2t,

   1. Авторское свидетельство СССР кл. Г, Об F 15/32, 21.02.79 (прото№ , кл. G Об F 15/32, 1977. .тип;..

   5. nn-t

   5.

   Фиг.

   fiO

   f f

   f

   35

   36

   966702 fil

   4J

   f f

   liS

   37

   n

   Фиг,