св зью и первому входу второго сумматора по модулю два, к второму входу которого , а также к первому входу третьего : сумматора по модулю два подключен первый выход регистра сдвига с обратной ,5 св зью, остальные выходы которого подключены к входам дешифратора, к соответствующему входу которого подключен выход счетчика временных интервалов, первый вход которого объединен с тактовым 20 входом делител частоты, а к остальным входам счетчика временных интервалов подключен выход второго сумматора по модулю два, при этом второй вход третьего сумматора по модулю два объединен с первым входом первого сумматора по модулю два, к второму входу которого подключен выход первого эли.1ента И, а выход третьего сумматора по модулю два подключен к первым входам первого и i второго элементов И, причем к второму входу первого элемента И подключен иы-« ход триггера фазировани , пе|жый вход к. торого объединен с первым входом триггера интервалов и входом делител частоты , выход которого подключен к втгрому входу триггера интервалов, пр мой и инверснъ1й въ1ходы которого подключены соочу ветственно к блокирующему входу делите л частоты И второму входу второго элемента И, въ1ход которого подключен к третьему входу триггера интервалов и второму входу триггера фазировани 1. Однако известное устройство обладает недостаточной помехозащищенностью иэза необходимости выделени без ошибок участка рекуррентной последовательности значительной .длины. 304 Цель изобретени - повышение помехе защищенности. Поставленна цель достигаетс тем, что в устройство цикловой синхронизашга , содержащее первый сумматор по модулю два, выход которого подк/почен к входу .регистра сдвига с обратной св зью и первому входу второго сумматора по модулю два, к второму входу которого , а также к первому входу тртье- го сумматора по модулю два подключен первый выход регистра сдвига с обратной св зью, остальные выходы которого подключены к входам дешифратора, к соответствующему входу которого подключен выход счетчика времен ных интервалов, первый вход которого объединен с тактовым входом делител частоты, а к остал ным входам счетчика временных интервалов подключен выход второго сумматора по модулю два, при этом второй вход третьего сумматора по модулю два объединен с первым входом первого сумматор по модулю два, к -второму входу которого подключен выход первого элемента И, а выход третьего сумматора по .модулю два подключен к первым, входам первого и второго элементов И, причем к второму входу первого элемента И подключен выход триггера фазировани , первый вход которого объединен с первым входом триг гера интервалов и входом делител частоты , выход которого подключен к второму входу триггера интервалов, пр мой и инверснъгй выходы которого подключены соответственно к блокирующему входу делител частоты и второму входу второго элемента И, выход которого, подключен к третьему входу триггера интервалов и второму входу триггера фазировани , введены последовательно соединенные линии задержки, третий элемент И, и дополнительный сумматор по модулю два, к второму входу которого подключен выход Y -го разр да регистра сдвига с обратной св зью, к входу ( VI+1) разр да которого подключен выход дополнительного сумматора по модулю дза, а выход треть го сумматора по модулю два подключен к входу линии задержки и второму входу третьего элемента И, к третьему входу которого подключен выход Tpvirrepa фазировани , к третьему входу которого подключен эыход дешифратора. На чертеже представлена структурна схема устройства. Устройство дл цикловой синхронизаци содержит первый сумматор 1 по модулю два, регистр 2 с обратной св зью, вто7 рой сумматор 3 по модулю два, счетчик 4 временнъ1х интервалов, дешифратор 5, третий сумматор 6 по модулю два, элементы И 7 и 8, триггер 9 интервалов, триггер 10. фазировани , делитель 11 частоты , регистр 2 сдвига с обратной св зью содержит регистр 12 сдвига, регистр 1 3 сдвига, блок 14 формировани обратной св зи, дополнительный сумматор 15 по модулю два, лини задержки 16, третий элемент И 17. Устройство работает следующим образом . При поступлении сигнала на первые входы тртатеров 9 и 10 триггер 9 интернвала устанавливаетс в единичное состо ние , а триггер 10 фазировани и делитель 11 частоты - в нулевое состо ние . При этом эпементы .И 7, И 8, И 17, закрыты и вход.иа информаци через первый сумматор 1 по модулю два поступает в регистр 2 сдвига с обратной св зью без исправлени в ней ошибок. Блокирующий вход делител 11 частоты открыт высоким уровнем напр жени , поступающим с выкода триггера 9 интервалов и в дел«тель 11 частоты поступает тактова частота . Через интервал времени, определ емый коэффициентом делени делител 11 частоты и равный времени первоначального заполнени регистра 2 сдвига с обратной св зью входной последовательностью, на выходе делител 11 частоты по вл етс сигнал, перевод щий триггер 9 интервалов в нулевое состо ние. При эток на блокирующем входе делител 11 частоты по вл етс низкий уровень напр жени , закрывающий вход делител 11 частоты, а на входе элемента И 8 высокий уровень. Закон образовани регистром 2 сдвига с обратной св зью последовательности знаков аналогичен закону образовани входной рекуррентной последовательности, поэтгалу после заполнени регистра 2 сдвига с обратной св зью входной последовательностью, с выхода 14 формировани обратной св зи и входа устройства на выходы т тьего сумматора 6 по модулю два поступают одинаковые сигналы. При этом ошибки во входной последовательности или последовательности первоначального заполнени регистра 2 сдвига с обратной св зью привод т к по вление ошибочных знаков на одном из входов третьего сумматора 6 по модулю два. В результате этого первый сигнал ошибки, который по вл етс на выходе третьего сумматора 6 по 594 дулю два проходит через открытый второй элемент И 8 и устанавливает триггеры 9 и 10 в единичное состо ние. Высокий уровень напр жени с выхода триггера Ю фазировани поступает на элемен ты И 7 и И 17 и сигнал ошибки с выхода третьего сумматора 6 по модулю два поступает через первый элемент И 7 на вход первого сумматора 1 по модулю два, измен входной знак на противоположный , При этом происходит исправле ние оигибки, если она имела место на входе устройства, или внесение дополнительной ошибкт во входную рекуррентную последовательность, если она место на выходе блока 14 формировани обратной св зи регистра 2 сдвига с обратной св зью. Одновременно сигнал ошибки с выхода третьего сумматора б по модулю два поступает на вход линии задержки 16, врем задержки которого равно времени задержки входного сигнала регистром 12 сдвига до первого выхода с регистра 2 сдвига с обратной св зью на вход 6j -ка 14 формирова}га обратной св зи. Следовательно внесенна в регистр 2 сдвига с обратной св зью дополнительна -ошибка через врем задержки ее регистром 12 сдвига вл етс причиной по влени на выходе третьего сумматора 6 по модулю два нового сигнала ошибки, который поступает на вход третьего элемента .И 17 одновременно с задержанным линией задержки 16 сигналом внесени в регистр 2 сдвига с обратной св зью дополнительной ошибки. В результате этого на выходе третьего элемента И 17 по вл етс сигнал, который поступает на вход дополнительного сумматора 15 по модулю два и исправл ет внесенную в рекуррентную последовательность ошибки. Таким оробразом, ошибки во входной рекуррентной последовательности исправл ютс на первом сумматоре 1 по модулю два, а ошибки в последовательности первоначального заполнени регистра 2 сдви . га с обратной св зью привод т к внесению дополнительных ошибок во входную рекуррентную последовательность с по следующим их исправлением на дополнительном сумматоре 1 5 по модулю два. Исправлению не подаютс двойные ошибки одновременно по вл ющиес на входе регистра 2 сдвгсга с обратной св зью и на выходе блока 14 формировани обратной св зи. В процессе заполнени регистра 2 сдвига с обратной св зью входной рекуррентной последовательностью второй сум7 матор 3 по модулю два совместно со счетчиком 4 временного интервала обеспечивает отсчет безошибочного отрезка рекуррентной последовательности длитепыностью равной величине регистра 2 сдвига с обратной св зью. После заполнени регистра 2 сдвига с обратной св зйо информацией без ошибок на выходе счетчика 4 временного интервала по вл етс сигнал, который открывает деигафратор 5. При по влении в регистре сдвига 2 с обратной св зью комбинации, на которую настроен дешифратор 5, на его выходе по вл етс импульс фазового пуска и одновременно триггер 10 фазировани устанавливаетс в нулевое состо ние и элементы И 7, И 17 закрываютс . Технико-эконсмическкй эффект от применени предлагаемого устройства заключаетс в повышении помехозагопаенности выделени синхросигнала, чем увеличиваетс веро тность вхождени в синхро низм и сокращаетс врем синхронизации систем св зи. Формула изобретени Устройство цикловой синхронизации, содержащее первый сумматор по модулю два, выход которого подключен к входу регистра сдвига с обратной св зью и пер вому входу второго сумматора по модулю два, к второму входу которого, а также к первому входу третьего сумматора по модулю .два подключен первый зыход регистра сдвига с обратной св зью, остальныё выходы которого подключены к входам дешифратора, к соответству1&щему входу которого подключен выход счетчика временных интервалов, первый вход которого объединен с тактовым входом делител частоты, а к остальным входам счетчика временных интервалов подклкьчен выход второго сумматора по модулю два, при этом второй вход третьего сумматора по модулю два объединен с первым входом первого сумматора по модулю два, к второму входу которого под ключен выход первого элемента И, а выход третьего сумматора по модулю два подключен к первым входам первого и второго элемента И, причем к второму входу первого элемента И подключен выход триггера фазирсжани , первый вход которого объединен с первым входом триггера интервалов и входом делител частоты , выход которого подключен к второму входу триггера интервалов, пр мой и инверсный выходы которого подключены соответственно к блокирующему входу делител частоты и второму входу вто рого элемента И, выход которого подклю чен к третьему входу триггера интервалов и второму входу триггера фазированр , отличающеес тем, что, с целью повышени помехозащищенности, введены последовательно соединенные лини задержки, третий элемент И и дополнительный сумматор по модулю два к второму входу которого подключен выход yv-ro разр да регистра сдвига с обратной св зию, к входу (и+1)-го раз9 37 р да которого подключен выход дополнительного сумматора по модулю два, а выход третьего сумматора по модулю два подключен к входу .линии задержки и второму входу третьего элемента И, к третьему входг которого подключен выход триггера фазировани , к третьему входу которого подключен выход дешифратора . I Источники информации, принт ые во внимание при экспертизе 1. Авторское свидетельство СССР № 640439, кл. Н 04 Ь 7/08, 1976 (прототип)..