SU922735A1 - Устройство дл вычислени квадратного корн - Google Patents

Description

Устройство относитс  к вычислительной технике и предназначено дл  использовани  в универсальных и специализированных ЦВМ.,

Известно устройство дл  вычислени  квадратного корн , которое содержит счетчик циклов, дешифратор, сдвигатель, регистр результата, промежуточный регистр, первый, второй, третий и четвертый сумматоры {.

Недостатком устройства  вл етс  низкое быстродействие.

Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  вычислени  квадратного корн , содержащее входной и выходной регистры, блок возведени  в квадрат , схему сравнени , блок подбора цифр результата и блок управлени . Быстродействие устройства не превышает

Тд (П + 2} (t + tQ) ,

где п - число разр дов входного регистра; Тд- врем  возведени  в квадрат; t +ty- суммарное врем  срабатывани  схемы сравнени  и блока подбора цифр результата 2.

Недостатком известного устройства  вл етс  низкое быстродействие.

Цель изобретени  - повышение быстродействи .

Поставленна  цель достигаетс  тем, что в устройство дл  вычислени  квадратного корн , содержащее входной и выходной регистры, блок возведени  в квадрат и блок синхронизации, введены дешифраторы, блоки сдвига, блоки пам ти, сумматоры, регистры,

10 причем выход входного регистра подключен к входу первого дешифратора и первому входу первого регистра сдвига, второй вход которого соедине ,н с выходом первого дешифратора и

15 первым информационным входом первого регистра, второй информационный вход которого и управл ющий вход рёгистра ; сдвига соединены с выходом второго дешифратора, информационный вход вто20 рого регистра сдвига и вход второго дешифратора подключены к выходу первого регистра сдвига, выход первого регистра через последовательно соединенные второй, третий, четвертый и

25 п тый регистры подключен к управл ющему входу первого блока сдвига, выход второго регистра сдвига подключен к входу шестого регистра, разр дные выходы которого соединены с

Claims (2)

1. 30 первым входом первого сумматора. второй вход которого подключен к вы ходу первого блока пам ти, вход которого соединен с выходами старших разр дов шестого регистра, выход пе вого сумматора подключен к информационному входу седьмого регистра, вьоход которого соединен с входом блока возведени  в квадрат, выход которого подключен к информационном входу восьмого регистра, выход кото рого подключен к информационному вх ду второго блока сдвига, управл ющий вход которого соединен с выходо третьего дешифратора, .вход которого и вход второго блока пам ти соединены с выходом дев того регистра, информационный вход которого подключен к выходу дес того регистра, соединенного информационным, входом с выходом старших разр дов шестого регистра, выход второго блока сдвига подключен к информационному вход одиннадцатого регистра, выход которого соединен с первым входом второ го сумматора, второй вход которого подключен к выходу двенадцатого регистра , информационным входом соеди ненного с выходом второго блока пам ти , выход второго сумматора подключен к информационному входу тринадцатого регистра, выход которо го подключен к информационному вход первого блока сдвига, выход которого соединен с информационным входом выходного регистра, выход блока син хронизации подключен к управл ющим входам всех регистров. На фиг. 1 приведена функциональна  схема устройства дл  вычислени  квадратного корн ; на фиг. 2 и 3 две ступени блока управлени  сдвиго ( дешифраторы); на фиг. 4 и 5 - две ступени блока сдвига. Устройство (фиг. 1) содержит вхо ной регистр 1, дешифраторы 2 и 3 (объединенные в блок управлени  сдв гом) , сдвиговые регистры 4 и 5 (объединенные в блок сдвига), регист ры б - 18; выходной регистр 19, сум матор 20 и 21, блок 22 возведени  в квадрат, блоки 23 и 24 сдвига, блоки 25 и 26 пам ти, дешифратор 27 и блок 28 синхронизации. Блок управлени  сдвигом предназначен дл  определени  четного количества разр дов, на которые надо сдвинуть аргумент, чтобы интервал е изменени  был в пределах 1/4,1. Сдвиг 16-разр дных входных чисел производитс  в два этапа, поэтому указанный блок содержит две ступени управлени  - дешифраторы 2 и 3 (фиг. 2 и-3/,состо щие из элемента ИЛИ 29 и элемента И 30. Блок сдвига - регистры 4 и 5 сдвига обеспечивает сдвиг аргумента на указанное блоком количество разр дов и также содержит две ступени регистры 4 и 5 сдвига, состо щие из элемента и 30 и элемента И-ИЛИ 31 (фиг. 4 и 5). Блоки 25 и 26 служат дл  хранени  констант, которые используютс  в процессе вычислени  квадратного корн . Емкость блока зависит от требуемой точности вычислений. Адресаци  к блоку осуществл етс  по К старшим разр дам входного числа. Блок 24 сдвига осуществл ет сдвиг на указанное дешифратором 27 количество разр дов, которое зависит от, кода, хранимого в регистре 14. Регистры устройства служат дл  промежуточного запоминани  резуль-. татов вычислений и дл  обеспечени  конвейерного способа обработки данных.Устройство предназначено дл  обработки ненормализованных данных, представленных в формате с фиксированной зап той. Нормализаци  данных производитс  дешифраторами 2, 3 и регистрами 4 и 5 сдвига следующим образом. Аргумент XI, поступивший в регистр 1, преобразуетс  к виду Х, « Х- , где X - сдвинутый .на Р разр дов влево аргумент XI, Р - количество разр дов , на которое сдвигаетс  аргумент XI дл  его приведени  к интервалу 1/4, 1, причем Р всегда четное. Приведени  интервала изменени  аргумента 0,1 к интервалу 1/4,1) производитс  в два этапа.. На первом этапе первый дешифратор 2 анализирует состо ние разр дов входного регистра 1 группами по четыре разр да и вырабатывает управл ющие сигналы Y , ,лк У, которые служат дл  управлени  сдвиом на 0,4,8 и12 разр дов соответствено и которые описываютс  формулами Y л a-,Vai2 vaiijVa ; У (2 УЛ (agVatjVa-rVag) ; Yj г Y-,-Yu.(agVa.,o Va ) ; - 4 YV Y,i..-Y(a,,,5 Va). Схемное построение этих уравнений представлено на фиг. 2. Таким образом производитс  приведение интервала изменени  аргумента как минимум к интервалу tl/16, ll .На втором этапе второй дешифратор 3 анализирует состо ние четырех старших разр дов сдвинутого числа. Дешифратор 3 вырабатывает управл ющие сигналы . Yg а;ча1 ; : ,, Y5 al, v-aj, где а--т-й разр д сдвинутого числа, схемна  реализаци  которого представлена- на фиг. 3. По данным сигналам осуществл етс  сдвиг на О -.или 2 разр да влево , в результате чего получаем аргумент, приведенный к интервалу 1/4,1. Регистры 4 и 5 сдвига осуществл ют сдвиг аргумента по сигналам управлени  дешифраторов 2, которые п казаны на фиг. 4 и 5. , Чтобы после выполнени  операции извлечени  корн  привести число к формату с фиксированной зап той, е необходимо сдвинуть на -|- разр до вправо, что вытекает из формулы ix . Поскольку Р Yg- . 2 +Y3v2 +Y4(), 24Y.(24 2). Y,+Y, Данное число поступает с выходов де шифраторов по регистрам 6 - 10 на блоки 23 сдвига, который и осущест вл ет сдвиг на P/i, разр дов вправо. Блок 23 тоже может быть построен в две ступени, в первой из которых осуществл етс  сдвиг на 0,1,2,3 раз р да вправо,, на второй - на 0,4 разр да впвГаво. Вычисление функции Y VJC произ водитс  на основе метода сегментной .аппроксимации выражением Y А + W(X + ВГ , где коэффициенты А и В выбираютс  из услови  минимизации абсолютной погрешности, а коэффициент W задает с  в виде константы вида tl, t2, t 3, ± 1/2, , tl/8 и т.д. Диапазон изменени  аргумента- 1/4,1 разбиваетс  на интервалы, количеств которых определ етс  требуемой точностью , причем границы интервалов выражаютс  К старшими двоичными раз р дами аргумента. На разных интерва лах константы имеют равные значени  которые рассчитываютс  на ЭВМ дл  16-разр дных входных чисел. Приведенный к диапазону 1/4,1 операнд X с регистра 5 сдвига посту пает на регистр 11 и далее на сумма тор 20. Одновременно из блока 25 ио адресу, указанному К старшими разр  дами аргумента X регистра 11, выби раетс  константа В и поступает на сумматор 20, в котором вырабатывает с  сумма (Х+В). Полученна  сумма через регистр 12 поступает в блок 22, где возводитс .в квадрат, и записываетс  в регистр 18. Одновремен но К старших разр дов аргумента К проход т через регистры 15 и 14 и поступают на дешифратор 27 и блок 2 Дешифратор 27 в зависимости от интервала формирует требуемую констан ту W, котора  представл ет собой степень числа 2, и на блоке 24 сдви га формируетс  выражение W(X+B) ,Л которое поступает на регистр 16, Одновременно производитс  выборка константы А из блока 26 на регистра 17. В сумматоре 21 производитс  чыработка суммы А + W(X+B) , котора  поступает на регистр 18, а из него - на блок 23 сдвига, где сдвигаетс  на разр дов вправо, а оттуда поступает на выходной регистр 19. Выработка управл ющих сигналов производитс  в блоке 28 синхрони- . зации. Дл  примера рассмотрим процесс извлечени  квадратного корн  из числа ( 0,000625)1(5 (0,0000000000101000)5. 8первом такте, после записи этого числа во входной регистр 1 деиюфраторы 2 и 3 вырабатывают следую1дие управл ющие сигналы Y Of 0; Y,, Oj YS 1. Сдвиговые регистры 4 и 5 производ т сдвиг числа влево на Р Y5-2+Y -2 Y3-2.+Y4( 2 ) 10 разр дов. Во ьгором тактев регистр . 9записываетс  число (5).,р (101), в регистр 14 со схемы сдвига поступает число (0,1010,000000000000)2 ч ..(О, 635),. По адресу, указанному 5 старшими разр дами, из блока 25 считываетс  константа В -(1,890108027)-,д (-1,1110001111011110)0. . На сумматоре 20 производитс  формирование суммы (X + В), равной . (-1, 265108027)0 (-1,010000111101П10) В третьем такте это число записываетс  в регистр 12, в регистр 7 записываетс  число (101)5 и в регистр 15 - число (lOlOO)ij. В блоке, 22 формируетс  выражение (X + В) , равное (1,60049831997)о( 1,1001100110111010) В четвертом такте это выражение записываетс  в регистр 13, в регистр 8 записываетс  число (101)(j и в регистр 14 - число (lOlOO)fj, по которому в дешифраторе 27 вырабатываетс  сигнал, управл ющий сдвигом на два разр да вправо в блоке 24 сдвига, по которому из блока 26 выбираетс  константа А (l,190693202)io ( l,0011000011010001),j, . В блоке 24 сдвига производитс  сдвиг, и в п том такте в регистр 16 записываетс  число ( -0,401245) o (-0,0110011001 lOlllO).. В регистр 9 записываетс  число (101)|, и в регистр 17 - константа А. На сумматоре 21 формируетс  сумма А + (X + В) , равна  (0,790568622)-,д (0,110010100H00010)ij. В шестом такте это число записываетс  в регистр 1В, в регистр 10 записываетс  число (101)2.г которое управл ет сдвигом в блоке 23 сдвига. В седьмом такте из блока 23 сдвига в выходной регистр 19 поступает число (0,0249999749)0 (0,0000011001100110), которое и  вл етс  искомым результатом . Поскольку 0,000625 0,025 (0,0000011001100110)12., то ошибка не превышает 2, т. е, устройство обеспечивает вычисление функции с ошибкой, меньшей единицы младшего разр да. Устройство работает по конвейер ному принципу, в каждом такте в нег можно вводить новый операнд. Наиболее врем емким узлом,в схеме  вл етс  устройство 11 дл  воздедени  в квадрат. Поэтому такт конвейерной обработки массива данных равен вре мени возведени  в квадрат Т t,. Быстродействие устройства при выполнении одиночных операций равно Т Kt,, где К - количество межрегистровых промежутков. В данном устройстве К 7, тогда Т-, 7t. . Быстродействие в предлагаемом устройстве yBejjH4eHO по сравнению с известным при обработке .массивов данных в Тд In±2m ±tAl..(,2) (1+ |i) ра а при выполнении одиночных onejSaций - в ТА (п+2) (tA+ta),ji+2. tqi . т 7t 7 Ьл Р Дл  15-разр дных входных чисел, принима  типовые значени  не tr2 600 НС, имеем -| ()1+ Щ) 78,8 (р -|А . 15 (,||0j .11,26 (р С увеличением разр дности входны чисел преимущество увеличиваетс . Формула изобретени  Устройство дл  вычислени  квадра ного корн , содержащее входной и выходной регистры, блок возведени  в квадрат, блок синхронизации, о,т личающеес  .тем, что, с целью повышени fбыстродействи , в него дополнительно введены дешифраторы . блоки сдвига, блоки пам ти, сумматоры, регистры, причем выход входного регистра подключен к входу первого дешифратора и первому входу первого регистра сдвига, второй вхо которого соединен с выходом первого дешифратора и первым информационным входом первого регистра, второй информационный вход которого и управл ющий вход регистра сдвига соединены с выходом второго дешифратора информационный вход второго регистра сдвига и вход второго дешифратора подключены к выходу первого регистра сдвига, выход первого регистра через последовательно соединенные второй, третий, четвертый и п тый регистры подключен-к управл ющему входу первого блока сдвига, выход второго регистра сдвига подключен к входу шестого регистра, разр дные выходы которого соединены с первым входом первого сумматора, второй вход которого подключен к выходу первого блока пам ти,ВХОД которого соединен с выходами старших разр дов шестого регистра, выход первого сумматора подключен -к информационному входу седьмого р1 гистра, выход которого соединен с входом блокавозведени  в квадрат/ вьаход которого подключен к информационному входу восьмого регистра , выход которого подключен к информационному входу второго блока сдвига, уираал ющий вход которого соединен с вьаходом третьего дешифраторе ,, вход которого и вход второго блока пам ти соединены с выходом дев того регистра, информационный вход которого подключен к выходу дес того регистра, соединённого информационным входом с ВБгходом старших разр дов шестого регистра, выход второго блока сдвига подключен к информационному входу Одййнадцатого регистра, выход которого соединен с первым входом второго сумматора, второй вход которого подключен к выходу двенадцатого регистра; информационным входом соединенного с выходом второго блока пам ти, еыход второго сумматора подключен к информационному входу тринадцатого регистра, выход которого подключен к информационному входу первого блок сдвига, в.ыход которого соединен с информационным входом выходного регистра, выход блока синхронизации подключен к управл ющим входам всех регистров. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 239665, кл. G 06 Р 7/38, 1969.
2. 2.Авторское свидетельство СССР № 611208, кл. G 06 F 7/38, 1975 (прототип).

   «