SU903850A1 - Система дл передачи и приема дискретной информации - Google Patents

Description

(54) СИСТЕМА ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ДИСКРЕТНОЙ

1

Изобретение относитс  к системам передачи и приема информации и может быть использовано в комплексах телемеханики и св зи.

Известно устройство дл  передачи н приема дискретной информации, содержащее на передающей стороне кодирующее устройство с кольцевым регистром сдвига и блоком задержки и управл ющее устройство на счетчике , дещифраторе, блоке совпадений, триггерах и логических элементах, а на приемной стороне - декодирующее устройство на двух кольцевых сдвиговых регистрах и блоке сравнени  и управл ющее устройство на сумматоре по модулю 2, счетчике, блоке совпадений , блоке задержки, триггерах и логических элементах.

Устройство на передающей стороне кодирует информацию в виде двоичного кода, записанного в кольцевом сдвиговом регистре , сдвига  его по кольцу с помощью тактовых импульсов от управл ющего устройства. Закодированную информацию устройство выдает в канал св зи.

На приемной стороне устройство принимает информацию из канала св зи, декодирует ее с помощью двух сдвиговых регистров

ИНФОРМАЦИИ

и блока сравнени , сдвига  коды в регистрах по кольцу с помощью тактовых импульсов от управл ющего устройства. При этом на счетчике формируетс  номер прин того сообщени  1.

5Недостатком известного устройства  вл етс  невысока  помехоустойчивость, обусловленна  как отсутствием возможности исправл ть стирани  элементов кода в канале св зи, так и отсутствием возможности работать с каскадными кодами, обладающими повыщенной помехоустойчивостью при простой аппаратурной реализации. Кроме того, в известном устройстве отсутствуют устройства синхронизации, которые также существенно повыщают помехоустойчивость приема

15 информации.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство, содержащее на приемной стороне источник 2Q информации, блок пам ти, блок управлени , блок вывода информации, на приемной стороне: оперативную пам ть, формирователь защитного кода, блок синхронизации, блок управлени  и дещифратор циклического кода с соответствующими взаимосв з ми 2.

Недостатком известного устройства  вл етс  необходимость дл  его синхронизации с передающей стороной передавать специальные синхронизирующие сигналы, затрачива  на это дополнительное врем . В противном случае, при отсутствии синхронизирующих сигналов, существенно снижаетс  веро тность правильного декодировани  информации ввиду возможности несинхронной работы устройства с передающей стороной. Кроме того, при передаче информации по каналу св зи, в котором возможно по вление длительной помехи, когда св зь прерываетс  на длительное врем , за которое количество ощибок превысит корректирующую способность используемого кода, также существенно снижаетс  веро тность декодировани  информации.

Цель изобретени  - повышение достоверности передачи за счет увеличени  устойчивости к длительной помехе.

Поставленна  цель достигаетс  тем, что в систему, содержащую на передающей стороне источник информации, состо щий из формировател  номера сообщени , соединенного с блоком посто нной пам ти циклических кодовых комбинаций, блок управлени , состо щий из задающего генератора, соединенного с распределителем импульсов, блок вывода информации, соединенный с выходом оперативной пам ти, информационный вход которой соединен с выходом шифратора циклического кода, управл ющий вход которого и управл ющие входы блока вывода и оперативной пам ти соединены с выходом распределител  импульсов, выход блока вывода соединен с каналом св зи, на приемной стороне выход канала св зи соединен со входом формировател  защитного кода , выход которого соединен со входом блока оперативной пам ти, блок тактовой синхронизации и блок управлени , соединенные с выходом задающего генератора, вход блока тактовой синхронизации соединен с выходом канала св зи, а выход - с тактовыми входами формировател  защитного кода и блока управлени , которого соединен с управл ющим входом блока оперативной пам ти, дешифратор циклического кода, выход которого соединен со входом исполнительного блока, введены на передающей стороне регистр дублировани  сообщени , сумматор по модулю два и блок задани  синхропоследовательности , выход которого соединен с первым входом сумматора по модулю два, выход и второй вход которого соединены соответственно с информационным входом шифратора циклического кода, и выходом регистра дублировани  сообщений, управл ющий и информационный входы которого соединены соответственно с выходом распределител  импульсов и выходом блока посто нной пам ти циклических кодовых комбинаций , на приемной стороне - блок подцикловой синхронизации, блок цикловой синхронизации , блок задани  синхропоследовательности , блок сн ти  синхропоследовательности , блоки обнаружени  и исправлени  ощибок и блок посто нной пам ти циклических кодовых комбинаций, выход и вход которого соединены соответственно с первым входом дещифратора циклического кода и выходом блока управлени , соединенного также с управл ющими входами блоков обнаружени  и исправлени  ошибок, первый и второй выходы блока исправлени  ошибок соединены соответственно со вторым входом дещифратора циклического кода и первым сигнальным входом блока управлени , а информационный вход - с выходом блока обнаружени  ошибок, информационный вход которого соединен с выходом блока сн ти  синхропоследовательности, первый и второй входы которого соединены соответственно с выходом блока оперативной пам ти и выходом блока задани  синхропоследовательности , соединенным также с синхровходом блока цикловой синхронизации, информационный вход которого соединен с выходом блока подцикловой синхронизации, информационный вход которого соединен с выходом блока оперативной пам ти, тактовые входы блоков цикловой и подцикловой синхронизации соединены с выходом блока тактовой синхронизации , выход блока цикловой синхронизации соединен со вторым сигнальным входом блока управлени .

Блок подцикловой синхронизации содержит три триггера, три элемента И, два элемента ИЛИ, сумматор по модулю два, два накопител  и два пороговых эЛемента, причем входы первого и второго триггеров соединены с информационным входом блока, а выходы - со входами сумматора по модулю два, выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с единичным и нулевым выходами третьего триггера, а выходы - соответственно с первыми входами первого и второго накопителей , выходы которых соединены соответственно через первый и второй пороговые элементы с первым и вторым входами третьего элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого  вл етс  тактовым входом блока, а выход соединен со входом третьего триггера, единичный выход которого соединен с выходом блока, выходы первого и второго пороговых элементов через второй элемент ИЛИ соединен со вторыми входами первого и второго накопителей.

Блок цикловой синхронизации содержит два регистра, схему сравнени  и группу узлов сложени , причем информационный и тактовйй входы блока соединены с соответствующими входами первого и второго регистров , пары разр дных выходов которых соединены соответственно с первым, вторым третьим, четвертым входами соответствующего узла сложени  группы, первый и второй выходы всех узлов сложени  группы соединены с первым и вторым входами схемы сравнени , третий вход которой соединен с информационным входом блока, а четвертый вход и выход -  вл ютс  соответственно синхровходом и выходом блока. Блок сн ти  синхропоследовательности содержит два регистра, группу узлов сложени  и группу формирователей кода, каждый из которых состоит из двух элементов НЕ и двух элементов И, причем выход первого элемента НЕ соединен с первым входом первого элемента И, второй вход которого и первый вход второго элемента И соединены с первым выходом соответствующего узла сложени  группы, пары разр дных выходов первого регистра соединены с первым и вторым входами соответствующих узлов сложени  группы, вторые выходы которых соединены со вторыми входами вторых элементов И и входами первых элементов НЕ соответствующих формирователей кода группы, входы вторых элементов НЕ которых соединены с соответствующими выходами второго регистра , соединенных также с третьими входами соответствующих узлов сложени  группы , четвертые входы которых соединены с выходами вторых элементов НЕ соответствующих формирователей кода группы, выходы первого и второго элементов И которых образуют выход блока, входы первого и второго регистров  вл ютс  соответственно первым и вторым входами блока. Блок обнаружени  ощибок содержит два регистра, две группы элементов равнозначности , два пороговых элемента и элемент И, первый вход которого  вл етс  управл ющим входом блока, а второй и третий входы соединены соответственно с выходами первого и второго пороговых элементов, входы которых соединены соответственно с выходами элементов равнозначности первой и второй групп, входы которых соединены с парами разр дных выходов соответственно первого и второго регистров, входы которых образуют информационный вход блока, выход элемента И  вл етс  выходом блока. Блок исправлени  ощибок содержит два регистра, три сумматора по модулю два, семь элементов И, делитель на два, два элемента ИЛИ, два сдвиговых регистра, счетчик и пороговый элемент, причем первые входы первого и второго регистров  вл ютс  информационным входом блока, а выходы соответственно соединены со входами первого и второго сумматоров по модулю два, первый и второй входы первого элемента И соединены соответственно с информационным и управл ющим входами блока, а выход соединен со вторыми входами первого и второго регистров и через делитель на два с первыми входами первого и второго сдвиговых регистров, вторые входы которых соединены соответственно с выходами первого и второГО элементов ИЛИ, а выходы образуют первый выход блока, первый, второй и третий входы первого элемента ИЛИ соединены с выходами второго, третьего и четвертого элементов И, выходы п того и щестого элементов И соединены со входами второго элемента ИЛИ, выход которого соединен с первым входом седьмого элемента И, второй вход которого соединен с выходом делител  на два, а выход через счетчик - со входом порогового элемента, выход которого  вл етс  вторым выходом блока, пр мой выход первого сумматора по модулю два соединен с первыми входами второго и щестого элементов И, инверсный выход - с первыми входами четвертого и п того элементов И, пр мой выход второго сумматора по модулю два соединен со вторыми входами второго и шестого элементов И, инверсный выход - с первым входом третьего и вторым входом п того элемента И, пр мой выход третьего сумматора по модулю два соединен с третьим входом шестого элемента И, инверсный выход - с третьим входом второго элемента И, четверый вход которого и второй вход третьего элемента И соединены с соответствуюшим выходом первого регистра, второй вход четвертого элемента И и первый вход третьего сумматора по модулю два соединены с соответствующим выходом второго регистра, второй вход третьего сумматора по модулю два соединен с соответствующим выходом первого регистра. Каждый узел сложени  группы содержит три сумматора по модулю два и два элемента И, причем выходы первого и второго сумматоров по модулю два соединены с первым и вторым входами первого элемента И, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом третьего сумматора по модулю два, первый и второй входы которого объединены соответственно с первыми входами первого и второго сумматоров по модулю два и  вл ютс  соответственно первым и третьим входами узла, вторые входы первого и второго сумматоров по модулю два  вл ютс  соответственно вторым и- четвертым входами узла, выходы первого и второго элементов И  вл ютс  соответственно первым и вторым, выходами узла. На фиг. 1 представлена структурна  схема системы; на фиг. 2 - временные диаграммы работы системы; на фиг. 3 - схема формировател  защитного кода; на фиг. 4 - схема блока подцикловой синхронизации; на фиг. 5 - схема блока цикловой синхронизации; на фиг. 6 - схема блока сн ти  синхропоследовательности; на фиг. 7 - схема блока обнаружени  ощибок; на фиг. 8 - схема блока исправлени  ощибок; на фиг. 9схема блока управлени . Система содержит на передающей стороне последовательно включенные блок 1 формировани  номера сообщений, блок 2 посто нной пам ти циклических кодовых комбинаций , регистр 3 дублироваии  сообщений, сумматор 4 по модулю два, блок 5 задани  синхропоследовательности , шифратор 6 циклического кода, оперативную пам ть 7 и блок 8 вывода информации, канал 9 св зи, задающий генератор 10 и распределитель 11 импульсов . На приемной стороне система содержит последовательно включенные формирователь 12 защитного кОлТ,а, блок 13 оперативной пам ти, блок 14 подцикловой синхронизации и блок 15 цикловой синхронизации, блок 16 задани  синхропоследовательности, блок 17 управлени , блок 18 тактовой синхронизации , задающий генератор 19, блок .20 посто нной пам ти циклических кодовых комбинаций , кольцевой дещифратор 21 циклического кода и исполнительный блок 22, блок 23 сн ти  синхропоследовательности, первый блок 24 обнаружени  ошибок и блок 25 исправлени  ошибок.

На фиг. 2 представлены интервалы: цикл 26 передачи очередного сообшени ; интервал 27 передачи первой ПОЛОВИНЬЕ кодовой комбинации; интервал 28 передачи второй половины кодовой комбинации с наложенной синхропоследовательностью; подцикл 29 передачи единичного элемента основного кода; подцикл 30 передачи нулевого элемента основного кода; такт 31 передачи элемента защитного кода.

Формирователь 12 защитного кода (фиг. 3) представл ет собой последовательно включенные интегратор 32 и пороговый элемент 33, причем интегратор 32, кроме сигнального входа, имеет вход обнулени ,  вл ющийс  управл ющим входом формировател  12. На вход обнулени  поступают тактовые и.мпульсы от блока 18. Интегратор накапливает поступающий сигнал в промежутке между тактовыми импульсами. В зависимости от полученной в результате интегрирова1П1  величины на выходе порогового элемента формируетс  одно из двух возможных значений элемента защитного кода: О или 1.

Блок 14 подцикловой синхронизации (фиг. 4) состоит из двух триггеров 34, на которые поданы сигналы двух последних элементов защитного кода из блока 13 оперативной пам ти. Выходы триггеров 34 подключены к сумматору 35 по модулю 2, выход которого подключен к двум элементам И 361 и Зб2 на вторые входы которых поданы сигналы с пр мого и инверсного плеча счетного триггера 37. Выходы элементов И 36, и Зба подключены соответственно к накопител м 38 и 39, которые, в свою очередь, подключены к пороговым элементам 40 и 41. Выходы пороговых элементов 40 и 41 через элемент 42 ИЛИ св заны с входами обнулени  копителей 38 и 39 и, кроме того, второй выход порогового элемента 40 и выход порогового элемента 41 подключены к входам элемента И 43, выход которого через элемент 44 ИЛИ (на второй вход которого подан тактовый сигнал от блока 18) св зан со счетным входом триггера 37, сигнал с выхода которого в качестве дополнительного разр да добавл етс  к сигналам, поступающим на блок 15 цикловой синхронизации. Триггер 37 сортирует такты на четные и

нечетные в соответствии со своим состо нием О или 1, а сумматор 35 в каждом такте формирует сигнал о наличии перепада между двум  последними эле.ментами защитного кода, который поступает в накопитель 38 в нечетных тактах и в накопитель 39 в четных тактах. Пороговый элемент 40 имеет два выхода, на-первом из которых формируетс  импульс в случае превышени  верхнего порога на выходе накопител  38, а на втором формируетс  единичный сигнал в случае, если величина на выходе накопител 38 меньше нижнего порога. Выход накопител  39 аналогичен первому выходу накопител  38. При установившейс  подцикловой синхронизации содержимое накопител  38 растет 0 быстрее или примерно так же быстро, как в накопителе 39. При это.м единичное состо ние триггера 37  вл етс  признаком того, что два последних элемента защитного кода принадлежат одному элементу основного кода (одному подциклу).

В случае сбо  подцикловой синхронизации содержимое накопител  39 растет быстрее , чем в накопителе 38. При это.м, если содержимое накопител  39 достигнет верхнего порога, а содержимое накопител  38 не преQ высит нижнего порога, то на выходе элемента И 43 сформируетс  импульс, который поступает на триггер 37 в качестве дополнительного к тактовым импульсам и измен ет его состо ние на противоположное, устран   сбой подцикловой синхронизации. 5 Блок 15 цикловой синхронизации состоит из 2п-разр дных регистров 45 и 46, на первый из которых поданы сигналы последних 2п элементов защитного кода, а на второй - предыдущих 2п элементов, входы записи регистров 45 подключены к блоку 18. Кажда  пара разр дов регистра 45 и соответствующа  ей пара разр дов регистра 46 подключены к узлу 47 сложени  группы, количество которых в блоке - пи каждый из которых включает два сумматора 48 по модулю 2, 5 входы которых подключены к разр дам соответствующих регистров, а выходы - к элементу 49 И, сумматор 50 по модулю 2, на входы которого подключены нечетные разр ды регистров 45 и 46 и элемент 51 И, подключенный к выходам элемента 49 И и сумматора 50. Выход элемента 49 И  вл етс  первым выходом узла 47 сложени , на котором формируетс  сигнал о наличии или отсутствии стирани  эле.мента основного кода . Выход элемента 51  вл етс  вторым выходом узла 47, на котором формируетс  элемент основного кода при отсутствии стирани , п-разр дные сигналы, сформированные на первых и на вторых выходах узлов 47,

поступают на схему 52 сравнени , на другой вход которого поступает код синхропоследовательности от блока 16, а на управл ющий вход - сигнал подцикловой синхронизации с триггера 37 блока 15, разрешающий работу схемы 52 через один такт. На выходе блока 52 сравнени  в соответствующий момент формируетс  сигнал цикловой синхронизации .

Блок 23 сн ти  синхропоследовательности состоит из 2п-разр дного регистра 45, к входу которого подключены сигналы 2п последних элементов защитного кода от блока 13, п-разр дного регистра 53, подключенного входом к блоку 16 задани  синхропоследовательности , а выходом непосредственно и через элемент НЕ 541 подключенного к узлам 47 сложени , к другим входам которых подключены выходы регистра 45. Первый выход узла 47 сложени  подключен к первым входам двух элементов И 551 и 552, а второй выход - ко вторым входам непосредственно и через элемент НЕ 542. Элементы 54)2 и 5512 образуют формирователь 56 кода, выходами которого  вл ютс  выходы элементов 551 г. Количество формирователей 56 в группе равно п, и на их выходах формируетс  код второй половины сообщени  со сн той синхропоследовательностью, который объедин етс  с кодом первой половины сообщени  и поступает на блок 24 обнаружени  одиночных ошибок эллементов защитного кода.

Блок 24 содержит два регистра 57, в которые записываетс  перва  и втора  половины сообщени . Каждый регистр 57 имеет 2п разр дов, соседние разр ды попарно подключены к элементам 58iz равнозначности первой и второй групп, выходы которых подключены к двум пороговым элементам 591 и 592, подсчитывающим количество стираний в каждой половине сообщени  и сравнивающим его с порогом. Выходные сигналы пороговых элементов 59 и подключены к элементу И 60, на третий вход которого подан сигнал от блока 17. При наличии сигнала цикловой синхронизации от блока 17 приходит разрешающий сигнал на элемент И 60 и в случае превышени  порога на двух пороговых элементах 59iг на выходе элемента И 60 формируетс  управл ющий сигнал, который вместе с кодами сообщени  поступает на блок 25 исправлени  одиночных ощибок защитного кода и подсчета числа парных ошибок.

Блок 25 содержит регистры 61 и 62, на информационные входы которых поданы сигналы элементов защитного кода соответственно первой и второй половины сообщени  от блока 24, а на вход записи сигнал с элемента И 60 блока 24, подключенный также к элементу И 63, на второй вход которого поданы синхронизирующе импульсы от блока 17, а выход подключен к входам сдвига регистров 61 и 62 и делителю 64 на два.

Первый и второй разр ды регистра 61 подключены к сумматору 65 по модулю 2, первый и второй разр ды регистра 62 - к сумматору 66 по модулю 2, первые разр ды регистров 61 и 62 - к сумматору 67 по модулю 2. Блок 25 содержит элементы 68-72 И, на входы которых подключены; к элементу 68 И - пр мые выходы сумматоров 65 и 66, инверсный выход сумматора 67 и первый разр д регистра 61; к элементу 69 - инверсный выход сумматора 66 н первый разр д регистра 61; к элементу 70 - инверсный выход сумматора 65 и первый разр д регистра 62; к элементу 71 - инверсные выходы сумматоров 65 и 66; к элементу 72 - пр мые выходы сумматоров 65-67.

Выходы элементов 68-70 И подключены к элементу 73 ИЛИ, выход которого подключен к последовательному входу сдвигового регистра 74. Выходы элементов 71 и 72 И подключены к элементу 75 ИЛИ, выход которого подключен к последовательному входу сдвигового регистра 76, причем на сдвигающие входы регистров 74 и 76 подключен выход делител  64, подключенный также к входу элемента И 77, на второй вход которого подключен элемент 75 ИЛИ, а выход элемента И 77 подключен к счетчику 78, выход которого подключен к пороговому элементу 79.

При поступлении от элемента И 60 блока 24 сигнала о наличии стираний в двух половинах сообщени  этим сигналом производитс  запись в регистры 61 и 62 соответствующих половин сообщени  и открываетс  элемент И 63, через который от блока 17 поступают сдвигающие импульсы на регистры 61 и 62 и прореженные в два раза с помощью делител  64 - на регистры 74 и 76.

На выходах элементов 73 и 75 при этом формируютс  соответственно сигнал элемента основного кода и сигнал стирани  элементов основного кода, которые записываютс  последовательно в п-разр дные регистры 74 и 76 соответственно, с выхода которых сигналы подаютс  в блок 21, причем количество сигналов стирани  элементов основного кода подсчитываетс  в счетчике 78 и в случае превышени  заданного порога на выходе порогового элемента 79 формируетс  сигнал защитного отказа от декодировани , поступающий в блок 17 управлени .

Claims (7)

1. Блок 17 содержит формирователь 80 импульса пересылки сигналов из блока 13 в блок 23. Вход формировател  80 соединен с установочными входами триггера 81 и счетчика 82 и Подключен к выходу блока 15. Выход триггера 81 подключен к входу элемента И 83, второй вход которого подключен к задающему генератору 19, а выход подключен к блоку 25 и к счетному входу счетчика 82, выход которого подключен к дешифратору 84, выход которого подключен к входу обнулени  триггера 81. Таким образом, число импульсов , поступающих на блок 25 и счетчик 82, определ етс  установкой счетчика 82 и настройкой дешифратора 84 и подбираетс  равным 2п, а врем  поступлени  импульсов на блок 25 определ етс  сигналом цикловой синхронизации от блока 15. Кроме того, блок 17 содержит формирователь 85 импульсов записи сигналов в блок 13 оперативной пам ти и формирователь 86 импульса запрета считывани  информации из блока 20 посто нной пам ти. Принцип работы системы состоит в следующем . В системе обмен информацией осуществл етс  путем последовательной передачи сообщений, количество типов которых может быть ограничено возможност ми примен емого основного кода и которые пронумерованы в определенном пор дке. Дл  передачи какого-либо сообщени  его номер формируетс  в блоке 1 формировани  номера сообщений , который может быть выполнен, например , в виде клавишного устройства с щифратором . Номер сообщени  поступает на блок 2 посто нной пам ти циклических кодовых комбинаций, в котором записаны все возможные комбинации примен емого основного циклического кода. В блоке 2 из  чейки, адрес которой равен поступившему номеру сообщени , выбираетс  п-разр дна  кодова  комбинаци  основного циклического кода и поступает в регистр 3 дублировани  сообщений, где кодова  комбинаци  удваиваетс , например, путем записи в две половины регистра пам ти, длина которого равна 2п разр дов. При этом перва  половина удвоенной кодовой комбинации точно совпадает со второй половиной и представл ет собой кодовую комбинацию основного циклического кода. Удвоенна  кодова  комбинаци  подаетс  на вход сумматора 4 по модулю два, на второй вход которого подаетс  синхропоследовательность с блока 5 задани  синхропоследовательности . Синхропоследовательность представл ет собой п-разр дный код, имеющий достаточно большое кодовое рассто ние и вследствие этого малую веро тность трансформации по отношению к основным кодовым комбинаци м и к самому себе при смещении на любое число разр дов. В сумматоре 4 производитс  поразр дное сложение по модулю 2 синхропоследовательности со второй половиной удвоенной кодовой комбинации. При этом в удвоенной кодовой комбинации перва  половина остаетс  точно совпадающей с кодовой комбинацией основного циклического кода, а втора  половина отличаетс  от первой половины на величину, определ емую синхропоследовательностью . Сумматор 4 может быть выполнен в виде параллельного или последовательного суммирующего (по модулю 2) устройства. Полученный код подаетс  в шифратор 6 циклическогокода, где осуществл етс  треть  ступень кодировани  сообщени , заключающа с  в том, что каждый элемент основного кода кодируетс  двум  элементами защитного кода, первый из которых совпадает с элементом основного кода, а второй представл ет его инверсию. Шифратор 6 может быть выполнен, например, в виде двух сдвиговых регистров, в первый из которых записываетс  основной код, а его выходной разр д св зан непосредственно и через инвертор с двум  входными разр дами второго регистра. Выполн   на каждый сдвиг первого регистра два сдвига второго регистра , можно получить во втором регистре сообщение , закодированное защитным кодом. Из щифратора 6 кодировани  защитным кодом сообщение записываетс  в оперативную пам ть 7, откуда поразр дно через блок 8 вывода информации выводитс  в канал 9 св зи. Работа системы при передаче сообщени  управл етс  блоком управлени , состо щим из задающего генератора 10 и распределител  11. При этом все двоичные элементы сообщени  передаютс  последовательно во времени. Интервал 31 времени передачи одного элемента защитного кода (см. фиг. 2)  вл етс  посто нной величиной , равной одному такту работы системы. В течение одного такта передаетс  импульс высокого потенциала, соответствующий единичному элементу защитного кода, или импульс низкого потенциала, соответствующий нулевому элементу защитного кода. Элемент основного кода передаетс  в течение подцикла 29 или 30, состо щего из двух тактов, соответствующих двум элементам защитного кода. Сообщение в целом передаетс  в течение цикла 26 состо щего на 2 п подциклов по числу элементов основного кода в сообщении, разделенных на две части 27 и 28 по п подциклов в каждой. На приемной стороне сигнал из канала-9 св зи поступает в блок 18 тактовой синхронизации и на формирователь 12. Блок 18 тактовой синхронизации реагирует на перепады входного сигнала, имеющие место на границах элементов защитного кода, и формирует импульсы тактовой синхронизации в моменты времени, соответствующие границам элементов защитного кода. Блок 18 тактовой синхронизации может быть в1 шолнен, например, в виде управл емого делител  частоты с фазовым дискриминатором, дл  работы которых на его задающий вход подан сигнал от задающего генератора 19. Импульсы тактовой синхронизации с блока 18 тактовой синхронизации поступают на управл ющий вход формировател  12, в котором определ етс  значение очередного элемента защитного кода, передаваемого между двум  импульсами тактовой синхронизации. Элементы защитного кода, поступающие из формировател  12, накапливаютс  в блоке 13 оперативной пам ти. Информаци , накопленна  в блоке 13 оперативной пам ти, анализируетс  блоком 14 подцикловой синхронизации, который вы вл ет границы между подциклами прин той инфорации. Дл  своей работы блок 14 использует свойство защитного кода, соето щее в том, что на границе двух тактов, образующих подцикл передачи одного элемента основного кода, всегда имеет место перепад сигнала от высокого к низкому уровню при передаче единичного элемента основного кода или наоборот при передаче нулевого элемента. Блок 14 подцикловой синхронизации может быть выполнен, например, в виде фиксатора перепадов уровн  входного сигнала и двух накопителей количества перепадов , работающих через такт со взаимным сдвигом. Первый накопитель определ ет среднее количество перепадов по четным границам между тактами, а второй - по нечетным. Вследствие указанного свойства защитного кода в одном из накопителей, работающем на границах тактов, соответствующих середине подцикла, среднее количество перепадов будет высоким (при отсутствии помех - 100%), а в другом накопителе - низким (пор дка 50%). Поэтому, подключив выходы накопителей к пороговому устройству, на выходе последнего можно сформировать сигнал о том, какой накопитель работает на границах подциклов, а какой - в середине, и в соответствии с этим разграничить подциклы в информации, прин той из канала св зи. Из блока 14 подцикловой синхронизации прин та  информаци  с расставленными в ней признаками границ подциклов поступает в блок 15 цикловой синхронизации. Блок 15 цикловой синхронизации работает на границе каждого подцикла и определ ет момент окончани  цикла передачи очередного сообщени . Работа блока 15 основана на том, что сообщение при кодировании разделено на две половины, состо щие из п подциклов кажда  и отличающиес  тем, что на вторую половину наложена искажающа  синхропоследовательность . В блоке 15 цикловой синхронизации производитс  обработка информации, полученной в последних 2 п подциклах. При этом информаци , полученна  в последних п подциклах , складываетс  с информацией, полученной в предыдущих п подциклах. Сложение производитс  по подциклам. Информаци  каждого подцикла из последних п подциклов складываетс  с информацией соответствующего по пор дку подцикла из предыдущих п подциклов. Правило сложени  информации в подциклах сводитс  к следующему: если информаци  обоих складываемых подциклов соответствует нулю или единице основного кода, то производитс  сложение соответствующих элементов основного кода пЪ модулю 2, если же хот  бы в одном из складываемых подциклов в результате помех произошло искажение элемента защитного кода, в результате чего не может быть определен передаваемый элемент основного кода (другими словами произошло стирание элемента основного кода), то результат сложени  также формируетс  в виде стирани . В результате сложени  п пар подциклов формируетс  п-разр дное слово, элементы которого имеют одно из трех значений: О, 1 или стирание. Полученное п-разр дное слово сравниваетс  с синхропоследовательностью, поступающей на второй вход блока 15 цикловой синхронизации от блока 16 задани  синхропоследовательности. В момент, когда различие между синхропоследовательностью и словом, полученным в результате сложени  информации по подциклам, достаточно мало, блок 15 цикловой синхронизации формирует сигнал цикловой синхронизации, поступающий на сигнальный вход блока 17 управлени . Блок 15 цикловой синхронизации может быть выполнен, например, на двух сдвиговых регистрах с логической схемой обработки их разр дов и на схеме сравнени . При получении сигнала цикловой синхронизации блок 17 управлени  формирует управл ющий сигнал, по которому накопленна  информаци  из блока 13 оперативной пам ти передаетс  в блок 23 сн ти  синхропоследовательности , на второй вход которого подаетс  синхропоследовательность от блока 16 задани  синхропоследовательности. В блоке 23 производитс  сложение по подциклам второй половины прин того сообщени  с синхропоследовательностью. При этом информаци  каждого подцикла складываетс  с соответствующим разр дом синхропоследовательности . Правило сложени  аналогично правилу сложени  в блоке 15 цикловой синхронизации и состоит в том, что информаци  подцикла, имеюща  вид стирани , после сложени  остаетс  в таком же виде, а информаци , соответствующа  элементу основного кода в виде нул  или единицы, складываетс  с соответствующим разр дом синхропоследовательности по модулю 2. Таким образом , в прин той из канала 9 св зи информации снимаетс  искажение ее второй половины , выполненное в сумматоре 4 на передающей стороне. Из блока 23 сн ти  синхропоследовательности информаци  передаетс  в блок 24 обнаружени  одиночных ошибок элементов защитного кода и подсчета числа стираний элементов основного кода. В блоке 24 обрабатываютс  поочередно две половины прин того сообщени . Проводитс  анализ каждой половины по подциклам. Если в очередном подцикле обнаруживаетс  равенство элементов защитного кода между собой, то така  ситуаци  фиксируетс  как ошибка одного из элементов защитного кода и соответственно стирание элемента основного кода. Число таких ситуаций подсчитываетс  дл  каждой половины прин того сообщени . Блок 24 может быть выполнен в виде сдвигового регистра со схемой равнозначности двух разр дов и счетчика сигналов схемы равнозначности. Информаци  из блока 24 поступает в блок 25 исправлени  одиночных ошибок защитного кода и подсчета числа парных ошибок . В блоке 25 производитс  совместна  обработка двух половин прин того сообщени  в том случае, когда число стираний в каждой половине превышает заданный порог , определ емый корректирующей способностью примен еых циклических кодов. Совместна  обработка производитс  по подциклам . Информаци  подциклов с одинаковыми пор дковыми номерами в каждой половине прин того сообщени  сравниваетс  между собой. Если информаци  в сравниваемых подциклах идентична и не имеет стираний , то в результате обработки формируетс  разр д основного кода, идентичный информации в двух сравниваемых подциклах. Если информаци  в одном из сравниваемых подциклов имеет вид стирани , то в результате обработки формируетс  разр д основного кода, идентичный информации во втором сравниваемом подцикле, что соответствует исправлению одиночных ошибок. Во всех остальных случа х в результате обработки формируетс  стирание разр да основного кода, означающее наличие двух ощибок в информации сравниваемых подциклов. Количество таких парных ощибок подсчитываетс  в процессе обработки всех пар подциклов . В случае превышени  количеством парных ошибок допускаемого порога, определ емого корректирующей способностью примен емых кодов, на защитном выходе блока 25 формируетс  сигнал защитного отказа от декодировани  прин того сообщени , поступающий на второй сигнальный вход блока 17 управлени . В противном случае информаци , полученна  в результате обработки двух половин прин того сообщени  в блоке 25 поступает на вход кольцевого дешифратора 21 основного двоичного кода. Блок 25 исправлени  одиночных ошибок : ащитного кода и подсчета числа парных ошибок может быть выполнен в виде двух сдвиговых регистров, комбинационной схемы обработки двух разр дов каждого регистра , счетчика сигналов комбинационной схемы и порогового устройства. В кольцевом дешифраторе 21 основного |,воичного кода сравниваютс  код, поступивший с блока 25 поочередно со всеми возможными кодовыми комбинаци ми примен емого циклического кода, хран щимис  в блоке 20 посто нной пам ти кодовых комбинаций. Номер кодовой комбинации, совпадающей с прин той, фиксируетс  в исполнительном блоке 22. Работа всех блоков осуществл етс  под управлением блока 17 управлени , который принимает на свои сигнальные входы сигналы , свидетельствующие о выполнении тех или иных условий, например, сигнал цикловой синхронизации, сигнал защитного отказа от декодировани  и вырабатывает управл ющие сигналы дл  работы соответствующих блоков. Работа р да блоков; формировател  12, блока 14 подцикловой синхронизации и блока 15 цикловой синхронизации тактирована сигналами блока 18 тактовой синхронизации, а сами блоки 18 тактовой синхронизации и 17 управлени  тактированым задающим генератором 19. Эффективность предложенной системы передачи и приема дискретной информации особенно высока при использовании ее в сложных услови х с большой интенсивностью помех в канале св зи, в частности при наличии длительной помехи, воздействие которой устран етс  за счет обработки двух половин прин того сообщени . Реализованные в системе трехступенное каскадное кодирование информации и трехступенчата  синхронизаци  работы обеспечивают высокую веро тность правильного декодировани  сообщений, а наложение синхропоследовательности на вторую половину сообщени  исключает затраты дополнительного времени на синхронизацию. Формула изобретени  1. Система дл  передачи и приема дискретной информации, содержаща  на передающей стороне источник информации, состо щий из формировател  номера сообщени , соединенного с блоком посто нной пам ти циклических кодовых комбинаций, блок управлени , состо щий из задающего генератора , соединенного с распределителем импульсов , блок вывода информации, соединенный с выходом оперативной пам ти, информационный вход которой соединен с выходом шифратора циклического кода, управл ющий вход которого и управл ющие входы блока вывода и оперативной пам ти соединены с выходом распределител  импульсов, выход блока вывода соединен с каналом св зи; на приемной стороне выход канала св зи соединен со входом формировател  защитного кода, выход которого соединен со входом блока оперативной пам ти, блок тактовой синхронизации и блок управлени ,соединенные с выходом задающего генератора, вход блока тактовой синхронизации соединен с выходом канала св зи, а выход - с тактовыми входами формировател  защитного кода и блока управлени , выход которого соединен с управл ющим входом блока оперативной пам ти, дешифратор циклического кода, выход которого соединен со входом исполнительного блока, отличающа с  тем, что, с целью повышени  достоверности передачи за счет увеличени  устойчивости к длительной помехе, в нее введены на передающей стороне регистр дублировани  сообщени , сумматор по модулю два и блок задани  синхропоследовательности, выход которого соединен с первым входом сумматора по модулю два, выход и второй вход которого соединены соответственно с информационным входом шифратора циклического кода и выходом регистра дублировани  сообщений , управл ющий и инфорационный входы которого соединены соответственно с выходом распределител  импульсов и выходом блока посто нной пам ти циклических кодовых комбинаций, на приемной стороне введены блок подцикловой синхронизации, блок цикловой синхронизации, блок задани  синхропоследовательности , блок сн ти  синхропоследовательности , блоки обнаружени  и исправлени  ошибок и блок посто нной пам ти циклических кодовых комбинаций, выход и вход которого соединены соответственно с первым входом дешифратора циклического кода и выходом блока управлени , соединенного также с управл ющими входами блоков обнаружени  и исправлени  ошибок, первый и второй выходы блока исправлени  ощибок соединены соответственно со вторым входом дешифратора циклического кода и первым сигнальным входом блока управлени , а информационный вход - с выходом блока обнаружени  ошибок, информационный вход которого соединен с выходом блока сн ти  синхропоследовательности, первый и второй входы которого соединены соответственно с выходом блока оперативной пам ти и выходом блока задани  синхропоследовательности , соединенным также с синхровходом блока цикловой синхронизации, информационный вход которого соединен с выходом блока подцикловой синхронизации, информационный вход которого соединен с выходом блока оперативной пам ти, тактовые входы блоков цикловой и подцикловой синхронизации соединены с выходом блока тактовой синхронизации, выход блока цикловой синхронизации соединен со вторым сигнальным входом блока управлени .
2. 2. Система по п. 1, отличающа с  тем, что блок подцикловой синхронизации содержит три триггера, три элемента И, два элемента ИЛИ, сумматор по модулю два, два накопител  и два пороговых элемента, причем входы первого и второго триггеров соединены с информационным входом блока, а выходы - со входами сумматора по модулю два, выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с единичным и нулевым выходами третьего триггера, а выходы - соответственно с первыми входами первого и второго накопителеи , выходы которых соединены соответственно через первый и второй пороговые элементы с первым и вторым входами третьего элемента И, выход которого соединен с первым ВХОДОМ первого элемента ИЛИ, второй вход которого  вл етс  тактовым входом блока, а выход соединен со входом третьего триггера , единичный выход которого соединен с выходом блока, выходы первого и второго пороговых элементов через второй элемент ИЛИ соединены со вторыми входами первого и второго накопителей.
3. 3.Система по п. 1, отличающа с  тем, что блок цикловой синхронизации содержит два регистра, схему сравнени  и группу узлов сложени , причем информационный и тактовый входы блока соединены с соответствующими входами первого и второго регистров , пары разр дных выходов которых соединены соответственно с первым, вторым, третьим, четвертым входами соответствующего узла сложени  группы, первый и второй выходы всех узлов сложени  группы соединены с первым и вторым входами схемы сравнени , третий вход которой соединен с информационным входом блока, а четвертый вход и выход -  вл ютс  соответственно синхровходом и выходом блока.
4. 4.Система по п. 1, отличающа с  тем, что блок сн ти  синхропоследовательности содержит два регистра, группу узлов сложени  и группу формирователей кода, каждый из которых состоит из двух элементов НЕ и двух элементов И, причем выход первого элемента НЕ соединен с первым входом первого элемента И, второй вход которого и пер вый вход второго элемента И соединены с первым выходом соответствующего узла сложени  группы, пары разр дных выходов первого регистра соединены с первым и вторым входами соответствующих узлов сложени  группы, вторые выходы которых соединены со вторыми входами вторых элементов И и входами первых элементов НЕ соответствующих формирователей кода групп, входы вторых элементов НЕ которых соединены с соответствующими выходами второго регистра, соединенных также с третьими входами соответствующих узлов сложени  группы, четвертые входы которых соединены с выходами вторых элементов НЕ соответствующих формирователей кода группы, выходы первого и второго элементов И которых образуют выход блока, входы первого и второго регистров  вл ютс  соответственно первым и вторым входами блока.
5. 5.Система по п. 1, отличающа с  тем, что блок обнаружени  ошибок содержит два регистра, две группы элементов равнозначности , два пороговых элемента и элемент И, первый вход которого  вл етс  управл ющим входом блока, а второй и третий входы соединены соответственно с выходами первого и второго пороговых элементов, входы которых соединены соответственно с выходами элементов равнозначности первой и второй групп, входы которых соединены с парами разр дных выходов соответственно первого и второго регистров, входы которых образуют информационный вход блока, выход элемента И  вл етс  выходом блока.
6. 6. Система по п. 1, отличающа с  тем. что блок исправлени  ошибок содержит два регистра, три сумматора по модулю два, семь элементов И, делитель на два, два элемента ИЛИ, два сдвиговых регистра, счетчик и пороговый элемент, причем первые входы первого и второго регистров  вл ютс  информацинным входом блока, а выходы соответственно соединены со входами первого и второго сумматоров по модулю два, первый и второй входы первого элемента И соединены соответственно с информационным и управл ющим входами блока, а выход соединен со вторыми входами первого и второго регистров и через делитель на два с первыми входами первого и второго сдвиговых регистров, вторые входы которых соединены соответственно с выходами первого и второго элементов ИЛИ, а выходы образуют первый выход блока, первый, второй и третий входы первого элемента ИЛИ соединены с выходами второго, третьего и четвертого элементов И, выходы п того и шестого элементов И соединены со входами второго элемента ИЛИ, выход которого соединен с первым входом седьмого элемента И, второй вход которого соединен с выходом делител  на два, а выход через счетчик - со входом порогового элемента, выход которого . вл етс  вторым выходом блока, пр мой выход первого сумматора по модулю два соединен с первыми входами второго и шестого элементов И, инверсный выход - с первыми входами четвертого и п того элементов И, пр мой выход второго сумматора по модулю два соединен со вторыми входами второго и шестого элементов И, инверсный выХОД - с первым входом третьего и вторым входом п того элемента И, пр мой выход третьего сумматора по модулю два соединен с третьим входом шестого элемента И, инверсный выход - с третьим входом второго элемента И, четверный вход которого и второй вход третьего элемента И соединены с соответствующим выходом первого регистра, второй вход четвертого элемента И и первый вход третьего сумматора по модулю два соединены с соответствующим выходом второго регистра, второй вход третьего сумматора по модулю два соединен с соответствующим выходом первого регистра.
7. 7. Система по пп. 3 и 4, отличающа с  тем, что каждый узел сложени  группы содержит три сумматора по модулю два и два элемента И, причем выходы первого и второго сумматоров по модулю два соединены с первым и вторым входами первого элемента И, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом третьего сумматора по модулю два, первый и второй входы которого объединены соответственно с первыми входами первого и второго сумматоров по модулю два и  вл ютс  соответственно первым и третьим входами узла, вторые входы первого и второго сумматоров по модулю два  вл ютс  соответственно вторым и четверным входами узла, выходы первого и второго элементов И  вл ютс  соответственно первым и вторым выходами узла.

   Источники информации,

   прин тые во внимание при экспертизе

   1.Авторское свидетельство СССР № 642867, кл. Н 04 L 17/00, 1978.

   2.Тутевич В. Н. Телемеханика. М., «Энерги , 1973, с. 360, рис. 17-1 (прототип).

   903850 (окончание)

   19

   f/. J8

   Jff фуг.

   /Г,/cf

   ф1/г.З

   Фг/г.

   фг/г.З

   /(fff.7

   7

   4ff

   ff4r

   fj

   S6

   O e/iJff

   От Sff.fd

   rn

   фиг. 6

   .2

   ffm f/t.f