SU1441487A1 - Устройство дл декодировани корректирующих кодов - Google Patents

Abstract

Изобретение относитс  к технике I передачи цифровой информации и может быть использовано дл  декодировани  информационных последовательностей, защищенных от ошибок с помощью корректирующих кодов. Цель изобретени  - повышение быстродействи  устройства. Устройство дл  декодировани  корректирующих кодов содержит буферный регистр 1, распределитель 2, элементы И 3,- - , где п - блокова  длина . кода, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ блоки 5 t - () пам ти, много; разр дный двоичный сумматор 6, счет- чик 7, триггеры 8 и 9, генератор 10 импульсов, запоминающий регистр 11, .регистр 12 выдачи кода. 1 ил.

Description

Отбь/хода.

f qHa-ff--

Г(

(Л

4

4;

00

1U

Изобретение относитс  к технике передачи цифровой информации и может быть использовано дл  декодировани  информационньпс последовательностей, защищенных от ошибок с помощью корректирующих кодов.

Цель изобретени  - повьщ ение быстродействи  устройства.

На чертеже представлена структур- на  электрическа  схема устройства дл  декодировани  корректирующих кодов .

Устройство дл  декодировани  кор- ректирздащих кодов содержит буферный регистр 1, распределитель 2, элементы И 3.1-3.п-ь2, где п - блокова  длина кода, элементы ИСКЛЮ 1АЮЩЕЕ ИЛИ 4.1-Д.п, блоки 5.1-5.Г+2 () пам ти , многоразр дный двоичный сумматор 6, счетчик 7, триггеры 8 и 9, генератор 10 импульсов, запоминающий регистр 11, регистр 12 выдачи кода.

Устройство дл  декодировани  корректирующих кодов работает следзпощим образом.

п-символьнуго последовательность нулей и единиц, поступающую с выходов п элементов И, разбивают на г блоков по 1 символов в каждой, произ- вод т подсчет единиц в каждом блоке символов за один такт с помощььэ блока 5.Г+2 пам ти и суммируют результаты подсчета количества несовпадений всех г блоков символов с помощью многоразр дного сумматора б двух двоичных чисел. Дл  этого все п элементов совпадени  разбиты на г групп по 1 элементов. В каждой группе вторые вхо ды элементов И 3.1-З.п объединены и подключены к соответствующему выходу распределител  2. Выходы элементов И 3.1-З.п каждой группы подключены к

1адресным входам .блока 5.Г+2 пам ти , причем выход каждого элемента сов падени  в группе объединен с выходами соответствующих элементов совпадени  других групп. Дл  всех возможных

2слов длинь 1 по 1 разр дному адресу в блоке 5.Г+2 пам ти записано соответствующее двоичное число количества единиц в слове длины 1.

Первоначально второй триггер 9 находитс  в состо нии О и с его инверсного выхода на вход установки

-7 о

в исходное состо ние счетчика 7 до / и запоминающего регистра 11 подают сигнал,,устанавливающий эти элементы в состо ние О. Принимаемую п-сим

Q

5 0

5

0 с 0

5

0

5

4872

вольную двоичную кодовую комбинацию записывают в буферный регистр 1 При этом на вход запуска устройства г/о-- дают сигнал, перевод щий второй триггер 9 в состо ние 1, в результате отпираетс  элемент И З.п+1, и сигналы от генератора 10 импульсов проход т через него на вход распределител  2. Распределитель 2 действует циклически , причем положительный потенциал поочередно по вл етс  на его выходах , . затем циклы повтор ютс  до тех пор, пока процесс декодировани  не закончитс .

При первом цикле работы распределител  2 сигнал, по вл ющийс  на его втором выходе, переводит счетчик 7 в состо ние 1, на втором цикле - в состо ние 2 и т.д. Сигнал с третьего выхода распределител  2 считьшает число из счетчи5 а 7 на адресные входы блоков 5.1-5.г пам ти, С выходов блоков 5,1-5.г пам ти в запоминающий регистр 1 1 считьшают .одну из п- символьных копий корректирующего кода , а liMeHHO - слово, соответствующее информационным сг мволам, поступающим из счетчика 7.

При первом цикле работы распределител  2 в запоминающем регистре 1 1 записывают нулевую комбинацию, при втором цикле в запоминающий регистр 1 1 записывают ког 5бинацию, соответствующую информащюнным символам Ю-.О- образокр за 2 циклов работы распределител  2 в заломкнающем регистре 11 последовательно по вл ютс  все возможные слова корректирующего кода, причем ка здое слово сохран етс  в запоминающем регистре 11 в течение всего цикла. С помощью элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4.1-4.П кодовое слово , записанное в запоминающем регистре 1 1 ,сравнива от с прин ть словом записанным в буферном регистре j.При этом сигнал J. имеетс  на выходах лииь тех из.п элементов ИСКЛЮЧАЮЩЕЕ ИЛИ й.1-4.п, которые соЪтветствз ют. отличающимс  разр дам в з пом нутых сравниваемых словах.

Поэтому оказьшаютс  открытыми лишь те из элементов И ЗЛ-З.п, которые соответствуют отличающимс  разр дам в прин той и одной из () эталонных кодовых комбинаци х.

Каждый цикл включает- (г+З) тактов распределител  2, -на каждом из которых положительный импульс снрьма-ют с

одного выхода и подают на объединенные первые входы соответствующей группы из 1 элементов И 3.1-3.1. Одновременно с 1 выходов группы из 1 элементов И 3.1-3.1 снимают 1 символьную последовательность нулей и единиц, которую в параллельном формате подают на адресные входы блока 5.Г+2 пам ти. С выходов блока 5.Г+2 пам ти на входы сумматора 6 считывают двоичное число, соответствующее количеству единиц в 1-символьной последовательности , поданной на адресные входы блока 5.Г+2 пам ти.

Общее число единиц, полученное в сумматоре 6 как результат сложени  чисел, снимаемых с блока 5г+2 пам ти на г тактах, равное количеству отмают k информационных символов копии, котора  сохран етс  вплоть до декодировани  следующего кодового слова. Импульс с выхода элемента И З.п+2 переводит триггер 9 в состо ние О, при этом устройство возвращаетс  в исходное состо ние, и процесс декодировани  заканчиваетс .

IQ Процесс декодировани  продолжаетс  не более 2 циклов работы распределител  2, причем он может быть закончен на любом из циклов (в зависимости от того, какое кодовое слово

15 прин то). Врем  декодировани  равно не более 2 (г+3) тактов работы распределител  2, где 1 - количество элементов совпадени , объединенных по Первому входу. Числа п и 1 личающихс  символов в прин той комби- 20 об зательно должны быть кратными, нации, записанной в буферном регист- В случае, если п делитс  на 1 с ос- ре 1J и в одной из эталонных комбинаций , записанной в данный момент в запоминающем регистре 11, подают на адресные входы блока 5.Г+1 пам ти.

Если на адресные входы блока 5.Г+ +1 пам ти подают двоичную комбинацию, соответствующую числу больше t, то с его выхода считьшают единицу, котора  переводит триггер 8 в состо ние О. В результате оказьшаетс  запертым элемент И З.п+2, и через него не может пройти импульс с первого выхода распределител  2, при этом выдали декодированного сигнала не происхо-. дит, а сигналы с первого и второго выходов распределител  2 устанавливают сумматор 6 и триггер 8 соответственно в состо ние О и 1, подготовив устройство к очередному циклу 40 k - число информационных разр дов ко- декодировани . Если число отличающих- да) первых выходов которого соединены

с вторыми входами, n-k первых элементов ИСКЛЮЧМОП ЕЕ ИЛИ, k последних выходов запоминающего регистра сое- 45 динены с вторыми входами последних k элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и информационными входами k-разр дного регистра выдачи кода, выходы разр дов которого  вл ютс  выходами устройст- 50 ва, генератор импульсов, вьжод которого , соединен, с первым входом.(п+1)- го элемента.И, распределитель, пер- вый, второй, третий выходы которого

соединены соответственно с.первым 55 входом (п+2)-го элемента И, первыми входами первого триггера и счетчика

татком, то г равно целой части п/1 плюс единица. Выбор 1 зависит от максимального количества адресных 25 входов первого дополнительного блока посто нной пам ти.

Claims (1)

1. Формула изобретени 

   30 Устройство дл  декодировани  корректирующих кодов, содержащее буфер- ньй регистр, вход которого  вл етс  информационным входом устройства, выходы разр дов соединены с первыми

   gg входами одноименных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с первыми входами одноименнгпс элементов И, триггеры, запоминающий регистр , n-k (где п - разр дность кода.

   с  разр дов не превьщгает t, то в течение г тактов работы распределител  2 сигнал на выходе блока.5.г+1 посто нной пам ти не возникает, и три-г гер 8 остаетс  в состо нии 1, в которое он был установлен при предыдущем цикле работы распределител  2 сигналом с его второго выхода. В результате к моменту по влени  импульса на первом выходе распределител  2 остаетс  открытым элемент И З.п+2, и указанный импульс проходит через этот элемент, осуществив перепись сигналов из k информационных разр дов запоминающего регистра 11 в k-разр дный регистр 12 выдачи кода. При этом с параллельных выходов k-разр дного регистра 12 выдачи кода сник первым входом запоминающего регистра , выход первого триггера соединен с.вторым входом (п+2)-го элемают k информационных символов копии, котора  сохран етс  вплоть до декодировани  следующего кодового слова. Импульс с выхода элемента И З.п+2 переводит триггер 9 в состо ние О, при этом устройство возвращаетс  в исходное состо ние, и процесс декодировани  заканчиваетс .

   Процесс декодировани  продолжаетс  не более 2 циклов работы распределител  2, причем он может быть закончен на любом из циклов (в зависимости от того, какое кодовое слово

   прин то). Врем  декодировани  равно не более 2 (г+3) тактов работы распределител  2, где 1 - количество элементов совпадени , объединенных по Первому входу. Числа п и 1 об зательно должны быть кратными, В случае, если п делитс  на 1 с ос-

   - число информационных разр дов ко- а) первых выходов которого соединены

   татком, то г равно целой части п/1 плюс единица. Выбор 1 зависит от максимального количества адресных входов первого дополнительного блока посто нной пам ти.

   Формула изобретени 

   Устройство дл  декодировани  корректирующих кодов, содержащее буфер- ньй регистр, вход которого  вл етс  информационным входом устройства, выходы разр дов соединены с первыми

   входами одноименных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с первыми входами одноименнгпс элементов И, триггеры, запоминающий регистр , n-k (где п - разр дность кода.

   к первым входом запоминающего регистра , выход первого триггера соединен с.вторым входом (п+2)-го эле51

   мента .И, выход которого соединен с управл ющим входом регистра выдачи кода и первым входом второго триггера , второй вход которого  вл етс  входом запуска устройства, инверсный и пр мой выходы второго триггера соединены соответственно с вторыми входами счетчика и запоминающего регистра и вторым входом (п+1)-го элемента И, выход которого соединен с входом распределител , отличающеес  тем, что, с целью повышени  быстродействи  устройства,элементы И разбиты на группы и введены первый; второй и третий блоки пам ти и многоразр дный двоичный сумматор, управл ющий вход которого подключен к первому выходу распределител , вы414876

   ходы соединены с соответствующими входами второго блока пам ти, выход которого соединен с вторым входом первогд триггера, каждый четвертый выход распределител  подключен к объединенным вторым входам элементов И одноименной группы, выходы одноименных элементов И каждой группы объеди- 1Q нены и соединены с соответствующими входами третьего блока пам ти, выходы которого соединены с соответствующими информационными входами многоразр дного двоичного сумматора, выходы 15 счетчика соединены с соответственно объединенными входами первых блоков пам ти, выходы которых соединены с соответствующими третьими входами запоминающего регистра.