SU894796A1 - Устройство дл контрол блоков оперативной пам ти - Google Patents

Description

I

Изобретение относитс  к запоминающим устройствам и может быть использовано дл  контрол  интегральных полупроводниковых оперативных запоминающих устройств.

Известно устройство дл  контрол  блоков пам ти, содержащее элементы ИЛИ, регистры, блоки сверток по модулю два, схему сравнени , блок управлени  1.

Недостатком устрсйства  вл ютс  большие аппаратурные затраты.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  контрол  блоков оперативной пам ти, содержащее накопители, формирователь адресных сигналов , Схему сравнени , блок управлени  2.

В известном устройстве несимметричность информационного кода обеспечивает обнаружение только константных ошибок дешифратора адреса блока пам ти при считьшанни и проверке информации, например, наличие посто нного уровн  кул  или единицы на адресных цшнах, и не позвол ет обнаружить данамические неисправности, св занные с увеличением времени задержки включени  деишфраторов

аДреса, так как строки и столбцы матрицы пам ти, имеющие одинаковое дополнение до четности содержат одинаковую информацию, что снижает надежность устройства. Также устройство характеризуетс  большими аппаратурными затратами.

Цель изобретени  - упрощение и повышение надежности устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  блоков оперативной

10 пам ти, содержащее микропрограммный блок управлени , первый выход которого подключен ко входу адресного блока, второй выход - к первому входу блока хранени  контрольных данных, выход которого соединен с

15 первым входом схемы сравнени  и  вл етс  первым выходом устройства, вход которого подключен ко входу блока хранени  считанных данных,, выход которого соединен со вторым , входом схемы сравнени , выход которого под20 ключен ко входу микропрограммного блока. управлени , введены преобразователь кодов, счетчик, коммутатор и сумматор по модулю лва, причем третий вйход микропрограммного 3 блока управлени  соединен со входом счетчика , выход которого под1ключен к первому входу коммутатора, выход адресного блока соединен со входом преобразовател  кодов и вторым входом KOMMjaaTopa и  вл етс  вторым выходом устройства, выходы преобразовател  кодов и -коммутатора подключены к входам сумматора по модулю два, выход которого соединен со вторым входом блока хра нени  контрольных да1шых. При этом целесообразно преобразователь кодов выполнить в виде блока, содер1жащего элементы И, входы которых  вл ютс  входами преобразовател  кодов, а выходы подключены ко входам сумматора по модулю два, выход которого  вл етс  выходом преобразовател  кодов. На фиг. 1 приведена структурна  схема устройства дл  контрол  блоков оперативной пам ти; на фиг. 2 - структурна  схема преобразовател  кодов. Устройство содержит микропрограммный блок 1 управлени , первый выход которого подключен ко входу адресного блока 2, а второй выход - к первому входу блока 3 хранени  контрольных данных, выход которого подключен к первому входу схемы 4 срай нени  и  вл етс  первым выходом устройства К первому и второму выходам и входу устройства подключаютс  соответственно входы и выходы контролируемого блока 5 пакйии. Устройство также содержит блЪк 6 хранени  считанных данных преобразователь 7 кодов , счетчик 8, коммутатор 9 и сумматор. 10 по модулю два. Третий выход блока 1 Ьоеди нен со входом счетчика 8, выход которого подключен к первому входу коммутатора 9. Выход блока 2 соединен со входом преобразовател  7 и вторым входом коммутатора 9 и  вл етс  вторым выходом устройства. Выходы преобразовател  7 и коммутатора 9 подключены ко входам сумматора 10, вщод которого соединен со вторым входом блока 3

Преобразователь кодов 7, представл ющий. собой формирователь элементов матрицы Адамара , составленной из элементов +1 и -1, содержит (фиг. 1) элементы И 11, входы которых  вл ютс  входами преобразовател  7, а выходы подключены ко входам сумматора 12 по модулю два, выход которого  вл етс  выходом преобразовател  7. На первые входы элементов И 11 с выходов блока 2 поступают коды адреса xi, xj, ,.., х , которые используютс  дн  выбора строк микросхем пам ти Провер емого; блока пам ти, на вторые входь элементов И с выходов блока 2 поступают коды адреса Vi, Уа, ..., У, которые используютс  дл  выбора столбцов микросхем пам ти.

Во врем  второго этгща проверки содержимое счетчика 8 увеличиваетс  на единицу и через коммутатор 9 на вход сумматора 10 по модулю два постулаег код второго разр  да адреса а.

Операции записи, считывани  и сравнени  повтор ютс , при этом в провер емый блок записывают код, полученный путем преобразовани  кода адреса в код матрицы Адамара и сложенный по модулю два со вторым разр дом кода адреса aj..

Claims (2)

1. Во врем  первого этапа проверки информаци  в микросхемах пам ти п{ринимает следующее значение: Н, Н, Н, Н, во врем  второго этапа проверки получают следующее знаНа выходе сумматора 12 формируетс  код матрицы Адамара, элементы которой образуютс  путем преобразовани  кода адреса при- помощи уравнени  h X у ( х:у|) mod 2. Логические функции столбцов матрицы Адамара имеют вид: fl О, fj Xt, fj Хг, f4 Xi +X2,f5 Хз fe Xi + Хз, ..., f - X, + X2 + Таким образом, коды столбцов матрицы Адамара образуют как результат проверки ча четность разр дов йода адреса строк, при этом перебираютс  проверки всех разр дов кода адреса строк во ьсех сочетани х. Устройство работает следующим образом. При использовании устройстаа дн  контрол  полупроводникового блока пам ти емкостью 16 кбит, собранного из четырех микросхем пам ти емкостью 4 кбит, дл  выбора конкретной микросхемы пам ти используют, разр ды кода адреса aj и aj. Контроль осуществл ют в даа этапа. Вначале в провер емый блок 5 записьтают код. Полученный путем йреобра- зовани  младших разр дов кода адреса в код матрицы Адамара, сложенный по модулю два с первым старшим разр дом кода адреса ai. По программе блока 1 блок 2 формирует код адреса, который поступает на вход блока 5, на второй вход коммутатора 9 и вход преобразовател  7. При помощи С)п«м1атора 10 по модулю два осуществл етс  сложение 1КО« да матрицы Адамара и первого старшего разр да кода адреса aj, полученна  сумма заноштс  в блок хранени  контрольных дгшных 3 по команде- блока 1. Контрольные данные записьшают в прове- р емый блок 5. В циклах считывани  информации с блока 5 запоминаетс  блоком хранени  считанных данных 6. Сравнение свдта ньа и контрольных данных осуществл етс  схемой 4 сравне1ш . Результаты сравнени  поступают на вход блока 1. аение распределение информации в микросхемах пам ти: Н, Н, Н, Н. Таким образом получают все возможные сочетани , когда информаци  данной микросхемы пам51тн отличаетс  от информации в других микросхемах пам ти. Данна  тестова  последовательность позвол ет обнаружить неис правности не только микросхем пам ти, но. и даилфраторов выбора микросхем пам ти. Технике-экономический эффект от внедре ни  предлагаемого устройства достигаетс  за счет сокргццени  времени контрол  и уменьшенн  емкосга пам ти микропрограммного б ока команд. Формула изобретени  1. Устройство дл  контрол  блоков оперативной ПШЯ1И, -содержащее микропрограмм а 1й блок управлени , первый выход которого-подключен ко входу адресного блока, второй выход - к первому входу блока хра iffitom контролыо 1х данных, выход которого соединен с первым входом схемы сравнени  к  вл етс  первым выходом устройства, вход которого подключен ко входу блока хранени c4HtaHHbix данных, выход которого соединен со вторым входом схемы сравнени , выход которой подключен ко входу микропрограм4 много блока управлени , отличающе-. е с   тем, что, с целью упрощени  и повышени  надежности устройства, оно содержит преобразователь кодов, счетчик, коммутатор и сумматор по модулю два, причем третий выход микропрограммного блока управлени  соедшкн со входом -счетчика, выход которого подключен к первому входу коммутатора, выход адресного блока соединён со входом преобразовател  кодов и вторьш входом коммутатора и  вл етс  вторым выходом устройства , 1«ыхода 1 преобразовател  кодов и коммутатора подключены ко входам сумматора по модулю два, выход которого соединен со вторым входом блока хранени  контрольных данных. 2. Устройство по п. 1, отличающее с   тем, что .преобразователь кодов содержгт элементы И, входы которых  вл юк  входами преобразовател  кодов, а выходы подключены ко входам сумматора по модулю даа, выход которого  вл етс  выходом преобразовател  кодов. Источники информации, п{ ш тые во внимание при экспертизе 1.Патент СМА N 4012033, кл. 340-146.1, опублик. 1977.
2. 2. Извести  вузов. Радиоэлектроника , 1977. N« 1, с. 41-44 (прототип).

   f f

   (Pui.f

   (риг, 2.