SU879586A1 - Цифровой интегратор - Google Patents

Description

I

Изобретение относитс  к области вычислительной техники и может быть использовано при построении цифровых интегрирующих машин на однородных структурах.

Известен интегратор 17. содержащий регистры, сумматоры и вентильные группы.

Низкое быстродействие такого интегратора обусловлено выполнением на шаге интегрировани  трех последовательных по времени умножений.

Известен цифровой интегратор 2, содержащий регистры, сумматор и группы элементов И.

Недостатком устройства  вл етс  низкое быстродействие, обусловленное нерациональньм способом обработки информации и малой совмещаемостью операций.

Наиболее близким по технической сущности к изобретению  вл етс  цифровой - интеграторlE 32, содержащий регистр подинтегральной функции.

регистр 1-го приращени  функции, регистр (i-fljt-ro приращени  функции, регистр остатка, п ть сумматоров, три элемента задержки, преобразоватетель кода, коммутатор, блок умножени , регистр суммы приращений. Выход регистра подинтегральной функции соединен с первым входом первого сумматора, выход которого соединен со входом регистра подинтеграпьной функции, и через элемент задержки с первым входом второго сумматора. Второй вход первого сумматора подклкл чен к выходу регистра Г-го приращени  функции. Второй вход второго сумг матора соединен с выходом регистра (i +1)-го приращени  функции. Выход регистра остатка соединен с первым входом коммутатора,, первый выход которого соединен со входом блока умножени , а второй - с первым входом третьего сумматора. Выход блока умножени  соединен со вторым входом третьего сумматора, выход которого

соединен со входом регистра cystMbi приращений, выход которого соединен со вторым входом коммутатора. Вход преобразовател  кода подключен к выходу l(i + l)-ro приращени , а выход - к третьему входу коммутатора. Выход второго сумматора соединен с первым входом второго сумматог ра и через второй элемент задержки - со вторым входом четвертого сумматора, выход которого через третий элемент задержки соединен с первым входом п того сумматора, Выход регистра f-го приращени  функции соединен со вторым входом п того сумматора , выход которого соединен с четвертьш входом коммутатора.

В известном устройстве реализуетс  алгоритм численного интегрировани  по методу квадратных парабол, который имеет следующий вид :

Y .

VH

vSrtUD / -NvNprtHi) .)).

дч -TV

: prc- ) .q,ri. .Emiiil&4ri .

дТ

AY

u4

f Sii+) -I iKiiiLLn Srrci D .

VV 7м; д Vo 111-ff +

+2М1 .2 к1111„„- jjH r -1 Mlmiiji. iv Ja ду -fir f ili:-- -

Недостатком этого устройства  вл етс  низкое быстродействие, обусловленное в основном вычислением на шаге интегрировани  трех последовательных во времени умножвний.

Цель изобретени   вл етс  повьшение быстродействи .

Поставленна  адль достигаетс  тем, что в цифровом интеграторе, содержащем регистр подинтегральной функции, регистр -го приращени  функции, регистр (п+1)-приращен функции, первый сумматор первый элемент задержки, второй сумматор, второй элемент задержки, третий сумматор и блок умножени , причем выход регистра подинтегральной функции соединен с первым входом cyMiiaropa, вход- с выходом первого сумматора, второй вход котого соединен с выхо- дом регистра 1-го приращени  функции , а выход - со входом первого элемента задержки, выход которого подключен к первому входу второго сумм.чтора, выход которого со.адинен

со входом нт(1рс)гс- элемента задержки, выход которого соединен с первым входом третьего сумматора, вход регистра (п+1)-го приращени  подклю-

чен ко входу приращени  функции интегратора, первый вход блока умножени  подключен ко входу приращений аргумента, выход первого сумматора соединен со вторым входом второго сумматора, выход регистра i-го приращени  функции соединен со вторым входом третьего сумматора, а выход регистра (i+l)-ro приращени  функции соединен со входом регистра

.i-ro приращени  функции, третьим входом второго сумматора и третьим входом третьего сумматора, выход которого соединен со вторым входом блока умножени , выход которого  вл етс  выходом интегратора.

На фиг.1 представлена структурна  схема цифрового интегратора ; на фиг. 2 - структурна  схема блока , умножени .

Цифровой интегратор состоит из регистра 1 подинтегральной функции, регистра 2 i-ro приращени  функции, регистра 3 (i+l)-ro приращени  функции , первого сумматора 4, первого Элеменга задержки 5, второго сумматора б, второго элемента задержки 7, третьего сумматора 8 и блока умножен:, ни  9, вход 10 приращени  функции, вход 11 приращени  аргумента интегратора .

Блок умножени  состоит из буферного регистра 13, регистра множимого 14, блока элементов И-НЕ 15, суммато: ра 16, регистра остатка 17, первый вход 18 блока умножени .

Предлагаемое устройство выполн ет интегрирование по формуле квадратичных парабол :

Av,f((W-T

гдеДЗу и -приращение интеграла в г-м интеграторе в i-и точке интегрировани ;

у -значение подинтегральной функции г-м интеграторе

в 1-й точке интегрировани ; дУр. -приращение подинтегральной функции в г-м интеграторе в i-й точке ингегрировани ;

дх -шаг интегрировани . Устройство работает следующим образом .

Перед началом работы интегратора значение заноситс  в регистр множимого блока умножени  9, в регистр подинтегральной функции 1 заносит-гс  значение подинтеграль ой функции регистр i-ro приращени  функции 2 - приращение ДУу- в регистр (i+1)-приращени  функции 3 - приращение )Величина у Ц егистра 1 и при-; ращение йу/,; с регистра 2 поступают на первый сумматор 4. На выходе сумматора 4 образуетс  новое значение подинтегральной функции yfn ..которое записываетс  в регистр 1. Величина Ууч поступает также на второй вход сумматора бис задержкой на.один такт через элемент задержки 5 на первый вход сумматора 6, на третий вход которого поступает приращение

).

На выходе сумматора 6 образуетс 

величинй(3 (, , котора  с за держкой на два такта через элемент задер Еки 7 поступает на первый вход сумматора 8. На второй вход сумматора 8 поступает с регистра 2 величина ДУр , а на третий -величина ЛУу.ь4)С регистра 3. На выходе сумматора 6 образуетс  величина

1

ni+iH 4 Х; Т«

(

h

Y(

котора  поступает на второй вход блока умножени  9. В блоке умножени  вычисл етс  приращение интеграла ./(j,

Во врем  вычислений код из регистра 3 переписываетс  в регистр 2. По окончании шага интегрировани  величина приращени  интеграла (4/() из блока умножени  поступает на выход 12 интегратора. На следующем шаге интегрировани  величина входа 10 интегратора поступает в регистр 3i Вычислени  на всех последуютих шагах интегрировани  повтор ютс  аналогично .

В блоке умнсжнни  9 осуществл етс  умножение на Е разр дов множител , так как обработка одного разр да множител  в блоке умножени  9 определ етс  быстродействием п-разр дного сумматора, а получение одного разр да этого множител  в предшествующем узле - быстродействием одноразр дного сумматора. Огуществл етс  умножение на Е разр дов множител  за счет введени  в блок умножени  буферного регистра. Верхний предел размера буферного регистра в битах определ етс  соотношением

«О

пбыстродейс твие

п.-разр дногде го сумматора; Г быстродействие

однор аз р днго сумматора.

Буферный регистр 13 сотоит из дву разр дов. Два разр да множител , наход щиес  в регистре 13, считываютс  с него и поступают на блок элементов И-НЕ. Умножение осуществл етс  известным способом: умножение содержимого регистра множимого 14 на два рар да множител . За врем  сложени  в сумматоре 16 в буферном регистре накапливаетс  два новых разр да множител  .

Регистр остатка 17 введен дл  повщени  точности интегрировани . При сдвиге кода в сумматоре 16 сдвигаетс  соответственно и код в регистре 1 младшие разр ды которого записываютс  на место освободившихс  разр дов в сумматоре 16, а младшие разр ды результата из сумматора 16 - на место освободившихс  разр дов в регистре 17.

Таким образом,за врем  получени  произведени  будут выполнены суммирование остатка интеграла с этим произведением и запись нового остатка в регистр 17. Значение приращени  интеграла находитс  в сумматоре 16.

Определим быстродействие устройства прототипа и предлагаемого устройства .

Основное врем  затрачиваетс  на операции умножени . В устройствепрототипа на щаге интегрировани  выполн ютс  три операции умножени , поэтому врем  выполнени  шага интегрировани  равно

Т.,

где п- разр дность множител ;

Claims (2)

1. t- быстродействие сумматора. В предлагаемом устронстре на шаге интегрировани  выполн етс  одно умножение . Умножение выполн етс  на 7 разр дов множител . Врем  выпопне ни  шага интегрировани  равно Предлагаемое устройство позволит повысить быстродействие, например, при t 2 -в l..n-tc .ex3ex6pa4. Повышение производительности ста возможным благодар  введению новых св зей, Формула изобретени  1, Цифровой интегратор, содержащий регистр подинтегральной функции , регистр -f-ro приращени  функци регистр (1 + 0-го приращени  функции первый сумматор, первый элемент задержки , второй ciiMMaTOp, второй элемент задержки, третий сумматор, и блок умножени , причем выход регистра подинтегральной функции соединен с первым входом первого сумма тора, вход - с выходом первого сумматора , второй вход которого соедикен с вьгкодом регистра, -го приращени  фг.гнкции, а выход - с входом первого элемента задержки, выход ко , торого подключен к первому входу в iporo суг-шатора выход которого сое .дивен с входом второго элемента задержки , выход которого соединен с первым входом третьего сумматора, вход регистра (I + l)-ro приращени  ф кции подключен к входу приращени  функции интегратора, первый вход бл ка умножени  подключен к:входу 6 приращений аргумента интегратора, о т л н ч а ю ев, и и с   тем, что, с целью повышени  быстродействи , выход первого сумматора соединен с вторым входом второго сумматора, выход регистра i-ro приращени  функции соединен с вторым входом третьего сумматора, а выход регистра (i+l)-ro приращени  функции соединен с входом регистра i-ro приращени  функции, с третьим входом второго сумматора и с третьим входом третьего сумматора, выход которого соединен с вторым входом блока умножени , выход которого  вл етс  выходом интегратора,
2. 2. Интегратор по п. 1, отличающийс  тем, что блок умножени  содержит буферный регистр, регистр множимого, регистр остатка, блок элементов И-НЕ и сумматор., причем выход буферного регистра соединен с первьш Входом блока элементов И-НЕ, второй вход которого соединен с выхог. дом регистра множимого, а выход соединен с первым входом сумматора, второй вход которого соединен с выхо-/ дом регистра остатка, а выход сумматора - с входом регистра остатка к вьЕХОдом блока умножени , вход регистра множимого соединен с первым входом блока умножени , а выход буферного регистра - с вторым входом этого блока. Источники информахдаиS прин тые во внимание экспертизе 1 Авторское свидетеольство СССР № 369590, кл. J 1/02, 1971. 2 Авторское свидетельство СССР № 637833 кл, G 06 J 1/02, 1977. 3, Авторское свидетельство-СССР № 4537Г1, кл. G Об J i/02, 1973 (прототип ).