SU860082A1 - Стохастический интегратор - Google Patents

Description

(54) СТОХАСТИЧЕСКИЙ ИНТЕГРАТОР

Изобретение относитс  к вычислительной технике и может быть использовано дп  построени  стохастичес- ких вычислительных устройств. Известны стохастические интеграторы , содержащие реверсивный счетчик , вход которого  вл етс  входом интегратора, а разр дные выходы подключены к разр дным входам блока стохастического кодировани , выход которого  вл етс  выходом интегратора 1 и 2. Недостаток таких интеграторов отсутствие возможности изменени  шага интегрировани  в процессе их эксплуатации , что существенно сужает и функциональные возможности. Наиболее близок к предлагаемому стохастический интегратор, содержащий блок стохастического кодировани  (схема сравнени , разр дные входы которой подключены к генератору случайных чисел), выход которого  вл етс  выходом интегратора, реверсивный счетчик, состо щий из п синхронных Т-триггеров (Т-К-триггеров) и п блоков формировани  переноса, причем выход блока формировани  переноса 1го разр да подключен ко входу блока цепи переноса (i+l)-ro разр да и к Т-входу триггера (i,+ l)-ro разр да З Такое устройство обладаем узкими функциональными возможност ми (невозможность изменени  шага интегрировани  устройства в процессе его эксплуатации без применени  соответствующих электрических и механических переключений). Это объ сн етс  тем, что входные приращени  в таком устройстве должны быть фиксированными , с весом, равным весу единицы младшего разр да реверсивного счетчика . Поэтому изменение величины входных приращений (шага интегрировани ) в известном устройстве влечет за собой необходимость.введени  соответствующих переключателей в схеме реверсивного счетчика, что существенно усложн ет последний и снижает надежность устройства в целом. Вместе с тем, широкий круг практических задач , например решение систем дифференциальных и логических уравнений с использованием стохастических интеграторов , требует в общем случае нгьпичи  различных величин входных приращений интеграторов. Аналогичное требование возникает также в случае

решени  одной и той же задачи с раз ной точностью и скоростью.

Цель изобретени  - расширение функциональных возможностей за счет обеспечени  изменени  шага интегрировани .

Поставленна  цель достигаетс  тем что в стохастическом интеграторе, содержащем блок стохастического кодировани , выход которого  вл етс  выходом интегратора, п-разр дный реверсивный счетчик, первые входы разр дов которого соединены с соответствующими входами блока с ;охастического кодировани , второй выход каждого разр да реверсивного счетчика, кроме старшего разр да, соединен с первым входом соседнего старшего разр даJ реверсивный счетчик содержит дополнительный нулевой разр д, вход которого соединен с третьим выходом первого разр да, а первый выход - с первым входом первого разр да , третий выход каждого разр да реверсивного счетчика, кроме дополнительного нулевого и старшего разр дов , соединен со вторым входом соседнего младшего разр да, кроме дополнительного нулевого разр да, второй выход старшего разр да реверсивного счетчика соединен со вторым входом соседнего младшего разр да, третьи входы разр дов реверсивного счетчика , кроме дополнительного нулевого и старшего разр дов, и второй вход Старшего разр да подключены к синхронизирующему входу интегратора, каждый, начина  с четвертого по (К+3)-ый, вход каждого К-го разр да реверсивного счетчика, кроме дополнительного нулевого и старшего разр дов , и каждый, начина  с третьего псь (п+2)-ый, вход последнего старшего разр да соединен с четвертым выходом соответствующего соседнего младшего разр да и вторым выходом дополнительного нулевого разр да.

Кроме того, каждый разр д дополнительного нулевого и старшего разрдов содержит триггер, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ, элемент НЕ и блок формировани  переноса, первый вход которого соединен с Т-входом триггера и  вл етс  первым входом разр да реверсивного счетчика, пр мой выход триггера соединен с первыми в: одэми первого элемента ИЛИ, певого и третьего элементов И, выход третьего элемента И  вJ;I eтc  первым выходом разр да реверсивного счетчика , инверсный выход триггера соед иен с первым входом второго элемента ИЛИ и  вл етс  четвертым выходом разр да реверсивного счетчика, каждый/ начина  со второго по (1+1)-ый вход первого элемента И  вл етс  соответствующим входом разр да реверс ного счетчика, начина  с четвертого

по (К+3)-ый, выход первого элемента соединен с первым входом третьего элемента ИЛИ, второй вход которого  вл етс  вторым входом разр да реверсивного счетчика, выход третьего элемента ИЛИ соединен со входом элемента НЕ, со вторыми входами первого и второго, элементов ИЛИ и  вл етс  третьим выходом разр да реверсивного счетчика, выход элемента НЕ соединен со вторым входом третьего элемента И и первым входом второго элемента И, второй вход которого  вл етс  третьим входом разр да реверсивного счетчика, а выход соединен с С-входом триггера, выходы первого и второго элементов ИЛИ соединены соответственно со вторым и третьим входами блока формировани  переноса, выход которого  вл етс  вторь1м выходом разр да реверсивного счетчика.

Старший разр д реверсивного счетчика содержит триггер первый, второй и третий элементы И и элемент НЕ причем Т-вход триггера  вл етс  первым входом старшего разр да реверсивного счетчика, пр мой выход триггера соединен с первыми входами первого и третьего элементов И, выход третьего элемента И  вл етс  первым выходом старшего разр да реверсивного счетчика, каждый начина  со второго по (п+1)-ый, вход первого элемента И  вл етс  соответствующим входом старшего разр да реверсивного счетчика , начина  с третьего по (п+2)-ый выход первого элемента И соединен со входом элемента НЕ и  вл етс  вторым выходом старшего разр да реверсивного счетчика, выход элемента НЕ соединен со вторым входом третьего элемента И и первым входом второго элемента И, второй вход itoToporo  вл етс  вторым входом старшего разр да реверсивного счетчика, а выхсад соединен с С-входом триггера.

Дополнительньой нулевой разр д реверсивного счетчика содержит триггер и источник посто нного сигнала логической единицы, выход которого  вл етс  первым выходом дополнительного нулевого разр да реверсивного счетчика. Т-вход триггера  вл етс  входом дополнительного нулевого разр да реверсивного счетчика, а инверсный выход - вторым выходом дополнительного нулевого разр да реверсивного счетчика.

На фиг. 1 приведена блок-схема стохастического интегратора; на фиг. 2 - схема (1+1)-го разр да реверсивного счетчика(1 0,1,2,.. . (пСтохастический интегратор имеет синхронизирующий вход 1, дополнительный нулевой разр д 2 и л разр дов 2., 2,..2у,1 2 у, реверсивного счетчика, блок 3 стохастического кодировани , выход которого  вл етс  выходом 4 стохастического интегратор

Любой (1+1)-ый разр д реверсивноо счетчика, за исключением дополниельного нулевого и старшего разр ов имеет фиг. 2) вход дл  сигалов переноса 5 , , входы 6, , 6 Д ... , св зывающие его с сосед- с ими младшими i разр дами, вход Tf. л  сигнала блокировки счета, синхроизирующий вход 8 ,ч ; триггер 9j , ервый 10 , второй и третий элементы И,-первый 13.1 ; второй Л . и третий элементы ИЛИ, лемент НЕ , блок формироани  переноса, выход дл  сигналов переноса, инверсный выход . триггера, пр мой выход (i-H)-ro разр да, выход сигнала бло- М кировки счета.

Вход интегратора 1 подключен ко входам 8 всех разр дов реверсивного счетчика, кроме дополнительного нулевого . Вход . дл  сигнала пере- 20 носа в (1+1)-ый разр д подключен к выходу дл  сигнала переноса из соседнего младшего i-ro разр да, а также к Т-входу триггера . (i) входов , бД J... элемента 25 И . подключены к инверсным выхоам всех триггеров соседних младишх разр дов счетчика. Вход подключен к выходу (i+2)-го разр да и ко второму входу элемента ИЛИ Первые входы элементов ИЛИ и 14 подключены соответственно к пр мому и инверсному выходам триггера 9 . Вторые входы этих элементов соединены между собой и подключены к выходу элемента ИЛИ , и к выходу . (i-H)-ro разр да счетчика , а выходы подключены соответственно ко второму и третьему входам блока формировани  переноса . . Пр мой выход триггера 9. подключен 40 также к (1+2)-му входу элемента . И ко входу элемента И 12 ,выход 20 которого соединен со входом (i+l)-ro разр да блока 3 стохастического кодировани . Инверсный j выход триггера 9 через выход подключен на входы элементов И 10 всех старших разр дов счетчика. Выход элемента И соединен со вторым входом элемента ИЛИ 15 ц. , ал выход которого подключен ко входу 7, i-ro разр да, а через элемент НЕ . - ко входам элементов И . и Выход последнего подключен к С-входу триггера 9 . Выход блока 3 стохастического ходи- ровани  подключен к выходу 4 устройства .

Следует отметить отличие дополнительного нулевого и старшего п-го разр дов от остальных разр дов.Триг- М гер 9 нулевого разр да предназначен дл  хранени  масштабной единицы (маркера) при работе интегратора с минимальным шагом. Этот триггер не работает в счетном режиме, его С- 45

вход не подключен ко входу 1 устройства , а пр мой выход не подключен к блоку 3. Кроме того, дополнительный нулевой разр д не имеет блока 1 формировани  переноса. Поэтому он не содержит элементов И 10,, 11, 12, ИЛИ 13о, 1, 15о и элемента НЕ 16о. Вход 5 блока формировани  переноса первого разр да подклчен к источнику посто нного сигнала логической единицы.

Старший п-ый разр д не имеет блока 17и формировани  переноса элемен тов ИЛИ 13и и 14и и входа 7, в силу этого отпадает также необходимость в элементе ИЛИ 15ц.

Упоминае№лй в формуле изобретени  индекс пор дкового номера разр да реверсивного счетчика К имеет следующие пределы изменени : 2,3...п.

Устройство работает следующим образом .

Перед началом процесса интегрировни  в реверсивный счетчик заноситс  начальное значение подынтегральной функции Уд, например, путем подачи параллельного кода у, на установочные S-входы триггеров. Младший разр д записываемого кода должен содержать масштабную единицу (маркер), котора  в преобразовании двоичного кода функции у в стохастическую последовательность не участвует. Так если интегратор содержит 10 числовых разр дов (п-10) и должен работать с шагом л , то код начального значени  функции у имеет вид

. 10000Если необходимо, чтобы интегратор

работал с минимально возможным шагом (используетс  вс  разр дность ) , то код УО дЬлжен быть следующим :

О, у y-sУЬ У У УО УЧО Если начальное значение подынтегральной функции у равно нулю, то при занесении его°в счетчик необходимо масзатабную единицу записывать только в разр д,определ емый величиной ш&га интегрировани . Например, при , код начального услови  будет

0,00000100000.

Claims (4)

1. Занесение начального значени  подынтегральной функции с масштабной единицей автоматически настраивает интегратор на работу с соответствующей величиной шага интегрировани . Это достигаетс  тем, что приращени  ±лу, поступающие со входа 1 устройства на входы 8 всех разр дов, кроме нулевого, проход т лишь на С-входы триггерюв более старших разр дов по отношению к разр ду, хран щему масштабную единиLQT. в разр д, хран щий масштабную единицу, а также в младшие по отношению к нему разр ды приращени  на С-входы триггеров не поступают. Например, интегратор, имеющий 10 числовых разр дов и один дополнитель ный, должен быть настроен на работу с шагом . в счетчик заноситс  код начального значени  подынтегральной функции ,,,У4У5Уь 10000. Е циничные сигнсцты с инверсных выходов триггеров младших четырех разр дов и с пр мого выхода триггера п того разр да, хран щего масштабную единицу, вызывают срабатывание элеме тов И 10 5, ИЛИ 15, формирующих сигнал блокировки счета. С выхода эле1Мента ИЛИ 15 сигнал инвертируетс  элементом ИЛИ 16 и закрывает, элемен ты И 115-/ И 125-. В результате приращени  +ду не проход т через элемент И llg на С-вход триггера 9. Си нал с выхода элемента ИЛИ 15 прохо дит также через цепочку элементов ИЛИ 15д,15з,155г и 15 ,элементы НЕ 1 16, 16 2, 16 и запрещает поступление приращений ±йу через элементы И 11, llj,, 11 на С-входы три геров 9 2.f 9 f которые в течение всего интервала интегрировани  остаютс  в нулевом состо нии. Дл  того, чтобы триггеры в разр дах старше масштабного работали в счетном режиме (при сложении или выЧита нии), блоки формировани  переноса 17, 17,, 17,, 174, 17 неработающих разр дов должны вырабатывать единичные сигналы. Это обеспечиваетс  тем, что на всем интервале интегрировани  в режиме сложени  чере 134, 1 132., 13э, элементы ИЛИ 13, а в режиме вычитани  через элементы ИЛИ 14х}, 142,, 14, 145 единичные сигналы с выходов элементов ИЛИ 15 ISj, 15}, 164, 15 поступают на сОот етствуквдие входы блоков формировани  переноса 17 , 17,2., 17,,, 174, 175. Так как масштабна  единица  вл етс  только управл ющей и не несе информации о величине и знаке Функции у, то она, во избежание искажени  результата, не должна воприниматьс  блоком 3 стохастического кодировани . Это достигаетс  тем, что сигнал с пр мого выхода триггера Эд блокируетс  элементом И 125-, закрытым сигналом с элемента НЕ 16 и на вход блока 3 не поступает. ПосколйКу в разр де старше масштабного элементы И 12 и ИЛИ 15 при заданном шаге интегрировани  никогда не срабатывают, то на выходах элемвнт 1в .НЕ 16 этих разр дов будут существовать единичныесигналы, раз р@11гиощие прохождение через элементы И 11 приращений j-йУ С-входы триггерюв 9, а через элементы И 12 - сигналов с пр мых выходов этих триггеров на входы блока 3. Блок стохастического кодировани  3 обеспечивает преобразование текущего значени  подынтегральной ункции у в стохастическую тактироанную последовательность f (j в , оответствии с известным алгоритмом (1,если N.J Я,,-; (о,если j R/, , где R. -п - разр дные равномерно d распределенные случайные числа; N - число статистических испытаний (шагов интегрировани ) . Предлагаемое изобретение, позвол ющее реализовать стохастический интегра.тор с возможностью автоматического изменени  величины шага интегрировани  путем простой корректировки кода начального услови , су-дественно расшир ют функционаЪьные возможности этого устройства. Так, очень эффективно использование предлагаемого интегратора в различных системах моделировани , в которых в цел х оптимизации модели требуетс  оперативно измен ть ее параметры в процессе многократного просчета. Формула изобретени  1. Стохастический интегратор, содержащий блок стохастического кодировани , выход которого  вл етс  выходом интегратора, п-разр дный реверсивный счетчик, первые выходы разр дов которого соединены с соответствующими входами блока стохастического , кодировани , второй вход каждого разр да реверсивного счетчика , кроме старшего разр да, соединен с первым входом соседнего старшего разр да, отличающийс   тем, что, с целью:расширени  Функциональных возможностей за счет обеспечени  изменени  шага интегрировани , реверсивный счетчик содержит дополнительный нулевой разр д, вход которого- соединен с третьим выходом первого разр да, а первый выход - с первым входом первого разр да , третий выход каждого разр да реверсивного счетчика, кроме дополнительного нулевого и старшего разр дов , соединен со вторым входом соседнего младшего разр да, кроме дополнительного нулевого разр да, второй выход старшего разр да реверсивного счетчика соединен со вторым входом соседнего младшего разр да, третьи входы разр дов реверсивного счетчика, кроме дополнительного нулевого и старшего разр дов, и йторой вход старшего разр да подключены к синхронизирующему входу интегратора, каждый, начина  с четвертого по (К+3)-ый, вход каждого К-го разр да реверсивного счетчика, кроме дополнительного нулевого и старшего разр дов , и каждый, начина  с третьего

   по (п+2)-ый, вход старшего разр да соединен с четвертым выходом соответствующего соседнего младшего разр да вторым выходом дополнительного нулевого разр да.
2. 2.Интегратор по п. 1, отличающийс  тем, что, каждый разр д .реверсивного счетчика, кроме дополнительного нулевого и старшего разр дов, содержит триггер, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ, элемент НЕ и блок формировани  переноса первый вход которого соединен с Твходом триггера и  вл етс  первым входом разр да реверсивного счетчика , пр мой выход триггера соединен с

   первыми входами первого элемента ИЛИ первого и третьего элементов И, вы-, ход третьего элемента И  вл етс  первым выходом разр да реверсивного счетчика, инверсный выход триггера соединен с первым входом второго элемента ИЛИ и  вл етс  четвертым выходом реверсивного счетчика, каждый , начина  со второго по (1+1)-ый, вход первого элемента И  вл етс  соответствующим входом разр да реверсивного счетчика, начина  с четвертого по (К+3)-ый, выход первого элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого  вл етс  вторым входом разр да реверсивного счетчика, выход третьего элемента ИЛИ соединен со входом элемента НЕ, со вторыми входами первого и второго элементов ИЛИ и  вл етс  третьим выходом разр да реверсивного счетчика, выход элемента НЕ соединен со вторым входом третьего элемента И и первым входом второго элемента И, второй вход которого  вл етс  третьим входом разр да реверсивного счетчика, а выход соединен с С-входом триггера, выходы первого и второго элементов ИЛИ соединены соответственно со вторым и третьим входами блока формировани  переноса, выход которого  вл етс  вторым выходом разр да реверсивного счетчика.
3. 3.Интегратор по пп. 1 и 2, о тличающийс  тем, что старший разр д реверсивного счетчика со ,держит триггер, первый, второй и третий элементы И и элемент НЕ, причем Т-вход триггера  вл етс  первым входом ста эшего разр да реверсивного счетчика, пр мой выход триггера соединен с первыми входами первого и третьего элементов И, выход третьего элемента И  вл етс  первым выходом старшего разр да реверсивного счетчика , каждый, начина  со второго по

   0 ( п+1)-ый, вход первого элемента И  вл етс  соответствующим входом старшего разр да реверсивного счетчика, начина  с третьего по (п+2)-ый, выход первого элемента И соединен со

   5 входом элемента НЕ и  вл етс  втоftJM выходом старшего разр да реверсивного счетчика, выход элемента НЕ соединен со вторым входом третьего элемента И и первым входом второго

   0 элемента И, второй вход которого  вл етс  вторым входом старшего разр да реверсивного счетчика, а выход соединен с С-входом триггера.
4. 4. Интегратор по пп. 1-3, отличающийс  тем, что допол5 нительный нулевой разр д реверсивного счетчика содержит триггер и источник посто нного сигнала логической единицы, выход которого  вл етс  первым выходом дополнительного

   0 I нулевого разр да реверсивного счетчика , Т-вход триггера  вл етс  входом дополнительного нулевого разр да реверсивного счетчика, а инверсный выход - вторым выходом дополнительного нулевого разр да реверсивного счетчика.

   Источники информации, прин тые во внимание при экспертизе

   0

   1.Авторское свидетельство СССР № 344458, кл, 6 Об F 15/36, 1972.

   2.Авторское свидетельство СССР 428411, кл. G 06 F 15/36, 1974.

   3.Федоров Р.Ф.., Яковлев В.В., Добрис Г.В. Стохастические преобразователи информации. Л., Машиностроение , 1978, с. 124, рис. 46 (прототип)..