Изобретение относитс к области автоматики ицифровой вычислительной техники и может быть использовано при построении двоично-дес тичны с преобразователей. Известен преобразователь двоичного кода в дес тичный 1, содержащий сдвиговый регистр опроса, регистр двоичного кода, элементы ИЛИ перевода весовых значений разр дов двоичного кода, элементы ИЛИ разрешени формировани дес тичных разр дов, ключи, дополнительные регистры сдвига, делитель частоты, декадные счетчики, элементы задержки. Недостаток этого преобразовател состоит в сложности устройства и низком быстродействии Наиболее близким по технической сущности и схемному решению вл етс преобразователь двоичного кода в двоично-дес тичный код 2, содержащий сдвиговый регистр опроса, регистр двоичного кода, шифратор, элементы И первой группы, первые входы которых соединены с соответствующими выходами регистра двоичного кода, вторые входы - с соответствующими выходами сдвигового регистра опроса, а выходы элементов И первой группы соединены со входами шифратора, элементы И второй группы, разделенные на К подгрупп, где К - число дес тичных разр дов выходного кода, группу из К элементов ИЛИ, К декадных счетчиков, делитель частоты и элемент И, выход которого соединен со входом делител частоты, первые входы всех элементов И второй группы соединены с соответствующими выходами шифратора, вторые входы i-Tbix (i 1-4) элементов И всех подгрупп объединены и соединены с первым, вторым, третьим выходами делител частоты и выходом элемента И соответственно, .входы всех элементов И каждой подгруппы соединены со входами соответствующих элементов ИЛИ в группе элементов ИЛИ, выходы которых соединены со входами, соответствующих декадных счетчиков, первый вход элемента И соединен с четвертым входом делител частоты, а второй вход - с тактовым входом преобразовател , йыход переполнени делител частоты соединен со входом сдвигового регистра опроса. Кроме того, преобразователь содержит группу элементов задержки. 377 Недостаток этого преобразовател состоит в низком быстродействии, св занном с необходимостью задержки работы декадных счетчиков старших дес тичных на врем формировани переноса декадных счетчиков младших разр дов. Целью изобретени вл етс повышение быстродействи преобразовател двоичного кода в двоично-дес тичный. Дл достижени поставленной цели в преобразователь двоичного кода в двоично-дес тичный , содержащий сдвиговый регистр опроса, регистр двоичного кода, шифратор,: элементы И первой группы, первые входы которых соединены с соответствующими выходами регистра двоичного кода, вторые входы - с соответствующими выходами сдвигового регистра опроса , а выходы элементов И первой группы соединены с входами шифратора, элементы И второй группы, разделенные на К подгрупп, где К - число дес тичных разр дов .выходного кода, группу из К элементов ИЛИ, К декадных счетчиков, делитель частоты и элемент И, выход которого соединен со входом делител частоты , первые входы всех элементов И второй группы соединены с соответствующими выходами шифратора, вторые входы i-тых (i 1-4) элементов И всех подгрупп объединены и соединены с первым, вторым, третьим выходами делител частоты и выходом элемента И соответственно , выходы всех элементов И каждой подгруппы соединены со входами соответствующих элементов ИЛИ в группе элементов ИЛИ, выходы которых соер нены со входами соответствующих декадных;счетчиков, первый вход элемента И соединен с четвертым выходом де . лител частоты, а второй вход с тактовым входом преобразовател , выход переполнени делител Частоты соединен со входом сдвигового регистра опроса, введены дополнительные разр ды сдвигового регистра опроса, дополнительHi e э.г1ементы И в первой группе, элемент ИЛИ и (К-1) ключей, первый входы которых соединены с выходом элемента ИЛИ, второй вход j-ro ключа tj 1 --(К-1) соединен с выходом j-ro декадного счетчика, а выход j-ro ключа соединен со входом (j + )-го элемента ИЛИ группы, выходы дополнительных разр дов сдвигового регистра опроса соединены с первыми входами соответствующих дополнительных элементов И первой группы, вторые входы которы соединены с тактовым входом преобразовател , а выходы дополнительных элементов И первой группы соединены со входами элемента ИЛИ, вь1Ход переполие1ш делител частоты соединен со входом элемента ИЛИ. На чертеже представлена блок-схема преобразовател двоичного кода в двоично-дес тичный. Преобразователь содержит регистр двоичного кода 1, вход дл сигнала Пуск 2, сдвиговый регистр опроса 3, элементы И первой Ipyniibi 4, шифратор 5, элементы И второй группь: 6, подгруппы 7 элементов И второй группы, элементы ИЛИ 8 группы, декадные счетчики 9, ключи 10, элемент ИЛИ 11, тактовый вход преобразовател 12, элемент И 13, делитель частоты 14, входы записи 15 ключей 10, управл ющие .входы 16 ключей 10, выходы 1 ключей 10. В преобразователь исходный двоичный код заноситс в регистр двоичного кода 1. Преобразователь двоичного кода в двоичнодес тичный начинаетс с приходом импульсного сигнала Пуск на вход 2 преобразовател , по которому в сдвиговый регистр опроса 3 записываетс логическа единида. Далее эта.единида сдвигаетс каждыми дес тыми тактовыми им- , пульсами ТИ, приход щими с выхода делите-. л частоты 14 на вход сдвига сдвигового регистра опроса 3. Сдвиговый регистр опроса 3 последовательно, с периодом в дес ть тактовых импульсов ТИ, опрашивает каждый разр д регистра двоичного кода 1 через соответствующие элементы И первой группы 4, выходы которых соединень со входами шифратора 5, построенного из элементов ИЛИ таким образом, что на его выходах по вл етс эквивалентный опрашиваемому разр ду двоичного кода двоично-дес тичньш код. Двоично-дес тичный код с выходов пшфратора 5 поступает потетрадно (2°, 2, 2, 2) на первые входы элементов И 6 второй группы, выходы которых в соответствии с дес тичным весом тетрад О, 1, 2, 3... объединены элементами ИЛИ 8 группы. На вторые входы элементов И 6, за период в дес ть тактовых импульсов ТИ, соответственно с выхода элемента И 13, первого, второго , и четвертого разр дов делител частоты 14 поступают серии импульсов 8-4-2-1. Таким образом, элементы И 6 второй группы совместно с элементом И 13 и делителем частоты 14 позвол ют осуществить преобразование потенциального двоично-дес тичного кода на выходах щифратора 5 в унитарный (числоимпульсный ) код, который с выходов элементов И 6 поступает через соответствующие элементы ИЛИ 8 на входы декадных счетчиков 9 единиц I, дес тков II, сотен III, тыс ч IV и т.д. Так, двоично-дес тичный код 0000 0101 0001 0010 за цикл преобразовани преобразуетс через элементы И 6 группы в серии импульсов 0000 0401 0001 0020, которые объедин ютс элементами ИЛИ 8 второй группы дл соответствующих тетрад и с выхода последних поступают на вход декадных счетчиков 9 соответственно единиц I два импульса, дес тков II один импульс, сотен III п ть импульсов, тыс ч IV ноль импульсов и т.д. . В процессе поразр дного спроса регистра двоичного кода 1 происходит накопление эквивалентных двоично-дес тичных кодов в декадных счетчиках 9. В результате на выходах декада«ых счетчиков 9 по вл ютс импульсы переполнени (переноса). Дл исключени совпадени импульсов переноса с импульсами унитарного кода примен ютс ключи 10, которые запоминают импульсы переноса, пришедшие на входы 15 записи ключей 10 с соответствующих выходов декадных счетчиков 9 до окончани периода преобразовани опрашиваемого разр да регистра двоичного кода i. Каждый дес тичный тактовый импульс ТИ, поступающий с выхода дел тел частоты 14 через элемент ИЛИ 11 на управл ющие входы 16 ключей 10, переписывает импульсы переноси с выходов 17 ключей 10 через соответствующие элементы ИЛИ 8 группы, на входы следующих декадных счетчиков 9. При возникновение сквозного переноса (пере нос через два и более декадных .счетчиков 9) он запоминаетс в следующем ключе Ш в промежутке времени между окончанием дес того тактового импульса ТИ насто щего периода преобразовани и первым тактовым и fflyльcoм следующего периода преобразовани . Таким образом , сквозной перенос последовательно проходит (с периодом в дес ть тактовых импульсов ) электронные ключи 10 в процессе преобра зовани двоишого кода в двоично-дес тичный. После опроса всех разр дов регистра двоичного кода 1 необходимо осуществить коррекцию полученного результата в декадных счетчиках 9, в которых могут быть не учтены импульсы пе реносов, наход щиес в ключах 10. Коррекци результата в декадных счетчиках 9 происходит при последовательном сдвиге логической единицы в дополнительные разр ды сдвигового регистра опроса 3 (на чертеже представлен один дополнительный разр д и соответственно один дополнительный элемент И первой группы, так как число декадных счетчиков 9 меньще дес ти). Сигнал разрешени коррекции с выхода соответствующего дополнительного разр да регистра опроса 3 поступает на соответств)ющий дополнительный элемент И первой группы, что позвол ет тактовым импульсам ТИ с входа 12 преобразовател через дополнительный элемент И 4, элемент ИЛИ 11 поступать на зшравл ющие входы 16 ключей 10. Происходит считывание или сдвиг импульсов переноса в ключах 10. Так как максимальное число сквозных переносов определ етс числом декадных счетчиков 9 без единицы (последний декадный счетшк 9 не генерирует импульс переноса), то дл осуществлени коррекщш результата в декадных счетчиках 9 едишщ I, дес тков И, сотен 111, тыс ч IV дл схемы преобразовател необходимо три дополнительных тактовых импульса ТИ. Остальные семь .импульсов ТИ вл ютс избыточными. Элемент ИЛИ 11 позвол ет объединить выходы дополнительных элементов И 4 к выход делител частоты 14 дл дев того тактового импульса ТИ. В таблице представлен пример преобразовани двоичного кода 1001110001101 в двоично-дес тичный 0101 0000 0000 0101. В цел х нагл дности двоично-дес тичный код заменен на дес тичньш , что не вли ет на сущность преобразовани . Дл коррекщп результата в декадт1х счетчиках 9 достаточно двух импульсов ТИ. Остальные восемь импульсов вл ютс избыточными . Цикл преобразовани (один разр д двоичного кода) осуществл етс за дес ть тактовых им пульсов Т№.. Процесс преобразовани двоичного кода в дво ично-дес тичный заканчиваетс после прохождени логической единицы всех (в том числе и дополнительных) разр дов регистра опроса 3. ЛДсключение элементов задержки и введение новых элементов i дополнительных разр дов сдвигового регистра опроса и дополнительных элементов И первой группы, элемента ИЛИ и К-1 ключей, а также их св зей позвол ет при небольших аппаратурных затратах (около 1,5- 2% от общего объема устройства), значительно повысить быстродействие. Так, например, дл приведенного тринадцати разр дного двоичного кода быстродействие увеличиваетс в шесть раз, дл п тнадцатиразр дного двоичного кода быстродействие увеличитс в дес ть раз и т.д. Таким образом чем выш разр дность преобразуемого двоичного кода, тем выше эффективность предложенного технического решени . Это позволит расширить возможности применени преобразовател в различ ных цифровых системах автоматики, цифровой техники. Формула и. зобретени Преобразователь двоичного кода в двоичнодес тичный , содержащий сдвиговый регистр опроса , регистр двоичного кода, шифратор, элементы И первой группы, первые Ьходы которых соединены с соответствующими выходами регистра двоичного кода, вторые входы - с соответствующими выходами сдвиговогсР регистра опроса, а выходы элементов И первой группы соединены со входами, шифратора, элементы И второй группы, разделенные на К подгрупп, где К - число дес тичных разр дов выходного кода, группу из К элементов ИЛИ, К декадных счетчиков, делитель частоты и элемент И, выход которого соединен со входом делител частоты, первые входь всех элементов И второй группы соединены с содтветствующими выходами шифратора, вторые входы i-тых (i 1-4) элементов И всех подгрупп объединены и соединены с первым, вторым, третьим выходами делител частоты и выходом элемента И соответственно, выходы всех элементов И каждой подгруппы соединены со входами соответствующих элементов ИЛИ группы, выходы которых соединены со входами соответствующихThe invention relates to the field of automation of digital computing and can be used in the construction of binary-decimal transducers. The known converter of binary code to decimal 1 contains a survey shift register, binary code register, elements OR transfer weight values of binary code bits, elements OR decimal resolution generation, keys, additional shift registers, frequency divider, decade counters, elements delays. The disadvantage of this converter is in the complexity of the device and low speed. The closest in technical essence and circuit design is a binary code converter to binary-decimal code 2, which contains the survey shift register, binary code register, encoder, AND elements of the first group, the first inputs of which connected to the corresponding outputs of the binary code register, the second inputs - with the corresponding outputs of the shift register of the survey, and the outputs of the elements And the first group are connected to the inputs of the encoder, el Copies AND of the second group, divided into K subgroups, where K is the number of decimal bits of the output code, a group of K elements OR, K decade counters, a frequency divider and an element AND whose output is connected to the input of a frequency divider, the first inputs of all elements AND the second group is connected to the corresponding outputs of the encoder, the second inputs of the i-Tbix (i 1-4) elements AND of all subgroups are combined and connected to the first, second, third outputs of the frequency divider and the output of the AND element, respectively, the inputs of all elements AND of each subgroup are connected to the entrance In the group of OR elements whose outputs are connected to the inputs of the corresponding decade counters, the first input of the AND element is connected to the fourth input of the frequency divider, and the second input to the clock input of the converter, and the overflow exit of the frequency divider is connected to the input of the shift poll register. In addition, the converter contains a group of delay elements. 377 The disadvantage of this converter is the low speed associated with the need to delay the operation of decade senior decimal counters at the time of forming the transfer of ten decade low-order counters. The aim of the invention is to increase the speed of a binary-to-binary converter. To achieve this goal, a binary-to-binary-to-binary converter that contains a survey poll register, a binary code register, an encoder, and: elements of the first group whose first inputs are connected to the corresponding outputs of the binary code register, and the second inputs to the corresponding outputs of the shift register polling, and the outputs of the AND elements of the first group are connected to the inputs of the encoder, the AND elements of the second group are divided into K subgroups, where K is the number of decimal digits of the output code, a group of K elements OR, K de frame counters, the frequency divider and the element And, the output of which is connected to the input of the frequency divider, the first inputs of all elements And the second group are connected to the corresponding outputs of the encoder, the second inputs of the ith (i 1-4) elements And all subgroups are combined and connected to the first , the second, third outputs of the frequency divider and the output of the AND element, respectively, the outputs of all elements AND of each subgroup are connected to the inputs of the corresponding OR elements in the group of OR elements whose outputs are sore to the corresponding decade inputs; Cove, a first input of AND gate is connected to the fourth output of de. frequency module, and the second input with a clock input of the converter, the output of the frequency divider overflow is connected to the input of the polling shift register, additional bits of the polling shift register are added, additionally Hi and g1ments And in the first group, the OR element and (K-1) keys, the first inputs of which are connected to the output of the OR element, the second input of the j-ro key tj 1 - (K-1) is connected to the output of the j-ro decade counter, and the output of the j-ro key is connected to the input of the (j +) -th element OR groups, the outputs of the additional bits of the shift register of the survey are connected to ne Vym corresponding additional inputs of AND gates of the first group, a second input coupled to a clock input of the converter, and outputs the additional elements and the first element group are connected to inputs of OR v1Hod perepolie1sh frequency divider coupled to the input of the OR element. The drawing shows a block diagram of a binary-to-binary converter. The converter contains the binary code register 1, the input for the signal Start 2, the poll shift register 3, the elements AND the first Ipyniibi 4, the encoder 5, the elements AND the second group: 6, the subgroups 7 elements AND the second group, the elements OR 8 groups, decade counters 9, keys 10, element OR 11, clock input of converter 12, element 13, frequency divider 14, write inputs 15 keys 10, inputs 16 keys 10, outputs 1 keys 10. In the converter, the initial binary code is entered into the binary code register 1 Binary to binary converter starts with the arrival of the pulse signal on the Start input transducer 2, in which the shift register 3 is written polling logic edinida. Further, this connection is shifted every tenth clock pulse, TI pulses, coming from the output of the dividers. l frequency 14 to the input of the shift register of the poll 3. The shift register of the poll 3 sequentially, with a period of ten clock pulses TI, polls each bit of the binary code register 1 through the corresponding elements of the first group 4, the outputs of which are connected to the inputs of the encoder 5, constructed from OR elements in such a way that the binary-ten code equivalent to the polled bit of the binary code appears on its outputs. The binary-decimal code from the outputs of the pinfrarator 5 enters each other (2 °, 2, 2, 2) at the first inputs of the And 6 elements of the second group, the outputs of which, in accordance with the tenth weight of the tetrads O, 1, 2, 3 ... are combined elements OR 8 groups. At the second inputs of the elements And 6, for a period of ten clock pulses TI, respectively, from the output of the element And 13, the first, second, and fourth bits of the frequency divider 14 receive a series of pulses 8-4-2-1. Thus, elements And 6 of the second group together with element And 13 and frequency divider 14 allow the conversion of a potential binary-decimal code at the outputs of the tamper 5 into a unitary (number-impulse) code, which from the outputs of elements And 6 enters through the corresponding elements OR 8 the inputs of the ten-day counters are 9 units I, tens of II, hundreds of III, thousand IV, etc. Thus, the binary-decimal code 0000 0101 0001 0010 during the conversion cycle is transformed through the elements AND 6 of the group into a series of pulses 0000 0401 0001 0020, which are combined with the elements OR 8 of the second group for the corresponding tetrads and from the output of the latter arrive at the input of the decade counters 9 respectively units I are two pulses, tens of II, one pulse, hundreds of III five pulses, thousand h IV zero pulses, etc. . In the process of one-by-one demand of the register of binary code 1, accumulation of equivalent binary-decimal codes occurs in decade counters 9. As a result, over the decade outputs of 9 counters, overflow (transfer) pulses appear. To eliminate the transfer pulses coinciding with the unitary code pulses, keys 10 are used, which memorize the transfer pulses that came to the inputs 15 of the keys 10 from the corresponding outputs of decade counters 9 before the end of the conversion period of the polled binary code register i. Each decimal clock pulse TI, coming from the output of frequency divi- sions 14 through the element OR 11 to the control inputs 16 of the keys 10, rewrites the pulses transferred from the outputs 17 of the keys 10 through the corresponding elements of OR 8 groups to the inputs of the following decade counters 9. If end-to-end transfer (carried over two or more decade-long counters 9) is remembered in the next key W in the time interval between the end of the tenth clock pulse TI of the current conversion period and the first clock and ffly next time period reorganization. Thus, the end-to-end transfer sequentially passes (with a period of ten clock pulses) electronic keys 10 in the process of converting the double code to binary-decimal. After polling all bits of the binary code register 1, it is necessary to correct the result obtained in decade counters 9, in which transfer pulses in the keys 10 may not be taken into account. Correction of the result in decade counters 9 occurs when sequential shift of the logical unit to additional bits The data of the shift register of the poll 3 (in the drawing one additional bit and respectively one additional element AND of the first group are represented, since the number of decade counters is 9 less than ten). The correction enable signal from the output of the corresponding additional bit of the polling register 3 is fed to the corresponding additional element AND of the first group, which allows TI clock pulses from the input 12 of the converter through the additional element 4, the element 11 or 11 to go to the reference inputs 16 of the keys 10 . The transfer pulses are read or shifted in the keys 10. Since the maximum number of end-to-end transfers is determined by the number of decade counters 9 without one (the last decade count 9 does not generate a pulse a), for implementing korrekschsh result in decade counter 9 edishsch I, and tens, hundreds, 111 thousand hours for IV converter circuit requires three additional clock pulse TI. The remaining seven TI impulses are redundant. The element OR 11 allows you to combine the outputs of the additional elements AND 4 to the output of the frequency divider 14 for the ninth clock pulse TI. The table shows an example of converting binary code 1001110001101 to binary-decimal 0101 0000 0000 0101. For the sake of clue, the binary-decimal code is replaced by ten, which does not affect the nature of the transformation. For corrective results in decade 1 counters 9, two TI pulses are sufficient. The remaining eight pulses are redundant. The conversion cycle (one bit of binary code) is performed for ten clock pulses T # .. The process of converting binary code to binary decimal ends after passing a logical unit of all (including additional) bits of the poll register 3. The removal of the delay elements and the introduction of new elements i of the additional bits of the polling shift register and additional elements AND of the first group, the element OR and K-1 keys, as well as their connections, allow for small hardware costs (about 1.5-2% of the totalbemsya device) significantly improve performance. So, for example, for a given thirteen bit binary code, the speed is increased six times, for a fifteen bit binary code, the speed will increase ten times, and so on. Thus, the higher the resolution of the binary code being converted, the higher the efficiency of the proposed technical solution. This will expand the possibilities of using the converter in various digital automation systems, digital technology. Formula and. Binary code to binary binary converter containing the polling shift register, binary code register, encoder, AND elements of the first group, the first inputs of which are connected to the corresponding outputs of the binary code register, the second inputs - with the corresponding outputs of the shifting register of the polling register, and outputs of the AND elements of the first groups are connected with inputs, encoder, AND elements of the second group, divided into K subgroups, where K is the number of decimal bits of the output code, a group of K elements OR, K decade counters, divides The frequency spindle and the element whose output is connected to the input of the frequency divider, the first input of all elements of the second group are connected to the corresponding outputs of the encoder, the second inputs of the i-th (i 1-4) elements of all subgroups are combined and connected to the first, second, the third outputs of the frequency divider and the output of the element AND, respectively, the outputs of all elements AND of each subgroup are connected to the inputs of the corresponding elements OR groups, the outputs of which are connected to the inputs of the corresponding
декадных счетчиков, первый вход элемента И соединен с четвертым выходом делител частоты , а второй вход с тактовым входом преобразовател , выход переполнени делител частоты соединен со входом сдвигового регистpa опроса, отличающийс тем, что, с целью повышени быстродействи , в него введены дополнительные разр ды сдвигового регистра опроса, дополнительные элементы И в первой группе, элемент ИЛИ и (К-1) ключей, первые входы которых соединены с выходом элемента ИЛИ, второй вход j-ro ключа j 1-(К-1) соединен с выходом j-ro декадного счетчика, а выход j-ro ключа, соединен со входом (J + 1)-го элемента ИЛИ группы, выходы дополнительных разр дов сдвигового регистра опроса соединены с первыми входами соответствующих дополнительных элементов И первой группы, вторые входы которых соединены с тактовым входом преобразовател , а выходы дополнительных элементов И первой группы соединены со входами элемента ИЛИ, выход переполнени делител частоты соединен со входом элемента ИЛИ.decadal counters, the first input element And is connected to the fourth output of the frequency divider, and the second input to the clock input of the converter, the overflow output of the frequency divider is connected to the input of the interrogation shift register, characterized in that, in order to improve speed, additional shear digits are entered into it poll register, additional elements AND in the first group, the OR element and (K-1) keys, the first inputs of which are connected to the output of the OR element, the second input of the j-ro key j 1- (K-1) is connected to the output of the j-ro decade counter and in j-ro key output, is connected to the input of (J + 1) -th element OR group, the outputs of additional bits of the shift register of the interrogation are connected to the first inputs of the corresponding additional elements AND of the first group, the second inputs of which are connected to the clock input of the converter, and the outputs elements of the first group are connected to the inputs of the OR element, the overflow output of the frequency divider is connected to the input of the OR element.
Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination
1.Авторское свидетельство 1 СССР N 432486, кл. G 06 F 5/00, 1974.1. Author's certificate 1 USSR N 432486, cl. G 06 F 5/00, 1974.
2.Авторское свидетельство СССР по за вке N 2339428/18-24, кл. G 06 F 5/02, 1976. 2. USSR author's certificate according to the application N 2339428 / 18-24, cl. G 06 F 5/02, 1976.