SU1275762A1 - Pulse repetition frequency divider - Google Patents

Pulse repetition frequency divider Download PDF

Info

Publication number
SU1275762A1
SU1275762A1 SU853874954A SU3874954A SU1275762A1 SU 1275762 A1 SU1275762 A1 SU 1275762A1 SU 853874954 A SU853874954 A SU 853874954A SU 3874954 A SU3874954 A SU 3874954A SU 1275762 A1 SU1275762 A1 SU 1275762A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
pulse
pulses
bus
Prior art date
Application number
SU853874954A
Other languages
Russian (ru)
Inventor
Валерий Петрович Бордыков
Фарид Забихович Мазитов
Николай Степанович Мясников
Original Assignee
Специальное проектно-конструкторское бюро средств автоматизации нефтедобычи и нефтехимии "Нефтехимпромавтоматика"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Специальное проектно-конструкторское бюро средств автоматизации нефтедобычи и нефтехимии "Нефтехимпромавтоматика" filed Critical Специальное проектно-конструкторское бюро средств автоматизации нефтедобычи и нефтехимии "Нефтехимпромавтоматика"
Priority to SU853874954A priority Critical patent/SU1275762A1/en
Application granted granted Critical
Publication of SU1275762A1 publication Critical patent/SU1275762A1/en

Links

Abstract

Изобретение может быть использовано в устройствах автоматики и вычислительной техники. Цель изобретени  - повышение равномерности следовани  выходных импульсов. Поставлен-г . на  цель достигаетс  тем, что в делитель введены шина 5 управлени , элементы И 2,3 и блок 4 вычитани  импульсов . Кроме того, он содержит п-разр дный счетчик 1 импульсов, входную 6 и выходную 10 шины, элемент : ТШИ 7, группу из п элементов И 8.18 .4, шины 9 кода управлени , элемент И12 и триггер 11. 2 з.п. ф-лы, 4 ил. (ЛThe invention can be used in devices of automation and computing. The purpose of the invention is to improve the uniformity of the output pulses. Put-g. The goal is achieved by the fact that the control bus 5, the elements AND 2.3 and the pulse subtraction unit 4 are entered into the divider. In addition, it contains an n-bit counter of 1 pulses, an input 6 and an output 10 bus, the element: TSHI 7, a group of n elements AND 8.18.44, bus 9 control code, element I12 and trigger 11. 2 Cp. f-ly, 4 ill. (L

Description

I Изобретение относитс  к импульсно технике и может быть использовано в устройствах автоматики и вычислитель ной техники. Цель изобретени  - повышение равномерности следовани  выходных импульсов . На фиг.1 приведена электрическа  функциональна  схема делител  частоты следовани  импульсов; на фиг.2 электрическа  функциональна  схема счетчиков импульсов; на фиг.З - элек трическа  функциональна  схема делител  частоты следовани  импульсов при наращиванини числа разр дов; на фиг.4 - временные диаграммы, по сн ю щие работу п-разр дного счетчика импульсов . Делитель частоты следовани  импульсов содержит п-разр дный счетчик 1 (на фиг. 1 приведен пример дл  случа  п А), вход которого соединен с выходом первого элемента И 2 и с первым входом второго элемента И 3, вхо ды с первого по (п + 1)-й которого соединены с соответственно с первого по п-й выходами первой группы выходов п-разр дного счетчика 1 импульсов , первый вход первого элемента И 2 соединен с выходом блока 4 вычитани  импульсов„ второй вход - с шиной 5 управлени ; суммирующий вход блока 4 вычитани  импульсов соединен с входной шиной 6, вычитающий вход блока 4 вычитани  импульсов соединен с выходом элемента ИЛИ 7, входы кото рого соединены с выходами соответствующих элементов 8.1-8.4 группы из п элементов И, первые входы указанных элементов И соединены с соответствующими разр дами шины 9 управл ющего кода, вторые входы - с соответствующими выходами второй группы выходов п-разр дного счетчика 1 импульсов; выходна  шина 10 соединена с выходом второго элемента И 3, в качестве дополнительных выходных шин могут быть использованы выходы первой группы выходов п-разр дного счет чика 1 импульсов. Блок 4 вычитани  импульсов может быть выполнен в виде 1 К-триггера 11 и элемента И 12, выход которого соединен с выходом блока 4 вычитани  им пульсов, суммирующий вход которого соединен с 1-входом I К-триггера 11 и с первым входом элемента И 12, вто рой вход которого соединен с выхода622 ми I К-триггера 11, К-вход которого соединен с вычитающим входом блока 4 вычитани  импульсов. Б делителе частоты следовани  импульсов п-разр дный счетчик 1 импульсов (на примере п 4) содержит п последовательно соединенных триггеров 11.1-11.4, пр мой выход каждого из которых соединен с соответствующим выходом 13.1-13.4 первой группы выходов п-разр дного счетчика 1 импульсов , вход 14 которого соединен с входом первого триггера 11.1 и с первыми входами элементов И 15.115 .4 группы из п элементов И, выход каждого из которых соединен с соответствующим выходом 16.1-16.4 второй группы выходов п-разр дного счетчика 1 импульсов; первый вход каждого из элементов И 17.1-17.3 группы из (n-l)-ro элемента И соединены с инверсным выходом соответствующего триггера 11.2-11.4, остальные входы указанных элементов И - с пр мыми выходами всех предьщущих триггеров (например, дл  элемента И 17.2 - с пр мыми выходами триггеров 11.1 и 11.2); инверсный выход первого триггера 11.1 соединен с вторым входом первого элемента И 15.1 группы из п элементов И; выходы элементов И 17.1-17.3 соединены с вторыми входами элементов 15.2-15.4. Наращивание числа разр дов устройства (фиг.З) приводит к соответствующему увеличению первых элементов И 2.1-2.2, вторых элементов И 3.1 и 3.2, групп 18.1-18.2 из п элементов И 8.1-8.3 (на примере п 3) и элементов ИЛИ 7.1-7.2, выходы которых соединены через дополнительный элемент ИЛИ 7.3 с вычитающим входом блока 4 вычитани  импульсов. Сигнал с выхода блока 4 вычитани  импульсов используетс  в качестве тактового дл  п-разр дных счетчиков 1.1 и 1.2 импульсов, а выходной сигнал элемента И 3 (в данном случае элемента И 3.1) используетс  в качестве управл ющего дл  последующих каскадов делени  частоты. Делитель частоты следовани  импульсов позвол ет производить деление частоты следовани  входных импульсов на следующие коэф(|)ициенты „N + K N + K N-fK N + К, --- , -т- , -о- и т.д. где, К О - N - 1, причем значение п задаетс  с шины 9 двоичным кодом. Устройство работает следующим образом . При подаче единичного уровн  на шину 5 и при единичном состо нии триггера 11 блока 4 импульсы входной частоты с шины 6 поступают на вход счетчика 1 (фиг.Аа). Триггеры 11.111 .4 последовательно дел т импульсы входной частоты на два (фиг.4б,д), которые и присутствуют, соответствен но, на выходах 13.1-13.4. Элементы 17.1-17.3 вьщел ют определенные состо ни  счетчика 1. Если, например, на инверсном выходе триггера 11.1 импульсы (длительность которых равна периоду входных импульсов) по вл ютс после каждого четного входного импульса (фиг.4е), то на выходе элемен та 17.1 - после первого, п того, дев того и т.д. входных импульсов (фиг.4ж), на выходе элемента 17.2 после третьего, одиннадцатого и т.д. входных импульсов (фиг.4и) и на выхо де элемента 17.3 - после седьмого, п тнадцатого и т.д. входных импульсо ( фиг.4к). С помощью элементов 15.1-15.4 дли тельность указанных импульсов укорачиваетс  до длительности входных импульсов (фиг. 4л,н). Таким образом, на каждые Х1 входн Эти импульсы поступают на входы соответствукнцих элементов 8.1-8.4. На входы элемента 7 пройдут не все импульсы, а только те, дл  которых существует разрешение на других вхо дах элементов 8.1-8.4 с шины 9. В случае, когда К О, на входы элеме та 7 не поступит ни одного импульса Дл  нахождени  количества импуль сов на входах и выходе элемента 7 число К, задаваемое с шины 9, представим следующим образом: К1..2% K2.2V КЗ.-2% К4.-2 где Kj - значени  соответствующих разр дов (i 1....,4)кода на шине I The invention relates to a pulse technique and can be used in automation devices and computer technology. The purpose of the invention is to improve the uniformity of the output pulses. Figure 1 shows an electrical functional diagram of a pulse frequency divider; Figure 2 is an electrical functional diagram of pulse counters; FIG. 3 is an electrical functional diagram of a pulse frequency divider with increasing number of bits; 4 shows timing diagrams for the operation of the n-bit pulse counter. The pulse frequency divider contains a n-bit counter 1 (an example is shown in Fig. 1 for the case nA), the input of which is connected to the output of the first element I 2 and to the first input of the second element I 3, the input from the first one (n + 1) which is connected to respectively the first to the nth outputs of the first group of outputs of the n-bit counter 1 pulses, the first input of the first element I 2 is connected to the output of the pulse subtraction unit 4 the second input to the control bus 5; The summing input of the pulse subtraction unit 4 is connected to the input bus 6, the subtracting input of the pulse subtraction unit 4 is connected to the output of the OR element 7, the inputs of which are connected to the outputs of the corresponding elements 8.1-8.4 of the group And; the bits of the bus 9 of the control code, the second inputs with the corresponding outputs of the second group of outputs of the n-bit counter 1 pulses; the output bus 10 is connected to the output of the second element I 3, and the outputs of the first group of outputs of the n-bit counter 1 pulse can be used as additional output buses. Pulse reading unit 4 can be made in the form of 1 K-flip-flop 11 and element 12, the output of which is connected to the output of pulse pulser 4, the summing input of which is connected to the 1-input I of K-flip-flop 11 and , the second input of which is connected to the output 622 of the I of the K-flip-flop 11, the K-input of which is connected to the subtractive input of the pulse subtraction unit 4. In the pulse frequency divider, the n-bit counter 1 pulses (for example, p 4) contains n series-connected triggers 11.1-11.4, the direct output of each of which is connected to the corresponding output 13.1-13.4 of the first group of outputs of the n-bit counter 1 pulses input 14 of which is connected to the input of the first trigger 11.1 and with the first inputs of elements AND 15.115 .4 groups of n elements I, the output of each of which is connected to the corresponding output 16.1-16.4 of the second group of outputs of the n-bit counter 1 pulses; the first input of each element AND 17.1-17.3 of the group of (nl) -ro element I is connected to the inverse output of the corresponding trigger 11.2-11.4, the remaining inputs of the indicated elements AND to the direct outputs of all previous triggers (for example, for the element 17.2) direct outputs of the trigger 11.1 and 11.2); the inverse output of the first trigger 11.1 is connected to the second input of the first element And 15.1 of the group of n elements And; the outputs of the elements And 17.1-17.3 connected to the second inputs of the elements 15.2-15.4. Increasing the number of bits of the device (FIG. 3) leads to a corresponding increase in the first elements AND 2.1-2.2, the second elements AND 3.1 and 3.2, groups 18.1-18.2 of the elements AND 8.1-8.3 (for example, item 3) and the elements OR 7.1- 7.2, the outputs of which are connected via an additional element OR 7.3 to the subtractive input of the unit 4 of the pulse subtraction. The output signal from the pulse subtraction unit 4 is used as a clock for the n-bit counters 1.1 and 1.2 pulses, and the output signal of the AND 3 element (in this case, the AND 3.1 element) is used as a control for subsequent frequency division stages. A pulse frequency divider allows you to divide the pulse frequency of the input pulses by the following coefficients (|) of the " N + K N + K N-fK N + K, ---, -t-, ---, etc. where, K O is N - 1, with the value of n set from bus 9 by a binary code. The device works as follows. When a single level is applied to the bus 5 and with the single state of the trigger 11 of the block 4, the input frequency pulses from the bus 6 arrive at the input of the counter 1 (Fig. AA). Triggers 11.111 .4 sequentially split the input frequency pulses into two (fig.4b, d), which are present, respectively, at the outputs 13.1-13.4. Elements 17.1-17.3 identified certain states of counter 1. If, for example, at the inverse output of trigger 11.1, pulses (the duration of which is equal to the period of input pulses) appear after each even input pulse (Figure 4e), then at the output of element 17.1 - after the first, p that, virgins, etc. input pulses (fig.4zh), at the output of the element 17.2 after the third, eleventh, etc. input pulses (Fig.4) and at the output of element 17.3 - after the seventh, fifth, etc. input pulses (fig.4k). Using elements 15.1-15.4, the duration of these pulses is shortened to the duration of the input pulses (Fig. 4L, H). Thus, for every X1 input, these pulses arrive at the inputs of the corresponding elements 8.1–8.4. Not all pulses will pass to the inputs of element 7, but only those for which there is a resolution on other inputs of elements 8.1–8.4 from the bus 9. In the case of K 0, not a single pulse will arrive at the inputs of element 7 to find the number of pulses At the inputs and output of element 7, the number K defined from bus 9 is represented as follows: K1..2% K2.2V KZ.-2% K4.-2 where Kj are the values of the corresponding bits (i 1 ... 4) code on the bus

Claims (3)

40 XI принимающие два значени : ноль или единица. Учитыва , что разр д К4 воздействует на вход элемента 8.1, разр д КЗ - на вход элемента 8.2, разр д IК2 - на вход элемента 8.3, а разр дК1 - на вход элемента 8.4, можем определить количество импульсов на входах элемента 7: на выходе элемента XI К4, на выходе элеQ . 1 будет -т- . -|1-,кз, мента 8.2 будет на выходе элемента 8-3 будет ---/К2, а на вы8- . - -flК1 импуль-. ходе элемента Так как импульсы, поступающие на входы элемента 7, взаимно нигде не перекрываютс , то на его выходе будет суммарное количество входных импульсов , равное: Каждый импульс с выхода элемента 7 воим задним фронтом измен ет состо ие триггера 11 на нулевое, запреща  ем самым прохождение следующего вход ого импульса через элемент 12; этот мпульс своим задним фронтом перевоит триггер 11 в исходное состо ние. Обозначив количество входных имульсов на шине 6 в единицу времени ерез откуда количество импульсов в единицу времени на входе счетчика 1 будет равно КЗ К4 2 2 Таким образом, число импульсов в единицу времени на выходе 13.4 счетчика 1 будет в N раз меньше числа импульсов на его входе: Х1 Х2 отсюда следует, что коэффициент делени  предлагаемого устройства будет равен м X М/К1 К2 КЗ K4s N + NC 2 + 2 2 Учитыва , что N 2 дл  данного случа , можно записать КЗ . К4, м т J. J. - X ( jT + 2 22 2 + К1,2°н- К2,2+ К3. К4,2 N + К. Дл  выхода 13.3 счетчика 1 коэффициент делени  будет равен --- , дл  выхода 13.2 - --- , дл  выхода п 1 - 1.К 1J.1g. С помощью элемента 3 на ши е 10 формируютс  выгодные импульсы (фиг.4р) длительность которых равна длительности входных импульсов на шине 6 (фиг,4а). Эта шина используетс  в качестве шины переноса при построении делителей частоты следовани  импульсов повышенной разр дности. Формула изобретени  1. Делитель частоты следовани  им .пульсов, содержащий п-разр дный счетчик импульсов, входную и выходную шины, элемент ИЛИ, входы которого соединены с выходами соответствующих элементов И группы из п элементов И, первые входы которых соединены с соответствующими разр дами шины управл ющего кода, отличающийс   тем, что, с целью повышени  равномерности следовани  выходных импульсов , в него введены шина управлений , первый и второй элементы И и блок вьтитани  импульсов, суммирующий вход которого соединен с входной шиной , вычитающий вход - с выходом элемента ИЛИ, а выход - с первым ;зходом первого элемента И, второй вход которого соединен с шиной управлени ,, выход - с входом п-разр дного счетчика импульсов и с первым входом второго элемента И, выход которого соединен с выходной шиной, а с второго по (п+ +1)-й входы - с соответственно с первого по п-й выходами первой группы выходов п-разр дного счетчика импульсов , втора  группа выходов которого соединена с вторыми входами соответствующих элементов И группы из п элементов И. 40 XI taking two values: zero or one. Taking into account that bit K4 acts on input of element 8.1, bit of CS - on input of element 8.2, bit IK2 - on input of element 8.3, and bit dK1 - on input of element 8.4, we can determine the number of pulses at the inputs of element 7: output element XI K4, at the output of Q. 1 will be -t-. - | 1-, kz, ment 8.2 will be at the output of the element 8-3 - --- / K2, and at vy8-. - -flK1 pulse-. During the element Since the pulses arriving at the inputs of element 7 do not overlap with each other, then its output will be the total number of input pulses equal to: Each pulse from the output of element 7, with its back front, changes the state of trigger 11 to zero, prohibiting passing the next input pulse through element 12; this pulse will, with its falling edge, translate trigger 11 to its original state. Marking the number of input pulses on the bus 6 per unit of time, from where the number of pulses per unit of time at the input of counter 1 will be equal to KZ К4 2 2 Thus, the number of pulses per unit of time at output 13.4 of counter 1 will be N times less than the number of pulses at its input : X1 X2 it follows from here that the division factor of the proposed device will be equal to m X M / K1 K2 KZ K4s N + NC 2 + 2 2 Taking into account that N 2 for this case, we can write KS. K4, m t JJ - X (jT + 2 22 2 + K1.2 ° n - K2.2 + K3. K4.2 N + K. For output 13.3 of counter 1, the division factor will be ---, for output 13.2 - ---, for output n 1 - 1.K 1J.1g. With the help of element 3 on bushes 10, advantageous pulses are formed (Fig. 4p) whose duration is equal to the duration of the input pulses on bus 6 (Fig. 4a). This bus is used as a transfer bus when building a higher-frequency pulse frequency divider. Claims 1. A pulse frequency divider comprising a n-bit pulse counter, input and output bus , the OR element, the inputs of which are connected to the outputs of the corresponding elements AND of a group of n elements AND, the first inputs of which are connected to the corresponding bits of the control code bus, characterized in that, in order to improve the uniformity of the output pulses, the first and second elements And and the pulse output unit, the summing input of which is connected to the input bus, the subtractive input - with the output of the element OR, and the output - with the first; the entrance of the first element And, the second input of which is connected to the bus at The output ,, with the input of the n-bit pulse counter and with the first input of the second element I, the output of which is connected to the output bus, and from the second to (n + +1) -th inputs - from the first to the nth, respectively the outputs of the first group of outputs of the n-bit pulse counter, the second group of outputs of which is connected to the second inputs of the corresponding elements And a group of n elements I. 2.Делитель поп.1, отличающийс  тем, что блок вычитани  импульсов содержит элемент И и I К-триггер , К-вход которого соединен с вьгаитающим входом блока вычитани  импульсов , суммирующий вход которого соединен с первым входом элемента И и с 1-входом I К-криггера, выход которого соединен с вторьм входом элемента И, выход последнего соединен с выходом блока вьтитани  импульсов. 2. Pop-1 divider, characterized in that the pulse subtracting unit contains an element I and an I K-flip-flop, the K-input of which is connected to the pull-in input of the pulse subtracting unit, the summing input of which is connected to the first input of the And element and with 1-input I K-krigger, the output of which is connected to the second input of the element I, the output of the latter is connected to the output of the pulsing unit. 3.Делитель по п.1, отличающийс  тем, что п-разр дный счетчик импульсов содержит п последовательно соединенных триггеров, пр мой выход каждого из которых соединен с соответствующим выходом первой группы выходов п-разр дного счетчика импульсов , вход которого соединен с входом первого триггера и с первыми входами элементов И группы из п элементов И, выход каждого из которых соединен с соответствующим выходом второй группы выходов п-разр дного счетчика импульсов , и элементы И группы из (n-l)-ro элемента И, первьй вход каждого из которых соединен с инверсным выходом соответствук цего триггера, начина  с второго, остальные входы - с пр мыми выходами всех предыдущих триггеров, инверсный выход первого триггера соединен с вторым входом первого элемента И группы из п элементов И, а выходы элементов И группы из (п-1)-го элемента И соединены с вторыми входами соответствующих, начина  с второго , элементов И группы из п элементов И.3. A divider according to claim 1, characterized in that the n-bit pulse counter contains n series-connected flip-flops, the direct output of each of which is connected to the corresponding output of the first group of outputs of the n-bit pulse counter, the input of which is connected to the input of the first trigger and with the first inputs of the elements And a group of n elements And, the output of each of which is connected to the corresponding output of the second group of outputs of the n-bit pulse counter, and the elements And groups of (nl) -ro element And, the first input of each of which with the inverse output of the corresponding trigger, starting from the second, the remaining inputs are with the direct outputs of all previous triggers, the inverse output of the first trigger is connected to the second input of the first element And a group of n elements And, and the outputs of elements And a group of (n-1 ) th element And connected to the second inputs of the corresponding, starting with the second, elements And a group of n elements I. Фи2. 4Phi2. four
SU853874954A 1985-03-25 1985-03-25 Pulse repetition frequency divider SU1275762A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853874954A SU1275762A1 (en) 1985-03-25 1985-03-25 Pulse repetition frequency divider

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853874954A SU1275762A1 (en) 1985-03-25 1985-03-25 Pulse repetition frequency divider

Publications (1)

Publication Number Publication Date
SU1275762A1 true SU1275762A1 (en) 1986-12-07

Family

ID=21169752

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853874954A SU1275762A1 (en) 1985-03-25 1985-03-25 Pulse repetition frequency divider

Country Status (1)

Country Link
SU (1) SU1275762A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Лейнов Л.М. и др. Цифровые делители частоты на логически элементах. - М.: Энерги , 1975, с. 74, рис. 3-17. Авторское свидетельство СССР 1119177, кл. НОЗК23/00, 21.06.83. Авторское свидетельство СССР 365823, кл. Н 03 К 5/156, 25.05.71. *

Similar Documents

Publication Publication Date Title
SU1275762A1 (en) Pulse repetition frequency divider
SU1509957A1 (en) Device for selecting indicators of object images
SU546937A1 (en) Tunable phase-pulse multi-stable element
SU1307550A1 (en) Device for simulating equiprobable sample without replacement
SU807219A1 (en) Device for programme-control of objects
SU717756A1 (en) Extremum number determining device
SU1262519A1 (en) Device for logical processing of information
SU824443A1 (en) Multi-channel decimal counter
SU1397936A2 (en) Device for combination searching
SU1633529A1 (en) Device for majority sampling of asynchronous signals
SU780205A1 (en) Reversible binary-decimal counter
SU1167730A1 (en) Pulse counter-multiplier
SU1529207A1 (en) Device for input of digital information
SU860317A1 (en) Reserved pulse counter
SU1552171A1 (en) Device for comparison of numbers in residual classes system
SU1193658A1 (en) Device for comparing binary numbers
SU930685A1 (en) Counting device
SU771660A1 (en) Binary-to-bunary-decimal code converter
SU1019638A1 (en) Number-frequency multiplier
SU1233167A1 (en) Device for generating addresses for fast fourier transform algorithm
SU1394214A1 (en) Device for sorting numbers
SU1290517A1 (en) Counting device
SU1444744A1 (en) Programmable device for computing logical functions
SU1076901A1 (en) Device for sorting numbers
SU518003A1 (en) Reversible decimal pulse counter