SU1661758A1 - Arithmetic expander - Google Patents
Arithmetic expander Download PDFInfo
- Publication number
- SU1661758A1 SU1661758A1 SU894693874A SU4693874A SU1661758A1 SU 1661758 A1 SU1661758 A1 SU 1661758A1 SU 894693874 A SU894693874 A SU 894693874A SU 4693874 A SU4693874 A SU 4693874A SU 1661758 A1 SU1661758 A1 SU 1661758A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- bit
- output
- inputs
- information
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике, в частности может быть использовано в управл ющих, моделирующих и вычислительных комплексах в качестве сопроцессора. Цель изобретени - расширение функциональных возможностей за счет обеспечени вычислени квадратного корн . Арифметический расширитель содержит N K-разр дных вычислительных модулей, блок управлени , блоки управлени первым и вторым сумматорами, блок согласовани , блок начальной установки, первый и второй блоки анализа. Кроме того, он содержит блок занесени , а в каждый K-разр дный вычислительный модуль дополнительно введен блок формировани разр дов дл формировани второго операнда сумматоров K-разр дных вычислительных модулей, а также задействованы входы поразр дного занесени , поразр дного управлени в первом регистре. Новым в устройстве вл етс реализаци операции извлечени корн , причем на каждом такте выполнени операции извлечени корн по сигналам блока управлени (устройством) блоки анализа формируют две соседние цифры корн и частичных остатков путем анализа выходных сигналов сумматоров и второго регистра K-разр дных вычислительных модулей. Старшие цифры результата поступают через блок согласовани в регистры K-разр дных вычислительных модулей, причем четные- в один регистр, а нечетные- в другой. Преобразование цифр результата в дополнительный код производитс на вычитател х K-разр дных вычислительных модулей и блока согласовани . Преобразование исходных операндов в знакоразр дный код из дополнительного выполн етс монтажными соединени ми на входах первого и второго регистров K-разр дных вычислительных модулей. 8 ил.The invention relates to computing, in particular, can be used in control, modeling and computing systems as a coprocessor. The purpose of the invention is to enhance the functionality by providing a square root calculation. The arithmetic expander contains N K-bit computing modules, a control unit, control units of the first and second adders, a matching unit, an initial setting unit, first and second analysis units. In addition, it contains an insertion block, and in each K-bit computational module there is additionally introduced a discharger for generating the second operand of the adders of the K-discharging computational modules, as well as the inputs of the bit-wise, bitwise control in the first register. New in the device is the implementation of the operation of extracting the root, and at each step of performing the operation of extracting the root, according to the signals of the control unit (device), the analysis blocks form two adjacent numbers of the root and partial residues by analyzing the output signals of the adders and the second register of K-bit computing modules. The highest digits of the result are received through the matching unit in the registers of K-bit computational modules, even the even ones in one register, and the odd ones in the other. Conversion of the result digits into an additional code is performed on the subtractors of the K-bit computing modules and the matching unit. The conversion of the source operands into a digit-valued code from an additional one is performed by wiring connections at the inputs of the first and second registers of K-bit computing modules. 8 il.
Description
Изобретение относитс к цифровой вычислительной технике, в частности к вычислительным системам со знако- разр дным кодированием информации, и может быть использовано в управл ющих , моделирующих и вычислительных машинах в качестве сопроцессора дл The invention relates to digital computing, in particular to computing systems with sign-based coding of information, and can be used in control, modeling, and computing machines as a coprocessor for
выполнени операций умножени , деле- фЙ и извлечени корн .performing operations of multiplication, division and extraction of the root.
Цель изобретени - расширение функциональных возможностей устройства за счет обеспечени вычислени квадратного корн .The purpose of the invention is to expand the functionality of the device by providing a square root calculation.
На фиг.1 изображена блок-схема арифметического расширител ; на фиг.2 - блок-схема К-разр дного вы- числич.льного модул ; на фиг.З - блок-схема блока занесени ; на фиг.4- блок-схема блока формировани разр дов; на фиг.З - блок-схема блока управлени -, на фиг.6 - временные диаграммы работы; на фиг.7 - диаграмма функционировани блока формировани разр дов; на фиг.8 - таблица, где представлена логика работы блока анализа при формировании цифр результата при выполнении операции вычислени квадратного корн .Figure 1 shows the block diagram of the arithmetic expander; FIG. 2 is a block diagram of a K-bit dated calculation module; FIG. FIG. 3 is a block diagram of a feed unit; Fig. 4 is a block diagram of a discharge unit; FIG. 3 is a block diagram of the control unit — FIG. 6 is a timing diagram of the operation; Fig. 7 is a diagram of the operation of the bit shaping unit; Fig. 8 is a table showing the logic of the operation of the analysis unit when generating the result numbers when performing the square root operation.
Арифметический расширитель (фиг.1) содержит п К-разр дных вычислительных модулей 1, блок 2 управлени , блок 3 управлени первым сумматором, блок 4 управлени вторым сумматором, блок 5 согласовани , первый 6 и второй 7 блоки анализа, блок 8 начальной установки, причем запускающий вход 9 устройства соединен с запускающим входом блока 2 управлени и с запускающими входами 10 всех К-разр дных вычислительных модулей, первые информационные входы 11 которых соединены между собой, с первым информационным входом блока 8 начальной установки и первой информационной ; входной шиной 12, втора информационна входна шина 13 соединена с вторым информационным входом 14 каждого из К-разр дных вычислительных модулей и вторым информационным входом блока 8 начальной установки, вхо начального занесени которого соединен с выходом начального занесени блока 2 управлени , управл ющий вход которого соединен с управл ющим входом 15, расширител , вход внешней синхронизации 16 которого соединен с входом внешней синхронизации блока 2 управлени , вход режима которого соединен с входами режима первого 6 и второго 7 блоков анализа и блока 5 согласовани , а также с входом 17 режима, выход 18 останова соединен с выходом останова блока 2 управлени , первый 19 и второй 20 последовательные входы соединены с первыми ; входами блоков 3 и 4 управлени первым и вторым соответственно сумматорами , а перва и втора информационные выходные шины 21 и 22 соединены с первым, вторым параллельными выходами блока 5 согласовани , перThe arithmetic expander (Fig. 1) contains p K-bit computing modules 1, a control unit 2, a first adder control unit 3, a second adder control unit 4, a reconciliation unit 5, a first 6 and a second 7 analysis units, an initial setup block 8, moreover, the triggering input 9 of the device is connected to the triggering input of control unit 2 and with the triggering inputs 10 of all K-bit computing modules, the first information inputs 11 of which are interconnected, with the first information input of block 8 of the initial installation and the first inf formal; the input bus 12, the second information input bus 13 is connected to the second information input 14 of each of the K-bit computing modules and the second information input of the initial setup unit 8, the initial entry of which is connected to the output of the initial entry of the control unit 2, the control input of which is connected with a control input 15, an expander, an external synchronization input 16 of which is connected to an external synchronization input of a control unit 2, the mode input of which is connected to the inputs of the first 6 and second 7 block With the analysis and the matching unit 5, as well as with the input 17 of the mode, the output 18 of the stop is connected to the stop output of the control unit 2, the first 19 and the second 20 serial inputs are connected to the first; the inputs of blocks 3 and 4 control the first and second respectively adders, and the first and second information output buses 21 and 22 are connected to the first, second parallel outputs of the matching unit 5, the first
00
5five
00
5five
00
5five
00
5five
выми информационными выходами 23 всех К-разр дных вычислительных модулей 1 и вторыми информационными выходами 24 всех К-разр дных вычислительных модулей 1 соответственно, первый информационный последовательный выход 25 каждого предыдущего К-разр дного вычислительного модул 1 соединен с первым информационным последовательным входом 26 каждого последующего К-разр дного вычислительного модул , второй информационный последовательный выход 27 каждого предыдущего К-разр дного вычислительного модул 1 соединен с вторым информационным последовательным входом 28 каждого последующего К-раэр дного модул , а первый и второй информационные последовательные коды первого К-раэр дного вычислительного модул соединены с первой и второй соответственно информационными последовательными выходными шинами блока 5 согласовани , перва и втора входные шины переносов которого соединены с входом положительного и отрицательного переносов блока 8 начальной установки, вторым выходом 29 положительного и отрицательного переносов первого К-разр дного вычислительного модул и входной шиной блока логических элементов первого блока 6 анализа, первым выходом 30 положительного и отрицательного переносов первого К-разр дного вычислительного модул 1 соответственно , первый 31 и второй 32 входы положительного и отрицательного переносов каждого предыдущего К-разр дного вычислительного модул 1 соединены с первым и вторым соответственно выходами положительного и отрицательного переносов каждого последующего К-разр дного вычислительного модул 1, установочные входы 33 всех К-разр дных вычислительных модулей 1 соединены между собой и с выходом занесени блока 8 начальной установки, выход знака которого соединен с входами знака делител обоих блоков 6 и 7 анализа, входные шины сигналов управлени сумматорами первого 6 и второго 7 блоков анализа соединены с выходами блоков управлени вторым и первым соответственно сумматорами 4 и 3, управл ющие входы блоков управлени первым 3 и вторым 4 сумматорами сое523 information outputs of all K-bit computing modules 1 and second information outputs of 24 all K-bit computing modules 1, respectively; the first information serial output 25 of each previous K-bit computing module 1 is connected to the first information serial input 26 of each subsequent K-bit computational module, the second information serial output 27 of each previous K-bit computational module 1 is connected to the second information item the successive input 28 of each successive K-root of one module, and the first and second information serial codes of the first K-root of a computational module connected to the first and second, respectively, information serial output buses of matching unit 5, the first and second input tires of which are connected to the input of the positive and negative transfers of block 8 of the initial installation, the second output 29 of positive and negative transfers of the first K-bit computing module and the input The first bus of the block of logical elements of the first analysis unit 6, the first output 30 of positive and negative transfers of the first K-bit computing module 1, respectively, the first 31 and second 32 inputs of positive and negative transfers of each previous K-bit computing module 1 are connected to the first and the second, respectively, outputs of positive and negative transfers of each subsequent K-bit computational module 1, the installation inputs 33 of all K-bit computational modules 1 are connected Between each other and with the output of the entry of the setup unit 8, the sign output of which is connected to the inputs of the divider sign of both analysis units 6 and 7, the input buses of the control signals of the adders of the first 6 and second 7 analysis units are connected to the outputs of the control units of the second and first respectively adders 4 and 3, the control inputs of the control units of the first 3 and second 4 adders so5
динены между собой и с управл ющим входом 15, вторые входы блоков управлени первым 3 и вторым 4 сумматорами соединены с четвертым 34 и п тым 35 соответственно информационными последовательными выходами первого К-разр дного вычислительного модул 1, вход 36 управлени вторым сумматором которого соединен с выходной шиной сигналов управлени сумматорами первого блока 6 анализа, с входами управлени вторым сумматором всех К-разр дных вычислительных модулей 1 и с первым и вторым информационными входами блока 5 согласовани , а вход 37 управлени первым сумматором которого соединен с выходной шиной сигналов управлени сумматорами второго блока 7 анализа, с входами управлени первым сумматором всех К-разр дных вычислителъных мо- дулей 1 и с третьим и четвертым информационными входами блока 5 согласовани , обнул ющий вход которого соединен с обнул ющим входом блока 8 начальной установки, обнул ющими входами 38 всех К-разр дных вычислительных модулей 1 и обнул ющим выходом блока 2 управлени , первый синхронизирующий выход которого соединен с первым синхронизирующим входом 39 всех К-разр дных вычислительных модулей 1, синхронизирующим входом блока 8 начальной установки и первым синхронизирующим входом блока 5 согласовани , второй синхронизирующий вход которого соединен с вторым синхронизирующим выходом блока 2 управлени и вторыми синхронизирующими входами 40 всех К-разр дных вычислительных модулей 1, выход блока 8 начальной установки соединен с входной шиной блока логических элементов второго блока 6 анализа, последовательна входна информационна шина блока 5 согласовани соединена с шестым информационным последовательным выходом 41 первого К-разр дного вычислительного модул 1, третий информационный последовательный вход 42 каждого предыдущего К-разр дного вычислительного модул соединен с третьим информационным последовательным выходом 43 последующего К-разр дного вычислительного модул 1, а п тый информационный вход блока 5 согласовани соединен с первой информационной выходной шиной 21 пер17586dinene between themselves and with the control input 15, the second inputs of the control blocks of the first 3 and second 4 adders are connected to the fourth 34 and fifth 35, respectively, the information serial outputs of the first K-bit computing module 1, the input 36 of the control of the second adder is connected to the output bus control signals adders of the first analysis unit 6, with control inputs of the second adder of all K-bit computing modules 1 and with the first and second information inputs of the matching unit 5, and input 37 controls the first adder of which is connected to the output bus of the control signals of the adders of the second analysis unit 7, with the control inputs of the first adder of all K-discharge computing modules 1 and with the third and fourth information inputs of the matching unit 5, the reverse terminal of which is connected to the reverse terminal block 8 of the initial setup, the zero inputs of all K-bit computing modules 1 and the zero outputs of the control unit 2, the first synchronization output of which is connected to the first synchronization input 39 in The ex-K-bit computing computing modules 1, the clock input of the initial setup unit 8 and the first clock input of the matching unit 5, the second clock input of which is connected to the second clock output of the control unit 2 and the second clock inputs 40 of all K-bit computing modules 1, exit block 8 of the initial installation is connected to the input bus of the logical element block of the second analysis block 6, the serial input information bus of the matching block 5 is connected to the sixth information block m serial output 41 of the first K-bit computing module 1, the third information serial input 42 of each previous K-bit computing module is connected to the third information serial output 43 of the subsequent K-bit computing module 1, and the fifth information input of the matching unit 5 connected to the first information output bus 21 per17586
вого К-разр дного вычислительного модул . Кроме того, арифметический расширитель содержит блок 44 занесе- е ни , вход режима которого соединен с входом 17 режима, синхронизирующий и обнул ющий входы блока 44 занесени соединены с первым синхронизирующимnew K-bit computational module. In addition, the arithmetic expander contains a block 44, the mode input of which is connected to the mode input 17, the synchronization and zeroing inputs of the block 44 are connected to the first synchronization block.
и обнул ющим выходами соответственно блока 2 управлени , а выход поразр дного управлени блока 44 занесени соединен с входами 45 поразр дного управлени всех К-разр дных вычислительных модулей 1, вход 46and the zero outputs, respectively, of the control unit 2, and the bit-controlled output of the insertion unit 44 is connected to the in-load control inputs 45 of all K-bit computing modules 1, input 46
режима первого из которых соединен с входом 17 режима.the mode of the first of which is connected to the input 17 of the mode.
Каждый К-разр дньй вычислительный модуль 1 (фиг.2) содержит первый сумматор 47, имеющий первый и второй информационные входы, второй сумматор 48, имеющий первый и второй информационные входы, первый регистр 49, второй регистр 50, третий, четвертый и п тый регистры 51 - 53,первый и второй вычитатели 54 и 55,причем в каждом К-разр дном вычислительном модуле 1 информационный вход первого регистра 49 соединен с первым информационным входом 11 К-разр дного вычислительного модул 1 р параллельный управл ющий вход первого регистра 49 соединен с управл ющим входом п того регистра 53 и запускающим входом 10 К-разр дного вычислительного модул 1, первый синхронизирующий вход 39 которого соединен с входом синхронизации второго регистра 50, обнул ющий вход которого соединен с обнул ющими входамиEach K-bit dny computing module 1 (figure 2) contains the first adder 47 having the first and second information inputs, the second adder 48 having the first and second information inputs, the first register 49, the second register 50, the third, fourth and fifth registers 51 - 53, first and second subtractors 54 and 55, and in each K-bit computer module 1, the information input of the first register 49 is connected to the first information input 11 of the K-bit computer module 1 p; a parallel control input of the first register 49 is connected with the manager th input of the fifth register 53 and a trigger input 10 K-bit computing unit 1, the first clock input 39 which is connected to an input of synchronization of the second register 50, zeroed yuschy input coupled to inputs zeroed yuschimi
четвертого, третьего регистров 52 и 51 и обнул ющим входом 38 К-разр дного вычислительного модул 1, второй синхронизирующий вход 40 которого соединен с синхронизирующимиthe fourth, third registers 52 and 51 and the zeroing input 38 of the K-bit computational module 1, the second synchronization input 40 of which is connected to the synchronization
входами третьего, четвертого и п того регистров 51 - 53, последовательные входы которых соединены с первым, вторым и третьим соответственно информационными последовательными входами 26, 28 и 42 К-разр дного вычислительного модул 1, информационный вход п того регистра 53 соединен с вторым информационным входом 14 К-разр дного вычислителького модул 1, первый и второй информационные последовательные выходы 25. и 27 которого соединены с последовательными выходами третьего и четвертого регистров 51 и 52 соответthe inputs of the third, fourth and nth registers 51 - 53, the serial inputs of which are connected to the first, second and third, respectively, information serial inputs 26, 28 and 42 of the K-bit computing module 1, the information input of the fifth register 53 is connected to the second information input 14 K-bit computing module 1, the first and second informational serial outputs 25. and 27 of which are connected to the serial outputs of the third and fourth registers 51 and 52, respectively
ственно, а третий, четвертый и п тый информационные последовательные выходы 43, 34 и 35 К-разр дного вычислительного модул 1 соединены с последовательным, первым и вторым выходами старших разр дов соответственно п того регистра 53, а шестой информационный последовательный выход 41 К-разр дного вычислительного Модул 1 соединен с выходом старшего разр да второго регистра 50, установочный вход которого соединен с установочным входом 33 К-разр дного Вычислительного модул 1, первый и Второй выходы 30 и 29 положительно- fo и отрицательного переносов которого соединены с выходами положительного и отрицательного переносов первого и второго соответственно сумматоров 47 и 48, управл ющие входы Которых соединены с входами 36 и 37 Управлени первым и вторым соответственно сумматорами 47 и 48 К-разр дного вычислительного модул 1, первый и второй информационные выходы 23 и 24 которого соединены с выходами первого и второго соответственно вычитателей 54 и 55, а первый и второй входы 31 и 32 положительного и отрицательного переносов К-разр дного вычислительного модул 1 соединены с входами положительного и отрицательного переносов первого и второго соответственно сумматоров 47 иThe third, fourth, and fifth informational serial outputs 43, 34, and 35 K-bit computing module 1 are connected to the serial, first, and second outputs of the higher bits, respectively, of the fifth register 53, and the sixth information serial output 41 K-bit This computational module 1 is connected to the higher-order output of the second register 50, the installation input of which is connected to the installation input 33 of the K-discharge computing module 1, the first and second outputs 30 and 29 of the positive and negative and which are connected to the outputs of positive and negative transfers of the first and second adders 47 and 48, respectively, whose control inputs are connected to inputs 36 and 37 of the first and second control, respectively, adders 47 and 48 of the K-bit computing module 1, the first and second information outputs 23 and 24 of which are connected to the outputs of the first and second, respectively, of the subtractors 54 and 55, and the first and second inputs 31 and 32 of the positive and negative transfers of the K-bit computing module 1 are connected to the inputs of the polo positive and negative hyphens of the first and second, respectively, adders 47 and
48,четные разр ды первого информационного входа первого сумматора 47 соединены с выходами соответствующих нечетных разр дов первого регистра48, the even bits of the first information input of the first adder 47 are connected to the outputs of the corresponding odd bits of the first register
49,а нечетные разр ды второго информационного входа второго сумматора 48 соединены с выходами соответствующих четных разр дов первого регистра 49, второй информационный вхо первого сумматора 47 соединен с входной информационной шиной первого вы- читател 54 и выходом второго регистра 50, информационный вход которого соединен с выходом второго сумматора 48, первый информационный вхо второго сумматора соединен с выходом первого сумматора 47, а выход третьего регистра 51 соединен с выходом четвертого регистра 52 и входной информационной шиной второго вычитател 55. Кроме того, каждый К-разр дный вычислительный модуль 1 содержит бло 56 формировани разр дов и в первом регистре 49 задействованы входы по049, and the odd bits of the second information input of the second adder 48 are connected to the outputs of the corresponding even bits of the first register 49, the second information input of the first adder 47 is connected to the input information bus of the first reader 54 and the output of the second register 50, whose information input is connected to the output of the second adder 48, the first information input of the second adder is connected to the output of the first adder 47, and the output of the third register 51 is connected to the output of the fourth register 52 and the input information bus The second subtractor 55. In addition, each K-bit computing module 1 contains a block of 56 formation bits and in the first register 49 involved inputs 0
5five
00
5five
00
5five
00
5five
00
5five
разр дного управлени , входы поразр дного занесени , вход установки в О, а в первом регистре 49 первого К-разр дного вычислительного модул 1 установочный вход старшего разр да, причем в каждом К-разр дном вычислительном модуле 1 вход поразр дного управлени первого регистра 49 соединен с входом управлени блока 56 формировани разр дов и входом 45 поразр дного управлени К-разр дного вычислительного модул , вход 46 режима перво го К-раэр дного модул 1 соединен с установочным входом старшего разр да первого регистра 49, вход установки в О первого регистра 49 соединен с обнул ющим вкодом 38 К-разр дного вычислительного модул 1, вход поразр дного занесени первого регистра 49 соединен с управл ющими входами первого и второго сумматоров 47 и 48, а выход первого регистра 49 соединен с входной информационной шиной блока 56 формировани разр дов, первый и второй входы которого соединены с входом управлени первым и вторым сумматорами 36 и 37 соответственно, а выходна информационна шина блока 56 формировани разр дов соединена с первым информационным входом первого сумматора 47 и вторым информационным входом второго сумматора 48.the bit control, the bits of the bit input, the input of the installation in O, and in the first register 49 of the first K-bit computing module 1 are the installation input of the high bit, and in each K-bit of the computing module 1 input of the bit control of the first register 49 connected to the control input of the bit shaping unit 56 and the input 45 of the bitwise control of the K-bit computing module, the input 46 of the mode of the first K-peer module 1 is connected to the high-position setup input of the first register 49, the input of the O The first register 49 is connected to the embedding code 38 of the K-bit computational module 1, the input of the first entry of the first register 49 is connected to the control inputs of the first and second adders 47 and 48, and the output of the first register 49 is connected to the input information bus of the formation unit 56 bits, the first and second inputs of which are connected to the control input of the first and second adders 36 and 37, respectively, and the output information bus of the bit shaping unit 56 is connected to the first information input of the first adder 47 and volts The second information input of the second adder 48.
Блок занесени 44 (фиг. 3) состоит из элемента И 57, счетчика 58 и дешифратора 59, причем первый вход элемента И 57 соединен с синхронизирующим входом 60 блока 44 занесени , второй вход элемента И 57 соединен с входом 61 режима блока 44 занесени , а выход элемента И 57 соединен со счетным входом счетчика 58, обнул ющий вход которого соединен с обнул ющим входом 62 блока 44 занесени , а выход счетчика 58 соединен с входом дешифратора 59, выход которого соединен с выходом 63 поразр дного управлени блока 44 занесени .The recording unit 44 (Fig. 3) consists of an element 57 and a counter 58 and a decoder 59, the first input of the element 57 is connected to the synchronization input 60 of the recording unit 44, the second input of the element 57 is connected to the input 61 of the mode of the recording 44, and the output of the element 57 is connected to the counting input of the counter 58, the zero input of which is connected to the zero input 62 of the insertion unit 44, and the output of the counter 58 is connected to the input of the decoder 59, the output of which is connected to the output 63 of the parallel control of the insertion unit 44.
Блок 56 формировани разр дов (фиг.4) состоит из К К/2 узлов 64, каждый из которых содержит элемент НЕ 65, первый, второй, третий элементы И-НЕ 66-68, первый и второй элементы И-ИЛИ-НЕ 69 и 70, причем входные информационные шины каждого из узлов 64, входы управлени , первые и вторые входы узлов 64 объединены соответственно между собой и вл ютс входной информационной шиной 71, входом 72 управлени , первым и вторым входами 73 и 74 соответственно блока 56 формировани разр дов , а выходы всех узлов 64 объединены в выходную информационную шину 75 блока 56 формировани разр дов . В каждом узле 64 вход элемента НЕ 65 соединен с входом 72 управлени блока 56 формировани разр дов , с первым входом первой группы первого элемента И-ИЛИ-НЕ 69, первым входом первого элемента И-НЕ 66, первыми входами первой и второй групп второго элемента И-ИЛИ-НЕ 70, второй вход первой группы которого соединен с вторым входом первого элемента И-НЕ 66, вторым входом первой группы первого элемента И-ИЛИ-НЕ 69 и первым входом 73 узла 64, -входна информационна шина 71 которого соединена с первым входом второго элемента И-НЕ 67, первым входом третьего элемента И-НЕ 68, первым входом вторбй группы первого элемента И-ИЛИ-НЕ 69, первым входом третьей группы второго элемента И-ИЛИ-НЕ 70, второй вход второй группы второго элемента И-ИЛИ-НЕ 70 соединен с вторым входом 74 узла 64, а выход элемента НЕ 65 соединен с вторым уходом второго элемента И-НЕ 67 и первым входом третьего элемента И-НЕ 68 второй вход которого соединен с выходом первого элемента И-НЕ 66, а выходы второго и третьего элементов И-НЕ 67 и 68, первого и второго элементов И-ИЛИ-НЕ 69 и 70 соединены с выходом узла 64.Block 56 forming bits (figure 4) consists of K K / 2 nodes 64, each of which contains the element NOT 65, the first, second, third elements AND-NO 66-68, the first and second elements AND-OR-NOT 69 and 70, the input information buses of each of the nodes 64, the control inputs, the first and second inputs of the nodes 64 are respectively interconnected and are the input information bus 71, the control input 72, the first and second inputs 73 and 74, respectively, of the bit formation block 56 , and the outputs of all nodes 64 are combined into the output information bus 75 of the block 56 to form Hovhan bits. In each node 64, the input element HE 65 is connected to the input 72 of the control unit 56 of the formation of bits, with the first input of the first group of the first element AND-OR-NOT 69, the first input of the first element AND-NOT 66, the first inputs of the first and second groups of the second element AND-OR-NOT 70, the second input of the first group of which is connected to the second input of the first element AND-NOT 66, the second input of the first group of the first element AND-OR-NOT 69 and the first input 73 of node 64, the input information bus 71 of which is connected to the first input of the second element AND-NOT 67, the first input of the third element that AND-NOT 68, the first input of the second group of the first element AND-OR-NOT 69, the first input of the third group of the second element AND-OR-NOT 70, the second input of the second group of the second element AND-OR-NOT 70 connected to the second input 74 of the node 64, and the output of the element NE 65 is connected to the second exit of the second element AND-NO 67 and the first input of the third element AND-NOT 68 whose second input is connected to the output of the first element AND-NOT 66, and the outputs of the second and third elements AND-NOT 67 and 68, of the first and second elements AND-OR-HE 69 and 70 are connected to the output of the node 64.
Блок 2 управлени (фиг. 5) содержит первый, второй, третий элементы задержки 76-78, триггер 79 управлени , генератор 80 импульсов, коммутатор 81, счетчик 82 импульсов, формирователь 83 импульсов, блок 84 совпадени . Выход формировател 83 импульсов соединен с обнул ющим входом счетчика 82 импульсов, обнул ющим выходом 85 блока 2 управлени и входом третьего элемента 78 задержки, выход которого соединен с входом первого элемента 76 задержки и первым входом блока 84 совпадени , второй вход которого соединен с входом 86 режима блока 2 управлени , выход которого соединен с выходом 87 начального занесени блока 2 управлени . ВыходThe control unit 2 (Fig. 5) contains the first, second, third delay elements 76-78, the control trigger 79, the pulse generator 80, the switch 81, the pulse counter 82, the pulse shaper 83, the coincidence block 84. The output of the pulse driver 83 is connected to the zeroing input of the pulse counter 82, the output terminal 85 of the control unit 2 and the input of the third delay element 78, the output of which is connected to the input of the first delay element 76 and the first input of the coincidence unit 84, the second input of which is connected to the input 86 the mode of the control block 2, the output of which is connected to the output 87 of the initial recording of the control block 2. Output
00
5five
00
5five
00
5five
00
5five
00
5five
счетчика 82 импульсов соединен с выходом 88 останова блока 2 управлени и с обнул ющим входом триггера 79 управлени , выход которого соединен с управл ющим входом генератора 80 импульсов , выход которого соединен с первым информационным входом коммутатора 81, выход которого соединен со счетным входом счетчика 82 импульсов, входом второго элемента 77 задержки и первым синхронизирующим выходом 89 блока 2 управлени . Второй синхронизирующий выход 90 и запускающий вход 91 блока 2 управлени соединены с выходом второго элемента 77 задержки и входом формировател 83 импульсов соответственно. Вход 92 внешней синхронизации и управл ющий вход 93 блока 2 управлени соединены с вторым информационным и управл ющим входами коммутатора 81 соответственно. Выход первого элемента .76 задержки . соединен с установочным входом триггера 79 управлени .the pulse counter 82 is connected to the stop 88 output of the control unit 2 and to the zeroing input of the control trigger 79, the output of which is connected to the control input of the pulse generator 80, the output of which is connected to the first information input of the switch 81, the output of which is connected to the counting input of the pulse counter 82 , the input of the second delay element 77 and the first synchronization output 89 of the control unit 2. The second clock output 90 and the trigger input 91 of the control unit 2 are connected to the output of the second delay element 77 and the input of the pulse generator 83, respectively. The external synchronization input 92 and the control input 93 of the control unit 2 are connected to the second information and control inputs of the switch 81, respectively. The output of the first element .76 delay. connected to the setup input of the control trigger 79.
Работу арифметического расширител рассмотрим дл случа выполнени операции извлечени корн . (Последовательность работы устройства при умножении и делении аналогична прототипу ) . Вначале выбираетс режим работы , дл чего на управл ющий вход 15 и вход 17 режима подаютс соответствующие сигналы. Работа начинаетс с подачи на запускающий вход 9 единичного импульса произвольной длительности . При поступлении этого импульса на запускающий вход 91 блока 2 управлени , который вл етс входом формировател 83 импульсов, последний вырабатывает отрицательный импульс, по которому производитс установка в О первого, второго регистров 49 и 50, третьего, четвертого регистров 51 и 52 каждого К-разр дного вычислительного модул 1. счетчика 58 блока 44 занесени , регистров и триггеров блоков .согласовани 5 и начальной установки 8 первого и второго блоков 6 и 7 анализа.We will consider the work of the arithmetic expander for the case of performing the operation of extracting the root. (The sequence of operation of the device when multiplying and dividing is similar to the prototype). First, the mode of operation is selected, for which the corresponding signals are supplied to the control input 15 and the mode input 17. Operation begins with the supply to the triggering input 9 of a single pulse of arbitrary duration. When this pulse arrives at the trigger input 91 of control unit 2, which is the input of pulse generator 83, the latter generates a negative pulse, which is set in O of the first, second registers 49 and 50, the third, fourth registers 51 and 52 of each K-bit One computational module 1. The counter 58 of the recording unit 44, the registers and triggers of the matching unit 5 and the initial installation 8 of the first and second analysis units 6 and 7.
Запись начального значени подко- ренного выражени D0 1-А при выполнении операции х производитс во второй регистр 50 К-разр дных вычислительных модулей 1 по совпадению сигналов кода операции и переднему фронту задержанного третьим элементом 78 задержки выходного импульса формировател 83 блока 2 управлени .The initial value of the D0 1-A substitution expression is recorded in the second register 50 K-bit computing modules 1 according to the coincidence of the operation code signals and the leading edge of the output pulse delayed by the third element 78 of the control unit 83 of the control unit 2.
11eleven
16617581661758
Кроме этого, по этому же сигналу производитс занесение начапьных условий в регистры начальной установки второго блока 7 анализа и блока 8 начальной установки, которые представл ют собой значени старших раз- рЯдов подкоренного выражени , посту- п4ющих с второй информационной входной шины 13. Запись начального зна- х х 1,0 производитс в первые регистры 49 К-разр дных вычислительных модулей 1, отведенных под накопление результата операции извлечени корн , по сигналу кода опе- , поступающему на вход 46 режиму первого К-разр дного вычислитель- нфго модул 1.In addition, the same signal is used to enter the initial conditions into the initial installation registers of the second analysis unit 7 and the initial installation unit 8, which are the values of the higher bit expressions inputted from the second information input bus 13. The initial sign - x x 1.0 is produced in the first registers 49 of K-bit computing modules 1, allocated for accumulating the result of the root extraction operation, according to the code of the code of the operant entering the input 46 of the mode of the first K-bit calculator - nfgo module 1.
Ввиду того, что дальнейша обра- бфтка операндов производитс на сум- м торах в знакоразр дной системе кодировани , занесение начального зна- чфни операндов происходит непосред- сфвенно в параллельном знакоразр д- ном коде.Due to the fact that further processing of the operands is performed on the sum of the tori in the sign bit system of coding, the entry of the initial value of the operands occurs directly in the parallel sign unit of the code.
Далее в блоке 2 управлени через врем Јэ) , обусловленное задержкой распространени импульса через третий и первый элементы 78 и 76 задержки и временем срабатывани триггера 79 управлени , производитс запуск генератора 80 импульсов, с выхода которого через коммутатор 8J пбступает на вход счетчика 82 импульсов синхронизирующа сери импульсов с периодом Т-1аЬ|у . Эта же сери импульсов поступает на первый синхронизирующий выход 89 и через второй элемент 77 задержки на второй синхронизирующий выход 90 блока 2 управлени .Next, in block 2 of control, time Јe), due to the delay of pulse propagation through the third and first elements 78 and 76 of the delay and the response time of control trigger 79, starts the generator of 80 pulses, from which through a switch 8J pb to the input of the counter 82 pulses synchronizing serie pulses with a period of t-1a b | y. The same series of pulses goes to the first clock output 89 and through the second delay element 77 to the second clock output 90 of the control unit 2.
При этомWherein
3131
Гсл .+ТЈд Gl. + TЈd
твыи тз + Трг2,tvy tz + Trg2,
е Тe T
СМ1CM1
Тсг - времена получени результата на выходах первого и второго сумматоров 47 и 48 К-разр дных вычислительных модулей 1;Tcr is the time for obtaining the result at the outputs of the first and second adders 47 and 48 of K-bit computing modules 1;
Т t- - врем срабатывани обоих,, блоков 6 и 7 анализа и блока 8 начальном установки; c-j,- врем задержки первого элемента 76 задержки; Т р. - врем срабатывани второгоT t- is the response time of both, blocks 6 and 7 of analysis and block 8 of the initial setup; c-j, is the delay time of the first delay element 76; T p. - second response time
1212
регистра 50 каждого К-разр дного вычислительного модул 1.register 50 of each K-bit computational module 1.
1см,1cm
flfl
СМ CM
Л О.ЛL O.L
+ V +V Т+ V + V T
1е- cpfi 1- cpfi
смгsmg
см.cm.
PVPV
гДе .с/исgde .c / is
ссм - времена срабатывани первого и второго сумматоров 47 и 48 К-разр дных вычислительных модулей 1 у рч врем срабатывани первого регистра 49 К-разр дного вычислительного модул 1 , c - врем срабатывани блока 56 формировани разр дов К- разр дного вычислительного модул 1.ccm are the response times of the first and second adders 47 and 48 of K-bit computing modules 1 at rfh the response time of the first register of 49 K-bits of computing module 1, c is the response time of block 56 for the formation of bits of K-discharge computing module 1.
Таким образом, процесс вычислени Q заключаетс в следующем. На первом шаге вычислени на выходе первого сумматора 47 К-разр дного вычислительного модул 1 формируетс величина 5Thus, the process of calculating Q is as follows. In the first calculation step, the value 5 is generated at the output of the first adder 47 of the K-bit computing module 1
2 D0 +2 D0 +
НH
хо 2 Г Dt ho 2G Dt
(1)(one)
00
5five
00
00
где г. - значение одной цифры корн , формируемое на первом такте на выходе второго блока 7 анализа,where g is the value of one digit root, formed on the first clock at the output of the second analysis unit 7,
Н - шаг сдвига, в данном случае Н - это сдвиг на один двоичный разр д,H is the shift step, in this case, H is the shift by one binary bit,
а на выходе второго сумматора 48 Кразр дного вычислительного модул and at the output of the second adder 48 Krazd computation module
формируетс величинаvalue is formed
2 D1 + (xo+Hr4-f rft)VD., (2)2 D1 + (xo + Hr4-f rft) VD., (2)
где г - значение следующей цифрыwhere r is the value of the next digit
корн , формируемое на первом такте на выходе первого блока 6 анализа.the root formed on the first clock at the output of the first analysis unit 6.
Н 5 Формирование слагаемых г,, Нг,H 5 Formation of the terms g ,, Ng,
НH
т г дл первого и второго сумматоровt g for the first and second adders
47 и 48 производитс в блоке 56 формировани разр дов в соответствии с диаграммой на фиг.7.47 and 48 are produced in a bit formation unit 56 in accordance with the diagram of FIG. 7.
Первый и второй сумматоры 47 и 48 К-разр дных вычислительных модулей 1 функционируют под управлением сигналов , поступающих с выхода первого и второго блоков 6 и 7 анализа. В режиме умножени блоки 6 и 7 пропуска- .„ ют без преобразовани сигналы управлени сумматорами 47 и 48 с выходовThe first and second adders 47 and 48 of K-bit computing modules 1 operate under the control of signals from the output of the first and second blocks 6 and 7 of the analysis. In the multiplication mode, blocks 6 and 7 are skipped without converting the control signals of adders 47 and 48 from the outputs
блоков 3 и 4 управлени первым и вторым сумматорами. В режиме извлечени корн в блоках 6 и 7 анализа формируютс сигналы г- управлени сумматорами 47 и 48 вычислительных мо- дулей 1, вл ющиес одновременно цифрами корн и поступающие на входы поразр дного занесени первого регистра 49 К-разр дного вычислительного модул 1 и на вход блока 5 согласовани (по первому синхронизирующему сигналу г). Цифры корн формируютс в блоках анализа по значени м двух старших разр дов а0, а, а}, а сумматоров 47 и 48 К-разр дных вычислительных модулей 1 в соответствии с таблицей (фиг.8).blocks 3 and 4 control the first and second adders. In the root extraction mode, in the analysis blocks 6 and 7, the g-control signals of the adders 47 and 48 of the computational modules 1 are generated, which are simultaneously the numbers of the root and the inputs of the one-by-one input of the first register 49 of the K-bit computing module 1 and the input block 5 matching (on the first clock signal g). Numbers of the root are formed in the analysis blocks according to the values of the two highest bits a0, a, a}, and adders 47 and 48 K-bit computing modules 1 in accordance with the table (Fig. 8).
Прохождение цифр корн г, г, г, г через блок 5 согласовани аналогично прохождению этих пар цифр в режиме делени .Passing the numbers of the root g, g, g, g through the block 5 of matching is analogous to the passage of these pairs of numbers in the division mode.
После поступлени каждого следующего тактового импульса на выходах первых сумматоров 47 К-разр дных вычислительных модулей 1 формируетс величинаAfter each next clock pulse arrives at the outputs of the first adders 47 K-bit computing modules 1, the value is generated
DD
н;n;
i -YV v.i -YV v.
а на выходах вторых сумматоров 48 К-разр дных вычислительных модулей 1 формируетс величина1and the output of the second adders 48 K-bit computing modules 1 is the value of
D,, 2 В; + (х,+Н;Г4,- S-i гг{ ) га; .D ,, 2 V; + (x, + H; G4, - S-i yy {) ha; .
Следовательно, при формировании слагаемых на первые сумматоры 47 К-разр дных вычислительных модулей 1 необходимо задать второе слагаемоеTherefore, when forming the terms on the first adders of 47 K-bit computing modules 1, it is necessary to specify the second term
Н H
х- - , а на вторые сумматорыx- -, and on the second adders
48 К-разр дных вычислительных модулей 1 - второе слагаемое х + .Н - ™ г 2| , где (х; + Н;г,,; ) - очеред- 48 K-bit computational modules 1 - the second term x + .Н - ™ g 2 | where (x; + H; g ,,;) is the queue
ное приближение значени подкоренного выражени х- с выхода первых регистров 49 К-разр дных вычислительных модулей 1, а - -г Г2; - так назыThe closest approximation of the value of the radic expression is from the output of the first registers 49 of K-bit computing modules 1, a - –r G2; - so called
ваема бегуща 1, подсуммируема во втором сумматоре 48 с учетом сигнала управлени г , .A running wave 1, which is summed in the second adder 48, taking into account the control signal r,.
Указанные последовательности при выполнении операции извлечени корн формируютс на выходе блока 56 формировани разр дов в зависимости от четности номера разр да, номера так0These sequences in the process of extracting the root are formed at the output of the bit formation unit 56 depending on the parity of the bit number, the number is also 0
5 five
00
5five
5five
00
5 five
та и входных величин блока, поступающих с выхода первого регистра 49, в соответствии с диаграммой, представ- i ленной на фиг.7. На диаграмме верхний р д каждой линейки отражает входную последовательность второго слагаемого второго сумматора 48 К-разр дного вычислительного модул 1, а нижний р д - входную последовательность второго слагаемого первого сумматора 47 К-разр дного вычислительного модул 1. Количество линеек соответствует числу тактов, так, например , дл извлечени корн из 24-разр дного числа количество тактов равно 12. Цифры над линейкой означают номера разр дов, по которым поступают вторые слагаемые на входы первого и второго сумматоров 47 и 48. Заштрихованные чейки на диаграмме - это выходные сигналы соответствующих разр дов первого регистра 49. Заполнение чеек соответствует формулам (1) и (2). Из анализа диаграммы следует , что при выполнении операции извлечени квадратного корн : входные сигналы четных разр дов первого сумматора 47 и входные сигналы нечетных разр дов второго сумматора 48 принимают значени О или значени соответствующего разр да первого регистра 49, или только значени соответствующего разр да, если обнул ть в исходном состо нии весь первый регистр 49; входные сигналы нечетных разр дов первого сумматора 47 принимают значени (с учетом обнулени регистра 49) или соответствующего разр да первого регистра 49 или значение управл ющей цифры - г ; входные сигналы четных разр дов второго сумматора 48 принимают значени или соответствующего разр да первого регистра 49, или значени управл ющей цифры - г., или значение управл ющей цифры - г ; управление по занесению информации в различные разр ды первого и второго сумматоров 47 и 48 может быть общим на группу разр дов, т.е. кажда группа разр дов управл етс дешифрацией номера такта i.This and the input values of the block, coming from the output of the first register 49, in accordance with the diagram presented in Fig.7. In the diagram, the upper row of each ruler reflects the input sequence of the second term of the second adder 48 K-bit computing module 1, and the lower row represents the input sequence of the second term of the first adder 47 K-bit computing module 1. The number of rulers corresponds to the number of cycles For example, to extract a root from a 24-bit number, the number of clock cycles is 12. The numbers above the ruler indicate the numbers of bits by which the second terms arrive at the inputs of the first and second adders 47 and 48. The truncated cells in the diagram are the output signals of the corresponding bits of the first register 49. The filling of the cells corresponds to formulas (1) and (2). From the analysis of the diagram, it follows that when performing the square root operation: the input signals of the even bits of the first adder 47 and the input signals of the odd bits of the second adder 48 take the values O or the values of the corresponding bit of the first register 49, or only the values of the corresponding bit, resetting in the initial state the entire first register 49; the input signals of the odd bits of the first adder 47 take the value (taking into account the zeroing of the register 49) or the corresponding bit of the first register 49 or the value of the control digit is r; the input signals of the even bits of the second adder 48 take the value of either the corresponding bit of the first register 49, or the value of the control digit — g, or the value of the control digit — g; The control for entering information into different bits of the first and second adders 47 and 48 may be common to a group of bits, i.e. each bit group is controlled by decoding the slot number i.
Таким образом, с выходной информационной шины блока 56 формировани разр дов сигналы поступают на нечетные разр ды первого информационного входа первого сумматора 47 и на четные разр ды второго информационного входа второго сумматора 48. На четThus, from the output information bus of the bit shaping unit 56, the signals arrive at the odd bits of the first information input of the first adder 47 and on the even bits of the second information input of the second adder 48. At even
1515
ные разр ды первого информационного входа первого сумматора 47 и на нечетные разр ды второго информационного входа второго сумматора 48 поступают сигналы непосредственно с вы Ходов соответствующих разр дов перво го регистра 49.The bits of the first information input of the first adder 47 and the odd bits of the second information input of the second adder 48 receive signals directly from the progress of the corresponding bits of the first register 49.
На основании вышеизложенного, на входную информационную шину 71 блока 56 формировани разр дов (фиг.4) поступают сигналы с выходов соответствующих разр дов первого регистра 49, на вход 72 управлени - тдктирующа сери с выхода поразр дного управлени блока 44 занесени , а на первый и второй входы 73 и 74 блока 56 формировани разр дов - соответственно сигналы г д и т„ с выходов первого и второго блоков 6 и 7 анализа.Based on the above, the input information bus 71 of the bit formation block 56 (FIG. 4) receives signals from the outputs of the corresponding bits of the first register 49, and the control input 72 receives a series of signals from the bit control output of the recording unit 44, and the second inputs 73 and 74 of the bit formation block 56 are, respectively, signals g d and m „from the outputs of the first and second blocks 6 and 7 of the analysis.
В качестве примера рассмотрим . входные сигналы двух соседних разр дов блока 56 формировани разр дов, представленных на фиг.4, ТактирующийAs an example, consider. the input signals of two adjacent bits of the block 56 forming bits presented in figure 4, Clocking
сигнал Cj подаетс на вход элемента НЕ 65 и первый вход первой группы первого элемента И-ИЛИ-НЕ 69, а также на первый вход второй группы второго элемента И-ИЛИ-НЕ 70, тактирующий сигнал С,г. подаетс на первый вход первого элемента И-НЕ 66 и первый вход первой группы второго элемента И-ИЛИ-НЕ 70. На входную информационную шину 71 блока 56 поступают сигналы с выходов соответствующих разр дов первого регистра 49, представленных в энакоразр дном коде. На первый и второй входы 73 и 74 поступают соответственно сигналы г,| и TЈ. Выходными сигналами блока 56 формировани разр дов вл ютс сигналы занесени нечетных разр дов первого сумматора 47 и сиг налы занесени четных разр дов второго сумматора 48,the signal Cj is fed to the input of the element NE 65 and the first input of the first group of the first element AND-OR-NOT 69, as well as the first input of the second group of the second element AND-OR-NOT 70, the clocking signal C, r. is supplied to the first input of the first element AND-NOT 66 and the first input of the first group of the second element AND-OR-NOT 70. The input information bus 71 of the block 56 receives signals from the outputs of the corresponding bits of the first register 49, represented in the same code. The first and second inputs 73 and 74 are received respectively signals g, | and tЈ. The output signals of the bit generation unit 56 include the odd-bit entry signals of the first adder 47 and the even-bit bits of the second adder 48,
Блок 56 формировани разр дов в других режимах без искажени пропускает сигналы с выходов соответствующих разр дов первого регистра 49 на соответствующие входы первого и второго сумматоров 47 и 48 К-разр д- ньтх вычислительных модулей 1 .Block 56 forming bits in other modes without distortion passes signals from the outputs of the corresponding bits of the first register 49 to the corresponding inputs of the first and second adders 47 and 48 K-bit d-nth computing modules 1.
Тактирующими сигналами дл блока 56 формировани разр дов вл ютс выходные сигналы блока 44 занесени (фиг. 3), которые формируютс при наличии на входе режима кода операции - корень - по синхроимпульсам 0, , поступающим на вход 60The clock signals for the bit formation unit 56 are the output signals of the entry unit 44 (FIG. 3), which are formed when the operation code mode, root, is present at the input clock input 0, input 60
5five
00
17581758
5five
00
1Ь1b
блока 44 с выхода 89 блока 2 управлени . Блок 44 занесени формирует на своем выходе 63 поразр дного управлени унитарную последовательность тактирующих импульсов дл управлени блоком 56 формировани разр дов и управлени процессом занесени информации (значени корн ) в первый регистр 49 К-разр дного вычислительного модул 1.block 44 from the output 89 of the control block 2. The writing unit 44 forms, at its output 63 of the bit control, a unitary sequence of clock pulses to control the bit shaping unit 56 and control the process of entering information (the root value) into the first register 49 of the K-bit computing module 1.
На каждом шаге вычислений величина Dtj по синхронизирующему сигналу С с второго синхронизирующего выхода 90 блока 2 управлени записываетс во второй регистр 50 К-разр дного вычислительного модул 1.At each computational step, the value Dtj of the synchronization signal C from the second synchronizing output 90 of the control unit 2 is written into the second register 50 of the K-bit computing module 1.
Дальнейшее прохождение цифр частного г по блокам следующее: цифры корн поступают на первый, второй,Further passage of the figures of private g in blocks is as follows: the numbers of the root are sent to the first, second,
5five
00
5five
00
00
третий и четвертый информационные входы блока 5 согласовани , а далее на вход буферного регистра и входы второго мультиплексора блока 5 согласовани . Запись в третий регистр блока 5 согласовани производитс по синхронизирующей серии с второго синхронизирующего выхода блока 2 управлени . Дальнейша обработка цифр результата в блоке 5 согласовани аналогична прототипу.the third and fourth information inputs of matching unit 5, and further to the input of the buffer register and inputs of the second multiplexer of matching unit 5. Writing to the third register of the matching unit 5 is performed on the synchronization series from the second synchronized output of the control unit 2. Further processing of the digits of the result in block 5 matching is similar to the prototype.
После поступлени следующего тактового импульса с первого и второго синхронизирующих выходов 89 и 90 блока 2 управлени процесс обработки ин-J формации повтор етс до тех пор, пока не будут сформированы все цифры результата, по две цифры на каждом такте вычислений.After the next clock pulse arrives from the first and second clock outputs 89 and 90 of the control unit 2, the processing of the J-formation is repeated until all digits of the result are generated, two digits for each calculation cycle.
После каждой вычислительной итерации (шага) с выходов первого и второго блоков 6 и 7 анализа в блок 5 согласовани поступает очередна пара цифр , а во втором регистре 50 5 К-разр дных вычислительных модулей 1 заноситс значение частичного остатка .After each computational iteration (step) from the outputs of the first and second blocks 6 and 7 of the analysis, block 5 receives the next pair of digits, and in the second register 50 5 K-bit computing modules 1, the value of the partial remainder is entered.
После первых четырех тактов на первой и второй информационных последовательных выходных шинах блока 5 согласовани по вл ютс две старшие цифры результата, которые поступают в третий и четвертый регистры 51 и 52 первого К-разр дного вычислительного модул 7, причем в первый из них поступают четные разр ды результата , а во второй - нечетные. Поступление первых двух цифр на последовательные выходные шины блока согласовани происходит так же, как и в режиме делени и умножени через четыре такта, благодар наличию последовательного р да регистров и триггеров (буферного регистра) в блоке 5 согласовани , предназначенных дл согласовани индексов переменных. Перед каждым циклом вычислений буферный регистр следует обнул ть. По окончании п шагов, где п1 К/2-1 (К - разр дность операндов) в третьем и четвертом регистрах 51 и 52 К- разр дных вычислительных модулей 1 сформированы старшие разр ды результата соответственно дл четных и нечетных разр дов, оставшиес старшие разр ды результата формируютс на первом и втором информационных выходах блока 5 согласовани , а разр ды остатков - на первом и втором информационных выходах К-разр дных вычислительных модулей 1.After the first four cycles on the first and second informational consecutive output buses of the matching unit 5, two higher result numbers appear that go to the third and fourth registers 51 and 52 of the first K-bit computing module 7, and the first of them goes to even numbers dy results, and in the second - odd. The arrival of the first two digits to the serial output buses of the matching unit is the same as in the division and multiply mode in four cycles, due to the presence of a consecutive row of registers and triggers (buffer register) in matching unit 5, designed to match the indices of the variables. Before each calculation cycle, the buffer register should be zeroed out. At the end of the n steps, where n1 K / 2-1 (K is the operand width), the third and fourth registers 51 and 52 K of the discharge computational modules 1 form the high-order bits of the result, respectively, for even and odd bits, the remaining high-order bits Results of the result are formed at the first and second information outputs of the matching unit 5, and the bits of the residues are formed at the first and second information outputs of the K-discharge computing modules 1.
Преобразование избыточного кода в дополнительный осуществл етс путем выполнени операции xt - x на первом и втором вычитател х 54 и 55 К- разр дных вычислительных модулей 1 и на сумматорах-вычитател х лока 5 согласовани . Процесс получени дополнительного кода из знакоразр дно- го в блоке 5 согласовани происходит аналогично режимам умножени и делени .The conversion of the redundant code into an additional one is carried out by performing the operation xt - x on the first and second subtractors 54 and 55 of the K-discharge computing modules 1 and on the totalizers subtractors of the locking 5 matching. The process of obtaining additional code from the bottom character in block 5 of the matching process is similar to the multiplication and division modes.
После К итераций с выхода счетчика 82 импульсов блока 2 управлени поступает импульс на обнул ющий вход триггера 79 управлени , который запрещает формирование синхронизирующих импульсов генератора 80 импульсов . На первой и второй информационных выходных шинах 21 и 22 формируетс результат операции извлечени корн .After iterating from the output of the pulse counter 82 of the control unit 2, a pulse arrives at the zeroing input of the control trigger 79, which prohibits the generation of the synchronizing pulses of the pulse generator 80. On the first and second information output buses 21 and 22, the result of the root extraction operation is generated.
Так как на каждом такте вычислений производитс занесение цифр корн в первый регистр 49 К-раэр дного вычислительного модул 1, результат операции извлечени корн будет сформирован после окончани всех циклов в первом регистре 49 в виде знако- разр дного числа.Since the root numbers are entered into the first register 49 K-root of this computational module 1 at each clock cycle, the result of the root extraction operation will be formed after all cycles in the first register 49 have been completed as a digit number.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU894693874A SU1661758A1 (en) | 1989-05-24 | 1989-05-24 | Arithmetic expander |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU894693874A SU1661758A1 (en) | 1989-05-24 | 1989-05-24 | Arithmetic expander |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1661758A1 true SU1661758A1 (en) | 1991-07-07 |
Family
ID=21448781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU894693874A SU1661758A1 (en) | 1989-05-24 | 1989-05-24 | Arithmetic expander |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1661758A1 (en) |
-
1989
- 1989-05-24 SU SU894693874A patent/SU1661758A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1472899, кл. G 06 F 7/32, 1987. Авторское свидетельство СССР № 1566341, кл. G 06 F 7/49, 1988. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1661758A1 (en) | Arithmetic expander | |
| US3151238A (en) | Devices for dividing binary number signals | |
| SU1756887A1 (en) | Device for integer division in modulo notation | |
| SU1293727A1 (en) | Polyfunctional calculating device | |
| SU1272329A1 (en) | Calculating device | |
| SU771660A1 (en) | Binary-to-bunary-decimal code converter | |
| SU1013942A1 (en) | Bcd to binary code converter | |
| RU2022337C1 (en) | Parallel sign-digit code/additional binary code converter | |
| SU1037258A1 (en) | Device for determination of number of ones in binary code | |
| RU2007037C1 (en) | Recurrent generator of remainders of arbitrary modulo | |
| SU1124319A1 (en) | Device for generating all possible combinations,arrangements and permutations | |
| SU1578708A1 (en) | Arithmetical device | |
| SU1575177A1 (en) | Device for extraction of square root | |
| SU1746373A1 (en) | Function system generator | |
| RU1791813C (en) | Device for integer division by constant of @@@ | |
| SU1612295A1 (en) | Multiplication device | |
| SU1718216A1 (en) | Product sum evaluator | |
| SU1674151A1 (en) | Permutation generator | |
| RU2110147C1 (en) | Device for calculation of modulo remainder | |
| SU1647591A1 (en) | Matrix inversion device | |
| SU830377A1 (en) | Device for determining maximum number code | |
| SU1317434A1 (en) | Device for calculating value of square root of number in modular number system | |
| SU1185328A1 (en) | Multiplying device | |
| SU1401448A1 (en) | Apparatus for implementing boolean symmetrical functions | |
| SU1141406A1 (en) | Device for squaring and extracting square root |